JP2019143243A - 改善された完全性を有する銅ピラーおよびその製造方法 - Google Patents

改善された完全性を有する銅ピラーおよびその製造方法 Download PDF

Info

Publication number
JP2019143243A
JP2019143243A JP2019026372A JP2019026372A JP2019143243A JP 2019143243 A JP2019143243 A JP 2019143243A JP 2019026372 A JP2019026372 A JP 2019026372A JP 2019026372 A JP2019026372 A JP 2019026372A JP 2019143243 A JP2019143243 A JP 2019143243A
Authority
JP
Japan
Prior art keywords
copper
tin
pillar
pillars
electroplating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019026372A
Other languages
English (en)
Other versions
JP6757814B2 (ja
Inventor
ラヴィ・ポカレル
Pokhrel Ravi
マイケル・ケイ・ギャラガー
Michael K Gallagher
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm and Haas Electronic Materials LLC
Original Assignee
Rohm and Haas Electronic Materials LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm and Haas Electronic Materials LLC filed Critical Rohm and Haas Electronic Materials LLC
Publication of JP2019143243A publication Critical patent/JP2019143243A/ja
Priority to JP2020085955A priority Critical patent/JP6960502B2/ja
Application granted granted Critical
Publication of JP6757814B2 publication Critical patent/JP6757814B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/38Electroplating: Baths therefor from solutions of copper
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/02Electroplating of selected surface areas
    • C25D5/022Electroplating of selected surface areas using masking means
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10Electroplating with more than one layer of the same or of different metals
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18Electroplating using modulated, pulsed or reversing current
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/12Semiconductors
    • C25D7/123Semiconductors first coated with a seed layer or a conductive layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/49Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions wire-like arrangements or pins or rods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/56Electroplating: Baths therefor from solutions of alloys
    • C25D3/60Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of tin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/1145Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/11444Manufacturing methods by blanket deposition of the material of the bump connector in gaseous form
    • H01L2224/11452Chemical vapour deposition [CVD], e.g. laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13012Shape in top view
    • H01L2224/13013Shape in top view being rectangular or square
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1301Shape
    • H01L2224/13012Shape in top view
    • H01L2224/13014Shape in top view being circular or elliptic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/13076Plural core members being mutually engaged together, e.g. through inserts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165Material
    • H01L2224/16505Material outside the bonding interface, e.g. in the bulk of the bump connector
    • H01L2224/16507Material outside the bonding interface, e.g. in the bulk of the bump connector comprising an intermetallic compound
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3512Cracking
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/36Material effects
    • H01L2924/365Metallurgical effects
    • H01L2924/3656Formation of Kirkendall voids

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Electrochemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Electroplating And Plating Baths Therefor (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

【課題】改善された構造的完全性を有する銅ピラーおよびそれらを製造する方法を提供。【解決手段】銅ピラーは、それらが容易に破損することなくはんだバンプ適用後の厳しいリフロー条件に容易に耐えることができるように改善された完全性を有する。改善された完全性を有する銅ピラーを製造する方法は、様々な電流密度の二段階電気めっきプロセスを含む。【選択図】図2

Description

本発明は、改善された完全性を有する銅ピラーおよび銅ピラーの製造方法を対象とする。より具体的には、本発明は、改善された完全性を有する銅ピラー、および銅ピラーがはんだバンプ適用およびリフロー後に容易に破損しないような銅ピラーを製造する方法を対象とする。
銅ピラーは、集積回路チップおよびプリント回路基板のためのフォトレジストで画定されたフィーチャである。フィーチャは、フォトレジストがパッケージング技術においてしばしばダイと呼ばれる半導体ウエハチップ、またはエポキシ/ガラスプリント回路基板などの基板に塗布される、リソグラフィのプロセスによって形成される。フォトレジストは基板の表面に塗布され、パターンを有するマスクがフォトレジストに適用される。マスクを有する基板が、UV光などの放射線に露光される。放射線に露光されたフォトレジストの区分は、現像されるか、または除去されて、基板の表面を露出させる。複数の開口部の輪郭が、開口部の壁を形成する基板上に残った未露光のフォトレジストと共に形成される。基板の表面は、金属シード層または基板の表面を導電性にすることができる他の導電性金属もしくは金属合金材料を含む。パターン化されたフォトレジストを有する基板を次に銅電気めっき浴に浸漬し、そして銅を開口部に電気めっきしてピラーを形成する。電気めっきが完了すると、フォトレジストの残りが剥離溶液で基板から剥離され、フォトレジストで画定されたフィーチャを有する基板がさらに処理される。
銅ピラーは、典型的には、ピラーがめっきされる半導体チップと基板との間の接着および電気伝導を可能にするためにはんだでキャップされる。このような配列は、高度なパッケージング技術に見られる。はんだでキャップされた銅ピラー構造は、はんだバンプ加工のみに比べて改善された入力/出力(I/O)密度のため、高度なパッケージング用途において急速に成長している部分である。リフロー不可能な銅ピラーおよびリフロー可能なはんだバンプの構造を有する銅ピラーは、以下の利点を有する:(1)銅が低い電気抵抗および高い電流密度能力を有する、(2)銅の熱伝導性がはんだバンプの熱伝導性の3倍超を提供する、(3)信頼性の問題を引き起こし得る、従来のBGA CTE(ボールグリッドアレイ熱膨張係数)ミスマッチの問題を改善することができる、および(4)リフロー中に銅ピラーが崩れず、スタンドオフ高さを損なうことなく非常に細かいピッチを可能にする。
すべての銅ピラーバンプの製作プロセスの中で、電気めっきははるかに最も商業的に実行可能なプロセスである。実際の工業生産では、費用とプロセス条件を考慮すると、電気めっきは量産性を提供し、銅ピラーの形成後に銅ピラーの表面形態を変える研磨または腐食プロセスはない。銅ピラーを電気めっきするための理想的な銅電気めっき化学および方法は、はんだでリフローした後、良好な均一性、好ましくは平坦なまたは皿形の頂部およびボイドのない金属間界面を有する堆積物をもたらす。ドーム形頂部ピラーに適用されたはんだバンプがリフロー中にピラーの側面に沿って頂部から流れ落ちる傾向があるので、平坦なまたは皿形のピラー頂部が業界で一般的に好ましい。さらに、業界では、高いウエハスルーアウトを可能にするために高い堆積率でめっきすることが非常に好ましい。高い堆積率は典型的には10ASD、より典型的には15ASDを超え、さらにより典型的には20ASD以上の電流密度を超える。
電気めっきによる銅ピラー形成および銅ピラー上に錫または錫合金のはんだバンプを電気めっきする間に、銅ピラーおよびはんだバンプは、特に、銅ピラーが錫または錫合金のはんだバンプに接合する銅―錫金属間界面で銅ピラーの破損を招きかねない多数の様々な応力にさらされる。しばしばカーケンダルボイドと呼ばれるボイドは、銅−錫金属間界面内に形成される。これらのボイドは非常に小さい直径を有することができるが、それらの間の多数が金属間界面内に形成されると、それらはより大きな空隙に合体して亀裂を生じ、銅ピラーおよびはんだバンプの電気的性能を損なうはんだバンプ電気抵抗をもたらす。
銅ピラーをめっきするための従来のプロセスの一例が図1A〜図1Dに示されており、そこでは、銅シード層などのシード層(図示せず)を有するシリコンウエハなどの半導体基板10が提供される。半導体基板は、ポジ型フォトレジストのようなフォトレジスト層12で被覆され、開口のパターン(図示せず)を有するマスクがフォトレジスト層の上に適用される。UV光をフォトレジスト(図示せず)に照射する。開口のパターンを通してUV光に露光されるフォトレジストの部分は現像液に可溶性になりそして除去され、それにより半導体基板上のシード層を露光するフォトレジストを通して一連の開口14および16を形成する。次にパターン化されたフォトレジストを有する基板を銅電気めっき浴に浸漬し、そこで複数のドーム形銅ピラー18および20を開口14および16内にめっきする。銅電気めっき中の電流密度は典型的には10ASDを超え、より典型的には電流密度は約20ASDである。電気めっきは、あらゆる場所で共形または同一のめっき速度の析出であって、スーパー共形またはスーパー充填ではない。次いで、電気めっき、物理的または化学的蒸着などによって、錫または錫合金のはんだバンプ22および24を各ドーム形ピラーの頂部に堆積させる。通常、はんだバンプは銅ピラー18および20の頂部に電気めっきされる。図1Cに示されるように、ドーム形または凸形の形態を有する銅ピラーのために、はんだバンプはピラーの頂部だけでなく不規則に15および17も、不必要にピラーの側面に沿ってめっきする傾向がある。はんだバンプの堆積に続いて、フォトレジスト12を剥離用溶剤で半導体基板から除去し、半導体基板10上にはんだバンプ22および24を有する銅ピラー18および20を残す。次に銅ピラーおよびはんだバンプを有する半導体基板をリフローオーブン内でリフローする。リフロー後、はんだバンプと銅ピラーとの間に、かなりの数のボイド26を有する銅−錫界面25が形成される。上述したように、そのようなボイドは、界面25で銅ピラーおよびはんだバンプ構造の亀裂を生じさせる可能性があり、したがって、不良で損傷された電気装置をもたらす。
はんだバンプと銅ピラーとの界面におけるボイドの数を減らして亀裂の可能性を減らすためのめっき化学物質および方法の開発は、産業にとって非常に困難である。銅ピラーに基づく構造は、スマートフォンおよびPCなどの消費者製品においての使用のために様々な製造業者によって既に用いられている。ウエハレベルプロセッシング(WLP)が発展し、銅ピラー技術の使用を採用し続けるにつれて、信頼できる銅ピラー構造に対する需要が高まるであろう。
したがって、改善された構造的完全性を有する銅ピラーおよびそれらを製造する方法が必要とされている。
本発明は、水平基部と、底部側および予備底部側とは反対側の頂部側を含む垂直区分と、を含む、銅ピラーであって、垂直区分の底部側が前記水平基部に接合しており、錫または錫合金はんだバンプが、銅−錫金属間界面によって、垂直区分の頂部側に接合しており、前記銅−錫金属間界面の長さに沿って、前記銅ピラーの銅から5μmの前記銅−錫金属間内まで、V%=20%以下である、銅ピラーを対象とする。
本発明はまた、
a)フォトレジスト層を含む基板であって、フォトレジスト層は複数の開口を含む、基板を用意することと、
b)1種以上の銅イオン源、1種以上の酸、1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤、および1種以上の抑制剤を含む、第1の銅電気めっき浴を用意することと、
c)第1の銅電気めっき浴中に複数の開口を有するフォトレジスト層を含む基板を浸漬することと、
d)第1の電流密度で複数の開口のそれぞれに銅ピラーの第1の区分を電気めっきし、続いて第1の銅電気めっき浴で、第1の電流密度よりも低い電流密度で複数の開口のそれぞれに銅ピラーの第2の区分を電気めっきするか、あるいは、水、1種以上の銅イオン源、1種以上の酸、ならびに、任意に1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤、および1種以上の抑制剤からなる第2の銅電気めっき浴で、より低い電流密度で複数の開口のそれぞれに銅ピラーの第2の区分を電気めっきすることと、
e)各銅ピラーの第2の区分の頂部に錫または錫合金はんだバンプを堆積させることと、
f)フォトレジストを基板から剥離し、各銅ピラーの第2の区分の頂部に錫または錫合金はんだバンプを有する銅ピラーのアレイを残すことと、
g)アレイをリフローすることと、を含む銅ピラーを電気めっきする方法を含む。
本発明の銅ピラーは、多くの従来の銅ピラーよりも改善された完全性を有する。銅ピラーの銅を錫または錫合金のはんだバンプと接合する銅−錫金属間界面内のボイドは、リフロー後の数が実質的に減少し、銅−錫金属間界面での破損または亀裂が著しく減少または防止される。銅−錫金属間界面内のボイド数の減少は、隣接するボイドが合体してより大きなボイドを形成する可能性を減少させ、それにより界面での亀裂および銅ピラーからのはんだバンプの分離を防ぐ。
ドーム形銅ピラーをめっきするための従来のプロセスの説明図であり、銅ピラーは、はんだバンプと、かなりのボイド形成を有する銅−錫金属間界面とを含む。 各銅ピラーの頂部区分上にはんだバンプ付き平坦な頂部、皿形頂部およびドーム形頂部および実質的にボイドのない銅−錫金属間界面を有する本発明の銅ピラーの図である。 本発明の平坦な頂部銅ピラーの頂部に隣接する銅−錫金属間界面の図であり、その長さに沿った金属間界面は実質的にボイドがない。 平坦な頂部の従来の銅ピラーの頂部に隣接する銅−錫金属間界面の図であり、その長さに沿った金属間界面は様々な長さ(直径)を有する相当数のボイドを含む。 本発明の銅ピラーのアレイを作製する方法の図であり、銅ピラーは平坦な頂部とそれらの長さに沿って実質的にボイドのない銅−錫金属間界面を有する。 リフロー前およびリフロー後のはんだバンプ付き皿形銅ピラーのアレイの図であり、リフロー銅ピラーは、それらの長さに沿って実質的にボイドのない銅−錫金属間界面を含む。 本発明の皿形頂部と銅−錫金属間界面を有する銅ピラーの断面の3,500倍のSEMであり、金属間界面は非常に小さな直径を有する非常に少ないボイドを含むか、金属間界面は実質的にボイドがない。 皿形頂部と、界面内および界面の長さに沿って変化する長さの実質的なボイドを有する銅−錫金属間界面を有する比較例の銅ピラーの断面の3,500倍のSEMである。
本明細書全体を通して使用されているように、以下の略語は、文脈から明らかにそうでないことを示さない限り、以下の意味を有するものとする:A=アンペア、A/dm=アンペア/平方デシメートル=ASD、℃=摂氏度、UV=紫外線、g=グラム、ppm=百万分率=mg/L、L=リットル、μm=ミクロン=マイクロメートル、mm=ミリメートル、cm=センチメートル、DI=脱イオンされた、mL=ミリリットル、mol=モル、mmol=ミリモル、sec=秒、C=サイクル、Mw=重量平均分子量、Mn=数平均分子量、SEM=走査型電子顕微鏡、FIB=集束イオンビーム、TIR=振れ精度(total indicated runout)=インジケータの読みの最大差(total indicator reading)=読みの最大差(full indicator movement)=FIM、およびAvg.=平均、V%=ボイド形成パーセント、EO=エチレンオキシド、PO=プロピレンオキシド、IMC=金属間化合物、Cu−CuSn IMC=銅−錫金属間化合物、ならびにNIH=National Institute of Health(国立衛生研究所)。
本明細書の全体を通して使用される場合、「めっき」という用語は、金属電気めっきを指す。「堆積」および「めっき」は、本明細書全体を通して交換可能に使用される。「促進剤」は、電気めっき浴のめっき速度を増加させる有機添加剤を指す。「抑制剤」は、電気めっき中の金属のめっき速度を抑制する有機添加剤を指す。用語「アレイ」は、規則配列を意味する。用語「開口」は開口部または穴を意味する。用語「ドーム形」=凸面。用語「皿形」=凹面。用語「形態」は、物品の形態、形状、および構造を意味する。用語「振れ精度」または「読みの最大差」は、測定値、すなわち、部品の平面上、円筒、または輪郭付けられた表面のインジケータの読み取り値の最大値と最小値との間の差であり、他の円筒形のフィーチャまたは同様の条件との平坦度、丸み(真円度)、円筒度、同心度からのずれの量を示す。用語「プロフィロメトリー」は、物体の測定およびプロファイリングにおける技法の使用、または3次元物体の表面測定を行うためのレーザもしくは白色光コンピュータ生成投影の使用を意味する。「正規化」という用語は、TIR%としての比率などのサイズ変数に関連する値に到達するための再スケーリングを意味する。「平均」という用語は、パラメータの平均値であり、ここで「平均」は、測定または決定されたパラメータの全サンプルの合計をサンプルの総数で割ったものである。用語「パラメータ」は、システムを定義するか、またはその動作の条件を設定するセットの1つを形成する、数値因子もしくは他の測定可能な因子を意味する。冠詞「a」および「an」は、単数および複数を指す。
そのような数値範囲が最大100%に制限されることが明らかである場合を除き、すべての数値範囲は、包括的であり、任意の順序で組み合わせ可能である。
本発明は、銅ピラー100を対象とし、ここで銅ピラーは、水平基部102、垂直区分104、水平基部と反対側の頂部側106を含む。垂直区分104は、頂部側106と水平基部102の両方が一致して単一の銅ピラー構造を形成する。頂部側は、図2Aに示すように平坦で水平基部に平行であり得るか、または図2Bのように頂部側は皿形であり得るか、または図2Cのように頂部側はドーム形であり得る。
好ましくは、銅ピラーの頂部側106は平坦または皿形であり、より好ましくは頂部側106は、図2Bに示すように皿形である。頂部側が平坦である場合、TIR%は、好ましくは、−1%〜+2%、より好ましくは0%〜+2%、さらにより好ましくは0%〜+1%の範囲である。頂部側が皿形である場合、TIR%は、好ましくは、−10%〜−1%未満、より好ましくは−10%〜−7%、さらにより好ましくは−9%〜−7%の範囲である。銅ピラーの頂部がドーム形である場合、TIR%は、好ましくは+2%超〜+10%、より好ましくは+2.5%〜+10%、さらにより好ましくは+5%〜+10%の範囲である。
銅ピラーのTIR%は以下の式で決定できる。
TIR%=[高さ中央−高さ]/高さ最大×100
式中、高さ中央は、その中央軸に沿って測定されたピラーの高さであり、高さは、辺上の最高点でその辺に沿って測定されたピラーの高さである。高さ最大は、ピラーの底部からその頂部の最も高い位置までの高さである。高さ最大は正規化係数である。
個々の銅ピラーのTIRは、以下の式によって決定されてもよく:
TIR=高さ中央−高さ
高さ中央と高さは上で定義されたとおりである。
TIRおよびTIR%を決定するためのピラーのパラメータは、白色光LEICA DCM 3Dまたは同様の装置を用いるなど、光学プロフィロメトリーを使用して測定することができる。
本発明の銅ピラーは、錫または錫合金はんだバンプ108と銅−錫金属間界面116とをさらに含む。銅−錫金属間界面は、はんだバンプ108の底区分112を銅ピラーの頂部側106に接合して、完全な銅ピラー100構造を形成する。
銅−錫金属間界面116は、銅−錫金属間界面の一端から他端までの長さ120および厚さまたは幅を有し、ボイドの大部分が集中しており、厚さは、好ましくは1μm〜5μm、より好ましくは1μm〜3μm、さらにより好ましくは1μm〜2μm、最も好ましくは1μmの範囲にある。幅は、当該技術分野において周知の従来の方法を使用して測定することができる。本発明の銅ピラーは、長さ120および幅に沿って20%以下、好ましくは15%以下、より好ましくは0.5%〜15%、最も好ましくは0%〜5%のリフロー後のボイド形成を有する。
リフロー後のボイド形成%は、次の式で決まる。
V%=銅ピラーの銅から銅−錫金属間界面内の1〜5μmまでの、界面の長さ(μm)に沿ってかつ界面の幅内で数えたボイドの数の全長/ピラー直径(μm)×100
銅−錫金属間界面120の長さは、ピラーの中心軸でピラーの直径と平行であり、ピラーの直径と等しい長さであり得る。ピラーの頂部が皿形またはドーム形であるとき、V%を決定するための銅−錫金属間界面の長さは楕円の長さである。当該技術分野において周知の従来の方程式および楕円の長さを決定するための従来の方法を使用することができる。
ボイドの数およびそれらの長さ(直径)は、米国メリーランド州ベセスダのNIHから入手可能なImageJ(https://imagej.nih.gov/ij/で入手可能)を含むがこれに限定されない、画像に使用されるソフトウェアなどの従来の計数プログラムによって計数される。NIHのImageJは、NIHで開発されたパブリックドメインのJava(登録商標)ベースの画像処理プログラムである。ImageJは、Java(登録商標)プラグインと記録可能なマクロによって拡張性を提供するオープンアーキテクチャで設計されている。ImageJの組み込みエディタとJava(登録商標)コンパイラを使用して、カスタム取得、分析、および処理プラグインを開発できる。ボイドは、長さ(直径)が0.1μm未満〜0.5μm超の範囲であり得る。界面内の多数の小さな長さ(直径)の隣接するボイドが合体してはるかに大きなボイドを形成し、銅−錫金属間界面で銅ピラーの破損を引き起こす可能性があるため、銅−錫金属間界面の長さおよび幅(界面への1〜5μm)に沿った銅−錫金属間界面内のボイド数の合計長さは重要である。
図3は、検出可能なボイドが存在しないV%=実質的に0%を有する長さ120に沿った界面を示す本発明の銅−錫金属間界面116を示す。対照的に、図4は、界面116の長さに沿って様々な直径の相当量のボイド117を含む、本発明の範囲外の従来の銅−錫金属間界面を示す。
本発明は、柱状形態を有する銅ピラーを電気めっきする方法に関して実質的に記載されているが、銅ピラーは、例えば、柱状または円筒状に加えて、長円形、八角形および長方形であり得る。本発明の方法は、好ましくは、柱状銅ピラーを電気めっきするためのものである。好ましくは、柱状銅ピラーは平坦な頂部または皿形(凹)頂部を有する。好ましくは、本発明の銅ピラーは、3:1〜1:1または2:1〜1:1などのアスペクト比を有する。
基板をめっき浴と接触させることによって基板を電気めっきする。基板はカソードとして機能する。めっき浴はアノードを含み、アノードは可溶性でも不溶性でもよい。電極には、電位が印加される。完全な銅ピラーを電気めっきするための全体の平均電流密度は、0.25ASD〜40ASD、好ましくは1ASD〜30ASD、より好ましくは10ASD〜30ASD、最も好ましくは10ASD〜20ASDの範囲であってよい。
本発明の銅ピラー200および300は、最初に半導体チップまたはダイなどの基板202および302上に導電性シード層(図示せず)を堆積させて銅ピラーのアレイを形成することによって形成することができる。次に基板をフォトレジスト材料204および304で被覆する。フォトレジスト層は、当該技術分野で既知の従来のプロセスによって半導体チップの表面に塗布され得る。フォトレジスト層の厚さは、ピラーの高さに応じて変化し得る。好ましくは、40μm〜250μm、より好ましくは40μm〜50μmの厚さ範囲である。パターン化されたマスクがフォトレジスト層(図示せず)の表面に適用され、フォトレジスト層をUV照射(図示せず)などの放射に選択的に露光するように結像される。フォトレジスト層は、ポジ型またはネガ型のフォトレジストであり得る。フォトレジストがポジ型である場合、放射線に露光されたフォトレジストの部分は、アルカリ性現像液などの現像液で除去される。ビアのような複数の開口206および306のパターンが、基板上のシード層まで完全に達する表面上に形成される。ビアの直径は、ピラーの直径に応じて変化し得る。ビアの直径は、2μm〜300μm、好ましくは50μm〜225μmの範囲であり得る。次に、基板および開口を有する現像されたフォトレジストの全体構造を銅電気めっき浴(図示せず)に入れる。
各銅ピラーの第1の区分は初期の高電流密度範囲で電気めっきされる。好ましくは、高電流密度範囲は10ASD超、好ましくは15ASD〜30ASD、より好ましくは15ASD〜25ASD、最も好ましくは15ASD〜20ASDである。各銅ピラーの第1の30μm〜35μmの高さに高電流密度を印加し、続いて、初期電流密度よりも低い電流密度で第2の区分または銅ピラーの高さの残りの部分に電気めっきする。より低い電流密度は、好ましくは10ASD以下、好ましくは0.5ASD〜10ASD、より好ましくは10ASD〜1ASD、最も好ましくは8ASD〜3ASDである。より低い電流密度でめっきされた銅ピラーの第2の区分は、好ましくは1μm〜10μm、より好ましくは1μm〜5μm、さらにより好ましくは1μm〜3μm、最も好ましくは1μm〜2μmの高さ範囲である。図5A〜図5Dおよび図6A〜図6Bはそれぞれ、平坦な頂部銅ピラーおよび皿形銅ピラーを電気めっきする方法を示しているが、本発明の方法は、ドーム形(凸状)銅ピラーをめっきするためにも使用することができる。好ましくは、本発明の銅ピラーは、平坦な頂部または皿形の頂部を有する銅ピラーである。最も好ましくは、銅ピラーは皿形(凹状)である。
本発明の銅ピラーをめっきするのに使用される銅電気めっき浴は、1種以上の銅イオン源、1種以上の酸、1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤、1種以上の抑制剤および銅電気めっき浴に通常含まれている1種以上の追加の成分、および溶媒としての水を含む。そのような銅電気めっき浴は酸性pH範囲を有する。好ましくは、銅電気めっき浴のpHは2以下、より好ましくは1以下、最も好ましくは1未満である。同じ銅電気めっき浴を使用して銅ピラー全体をめっきすることができ、あるいは、銅ピラーの第2の区分または銅ピラーの残りの部分をめっきするのに使用される銅電気めっき浴は、銅ピラーをめっきするための最小数の成分を含む銅電気めっき浴であってよい。そのような銅電気めっき浴は、水、1種以上の銅イオン源、電解質を提供しそして酸性pH、好ましくは2以下、より好ましくは1以下、最も好ましくは1未満、を維持するための1種以上の酸、ならびに、任意に、1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤および1種以上の抑制剤からなる。好ましくは、第2または代替の銅電気めっき浴は、水、1種以上の銅イオン源、および電解質を提供し、酸性pH、好ましくは2以下、より好ましくは1以下、最も好ましくは1未満、を維持するための1種以上の酸、からなる。市販の銅めっき浴の例は、マサチューセッツ州マールボロのDow Electronic Materialsから入手可能なINTERVIA(商標)8540、9000および9600銅電気めっき浴である。
次に、錫または錫合金のはんだバンプを各銅ピラーの頂部に堆積させる。錫または錫合金はんだは、電気めっき、または化学的および物理的蒸着などの従来の方法によって銅ピラーの頂部に堆積させることができる。好ましくは、錫−錫合金はんだを、銅ピラーの頂部にはんだバンプを電気めっきすることによって堆積させる。銅ピラー200および300、ならびにフォトレジスト204および304を有する基板202および302の全体構造は、次に、錫はんだなどのはんだ、または錫−銀もしくは錫−鉛合金などの錫合金はんだを含むめっき浴に移される。はんだバンプ205および305が各銅ピラーの実質的に平坦なまたは皿形の表面上に電気めっきされてビアの一部を充填する。はんだバンプをめっきした後、溶剤剥離剤を使用するか、または当該技術分野で既知の他の従来の手段によって、フォトレジストを基板から剥離して、はんだバンプを有する銅ピラーのアレイを基板上に残す。ピラーによって覆われていないシード層の残りは、当該技術分野で周知のエッチングプロセスによって除去される。その後、はんだバンプを有する銅ピラーと基板を従来のリフローオーブンでリフローする。リフローオーブンの例は、5つの加熱ゾーンおよび2つの冷却ゾーンを含むSikiama International,Inc.のFALCON 8500ツールである。リフローサイクルは1〜5の範囲であり得る。リフロープロセスは、銅−錫金属間界面208および308の形成をもたらし、ここで、V%は、20%以下、好ましくは、15%以下、より好ましくは、0.5%〜15%、最も好ましくは、0%〜5%である。
はんだバンプを有する銅ピラーは、プリント回路基板(図示せず)、別のウエハもしくはダイ、または有機ラミネート、シリコン、もしくはガラスで作製され得るインターポーザ(図示せず)などの基板の金属接点と接触して配置される。はんだバンプを、当該技術分野で既知の従来のプロセスによって加熱して、はんだをリフローし、銅ピラーを基板の金属接点(図示せず)に接合する。上述のSikiama International、IncのFALCON 8500ツールリフローオーブンなどの、はんだバンプをリフローするための従来のリフロープロセスを使用することができる。銅ピラーは、基板の金属接点に物理的および電気的に接触されている。次に、アンダーフィル材を注入して、ダイ、ピラー、および基板の間の空間を充填し得る。当該技術分野において周知の従来のアンダーフィルを使用することができる。
ピラーの電気めっき中に銅ピラーと半導体ダイとの間に金属接点および接着を提供するために、チタン、チタンタングステン、またはクロムのような材料から典型的に構成されるアンダーバンプ金属化層がダイ上に析出される。あるいは、銅シード層などの金属シード層を半導体ダイ上に析出させて、銅ピラーと半導体ダイとの間に金属接点を提供することができる。感光性層がダイから除去された後、アンダーバンプ金属化層またはシード層のすべての部分は、ピラーの下の部分を除いて除去される。当該技術分野で既知の従来のプロセスを使用することができる。
本発明の水性銅電気めっき浴は、1種以上の銅イオン源、1種以上の酸、1種以上の促進剤(光沢剤)、1種以上の抑制剤、1種以上のレベラー、ならびに、任意に1種以上のハロゲン化物イオン源、好ましくは塩化物、および水を含む。緩衝剤および抗菌剤などの追加の任意成分を含めることができる。そのような追加の任意成分は慣用でありそして当業者に周知である。そのような成分の多くは市販で容易に入手可能である。あるいは、水性銅電気めっき浴は、1種以上の銅イオン源、1種以上の酸、水、ならびに任意に1種以上の促進剤、1種以上の抑制剤、1種以上のレベラー、1種以上のハロゲン化物イオン源、1以上種緩衝剤および1種以上の抗菌剤、からなる。好ましくは、代替の水性銅電気めっき浴は、1種以上の銅イオン源、1以上の酸および水からなる。それはいかなる追加成分も実質的に含まない。代替のまたは第2の水性銅電気めっき浴は、上記のように銅ピラーの第2の区分をめっきするために使用される。
銅イオン源としては、硫酸銅、塩化銅などのハロゲン化銅、酢酸銅、硝酸銅、テトラフルオロホウ酸銅、アルキルスルホン酸銅、アリールスルホン酸銅、スルファミン酸銅、過塩素酸銅、およびグルコン酸銅が挙げられるが、これらに限定されない。例示的なアルカンスルホン酸銅としては、銅(C−C)アルカンスルホネート、およびより好ましくは銅(C−C)アルカンスルホネートが挙げられる。好ましいアルカンスルホン酸銅は、メタンスルホン酸銅、エタンスルホン酸銅、およびプロパンスルホン酸銅である。アリールスルホン酸銅としては、限定されないが、ベンゼンスルホン酸銅およびp−トルエンスルホン酸銅が挙げられる。銅イオン源の混合物を使用してもよい。銅イオン以外の金属イオンの1種以上の塩を本発明の電気めっき浴に添加することができる。好ましくは、銅塩は、30g/L〜70g/Lのめっき液の濃度で銅イオンを提供するのに十分な量で存在する。より好ましくは、銅イオンの量は40〜60g/Lである。
酸性銅めっき浴を提供するために、1種以上の酸が水性銅電気めっき浴中に含まれる。好ましくは、銅電気めっき浴のpHは2以下、より好ましくは1以下、最も好ましくは1未満である。酸としては、硫酸、酢酸、フルオロホウ酸、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、およびトリフルオロメタンスルホン酸等のアルカンスルホン酸、ベンゼンスルホン酸、p−トルエンスルホン酸、スルファミン酸等のアリールスルホン酸、塩酸、臭化水素酸、過塩素酸、硝酸、クロム酸、およびリン酸が挙げられるが、これらに限定されない。好ましい酸としては、硫酸、メタンスルホン酸、エタンスルホン酸、プロパンスルホン酸、塩酸、およびそれらの混合物が挙げられる。酸は1g/L〜400g/Lの濃度で存在することができる。そのような酸は一般に様々な供給源から市販されている。
任意には、1種以上のハロゲン化物イオン源を本発明の水性銅電気めっき浴中に含めることができる。塩化物イオンおよび臭化物イオンの1種以上の供給源を銅電気めっき浴に含めることができる。塩化物イオン源としては、塩化銅、塩化ナトリウム、塩化カリウム、および塩酸が挙げられるが、これらに限定されない。臭化物イオンの供給源は、臭化ナトリウム、臭化カリウム、および臭化水素が挙げられるが、これらに限定されない。好ましくは、ハロゲン化物イオンは塩化物である。ハロゲン化物イオン濃度は、めっき浴に基づいて0〜200ppm、好ましくは50ppm〜150ppm、より好ましくは60ppm〜100ppmの範囲であり得る。ハロゲン化物イオン源は一般に市販されている。
促進剤としては、N,N−ジメチル−ジチオカルバミン酸−(3−スルホプロピル)エステル、3−メルカプト−プロピルスルホン酸−(3−スルホプロピル)エステル、3−メルカプト−プロピルスルホン酸ナトリウム塩、3−メルカプト−1−プロパンスルホン酸カリウム塩を有する炭酸,ジチオ−O−エチルエステル−S−エステル、ビス−スルホプロピルジスルフィド、ビス−(ナトリウムスルホプロピル)−ジスルフィド、3−(ベンゾチアゾリル−S−チオ)プロピルスルホン酸ナトリウム塩、ピリジニウムプロピルスルホベタイン、1−ナトリウム−3−メルカプトプロパン−1−スルホネート、N,N−ジメチル−ジチオカルバミン酸−(3−スルホエチル)エステル、3−メルカプト−エチルプロピルスルホン酸−(3−スルホエチル)エステル、3−メルカプト−エチルスルホン酸ナトリウム塩、3−メルカプト−1−エタンスルホン酸カリウム塩を有する炭酸−ジチオ−O−エチルエステル−S−エステル、ビス−スルホエチルジスルフィド、3−(ベンゾチアゾリル−S−チオ)エチルスルホン酸ナトリウム塩、ピリジニウムエチルスルホベタイン、および1−ナトリウム−3−メルカプトエタン−1−スルホネートが挙げられるが、これらに限定されない。促進剤は、水性銅電気めっき浴中に0.1ppm〜1,000ppm、好ましくは0.5ppm〜500ppm、より好ましくは0.5ppm〜100ppmの量で含めることができる。
抑制剤としては、エチレンオキシド−プロピレンオキシド(「EO/PO」)コポリマーおよびブチルアルコール−エチレンオキシド−プロピレンオキシドコポリマーを含む、ポリプロピレングリコールコポリマーおよびポリエチレングリコールコポリマーが挙げられるが、これらに限定されない。抑制剤の重量平均分子量は、800〜15,000、好ましくは1,000〜15,000の範囲であり得る。そのような抑制剤が使用されるとき、それらは好ましくは組成物の重量に基づいて0.5g/L〜15g/L、より好ましくは0.5g/L〜5g/Lの濃度で存在する。
本発明の水性銅電気めっき浴には種々のレベラーを含めることができるが、好ましくは、レベラーは、US2007/0007143に開示されているように1種以上のアミン化合物と1種以上のポリエポキシドとの反応生成物であり、その開示内容全体が参照により本明細書に組み込まれる。アミン化合物は、好ましくは複素環式窒素化合物であり、より好ましくは複素環式窒素化合物はイミダゾールであり、ならびにポリエポキシドは、好ましくは1,4−ブタンジオールジグリシジルエーテル、エチレングリコールジグリシジルエーテル、ジ(エチレングリコール)ジグリシジルエーテル、グリセロールジグリシジルエーテル、ネオペンチルグリコールジグリシジルエーテル、1,3−ブタンジオールジグリシジルエーテル、プロピレングリコールジグリシジルエーテル、ジ(プロピレングリコール)ジグリシジルエーテル、ポリ(エチレングリコール)ジグリシジルエーテル化合物およびポリ(プロピレングリコール)ジグリシジルエーテル化合物から選択される。最も好ましくは、ポリエポキシドは、グリセロールジグリシジルエーテルおよびネオペンチルグリコールジグリシジルエーテルから選択される。
好ましくは、レベラーは、所望量の1種以上のアミンを水に溶解し、そしてその溶液を撹拌しながら約40〜90℃に加熱することによって調製することができる。次いで、1種以上のポリエポキシド化合物をこの溶液に撹拌を続けながら添加する。ポリエポキシド化合物を添加した後、反応混合物を約4〜8時間、約75〜95℃に加熱する。12〜18時間撹拌した後、反応混合物を水で希釈し、pHを約7に調整する。
レベラーを調製するために使用される1種以上のアミン化合物対1種以上のポリエポキシド化合物の比は、0.1:10〜10:01であり得る。好ましくは、この比は0.5:5〜5:0.5、より好ましくは0.5:1〜1:0.5である。
好ましくは、レベラーは1,000〜10,000の数平均分子量(Mn)を有する。好ましくは、レベラーは、1,000〜50,000、より好ましくは1,000〜20,000、さらにより好ましくは1,500〜5,000、または5,000〜15,000の重量平均分子量(Mw)値を有する。
銅電気めっき浴に使用されるレベラーの量は、めっき浴の総重量に基づいて、0.25ppm〜1,000ppm、好ましくは0.5ppm〜500ppm、より好ましくは5ppm〜500ppmの範囲であり得る。
水性銅電気めっき浴は他のレベリング剤も含むことができる。そのようなレベリング剤としては、Stepらの米国特許第6,610,192号、Wangらの米国特許第7,128,822号、およびHagiwaraらの米国特許第6,800,188号、ならびに米国特許公開第2017/0042037号、同第2017/0037526号、同第2017/0037527号および同第2017/0037528号に開示されたものが挙げられるが、これらに限定されず、これらの開示内容は、その全体が参照により本明細書に組み込まれる。
水性銅電気めっき浴は、10〜65℃以上の温度で使用することができる。好ましくは、めっき組成物の温度は15〜50℃であり、より好ましくは20〜40℃である。
好ましくは、銅電気めっき浴は使用中に撹拌される。任意の適切な撹拌方法が使用され得、そしてそのような方法は当該技術分野で周知である。適切な撹拌方法としては、エアスパージング、ワークピース撹拌、およびインピンジメントが挙げられるが、これらに限定されない。
錫または錫合金はんだは、電気めっきおよび化学的および物理的蒸着法のような当該技術分野において周知の従来の方法によって銅ピラーの頂部上に堆積させることができるが、好ましくは錫または錫合金はんだは銅ピラーの頂部上に電気めっきされ、より好ましくは錫−銀合金が銅ピラーの頂部上に電気めっきされる。当業者にはよく知られている従来の水性錫−銀電気めっき浴および錫−銀はんだを電気めっきする方法を使用することができる。市販の錫合金電気めっき浴の例は、マサチューセッツ州マールボロのDow Electronic Materialsから入手可能なSOLDERON(商標)TS4000およびTS6000錫−銀合金電気めっき浴である。
好ましい水性錫−銀電気めっき浴は、ハロゲン化錫、硫酸錫、アルカンスルホン酸錫、アルカノールスルホン酸錫などから選択される1種以上の錫イオン源、および酸を含む。1種以上の銀イオン源は、ハロゲン化銀、グルコン酸銀、クエン酸銀、乳酸銀、硝酸銀、硫酸銀、アルカンスルホン酸銀およびアルカノールスルホン酸銀から選択される。1種以上の錫塩は、30g/L〜100g/L、好ましくは50g/L〜100g/Lの量で錫−銀合金浴中に含まれる。1種以上の銀塩は、0.01g/L〜20g/L、好ましくは0.01g/L〜15g/Lの量で錫−銀電気めっき浴中に含まれる。
1種以上の酸が錫−銀合金浴に含まれる。酸には、アリールスルホン酸、メタンスルホン酸、エタンスルホン酸およびプロパンスルホン酸などのアルカンスルホン酸、フェニルスルホン酸およびトリルスルホン酸などのアリールスルホン酸、ならびに硫酸、スルファミン酸、塩酸、臭化水素酸およびフルオロホウ酸などの無機酸が含まれるがこれらに限定されない。好ましくは、酸はアルカンスルホン酸およびアリールスルホン酸から選択される。1種以上の酸は、0.01g/L〜500g/L、好ましくは10g/L〜400g/L、より好ましくは50g/L〜200g/Lの量で含まれる。
1種以上のジヒドロキシビス−スルフィド化合物を錫−銀合金浴に含めることができる。そのような化合物は、2,4−ジチア−1,5−ペンタンジオール、2,5−ジチア−1,6−ヘキサンジオール、2,6−ジチア−1,7−ヘプタンジオール、2,7−ジチア−1,8−オクタンジオール、2,8−ジチア−1,9−ノナンジオール、2,9−ジチア−1,10−デカンジオール、2,11−ジチア−1,12−ドデカンジオール、5,8−ジチア−1,12−ドデカンジオール、2,15−ジチア−1,16−ヘキサデカンジオール、2,21−ジチア−1,22−ドエイコサンジオール、3,5−ジチア−1,7−ヘプタンジオール、3,6−ジチア−1,8−オクタンジオール、3,8−ジチア−1,10−デカンジオール、3,10−ジチア−1,8−ドデカンジオール、3,13−ジチア−1,15−ペンタデカンジオール、3,18−ジチア−1,20−エイコサンジオール、4,6−ジチア−1,9−ノナンジオール、4,7−ジチア−1,10−デカンジオール、4,11−ジチア−1,14−テトラデカンジオール、4,15−ジチア−1,18−オクタデカンジオール、4,19−ジチア−1,22−ドデイコサンジオール、5,7−ジチア−1,11−ウンデカンジオール、5,9−ジチア−1,13−トリデカンジオール、5,13−ジチア−1,17−ヘプタデカンジオール、5,17−ジチア−1,21−ウネイコサンジオールおよび1,8−ジメチル−3,6−ジチア−1,8−オクタンジオールから選択される。このような化合物は、0.1g/L〜15g/L、好ましくは0.5g/L〜10g/Lの量で含まれる。
1以上のメルカプトテトラゾールを錫−銀合金浴に含めることができる。そのようなメルカプトテトラゾールは、1−(2−ジエチルアミノエチル)−5−メルカプト−1,2,3,4−テトラゾール、1−(3−ウレイドフェニル)−5−メルカプトテトラゾール、1−((3−N−エチルオキサルアミド)フェニル)−5−メルカプトテトラゾール、1−(4−アセトアミドフェニル)−5−メルカプト−テトラゾールおよび1−(4−カルボキシフェニル)−5−メルカプトテトラゾールから選択される。メルカプトテトラゾール化合物は、浴中に1g/L〜200g/L、好ましくは5g/L〜150g/Lの量で含まれ得る。
任意には、1種以上の抑制剤を錫−銀合金浴に含めることができる。そのような抑制剤としては、アルカノールアミン、ポリエチレンイミンおよびアルコキシル化芳香族アルコールが挙げられるが、これらに限定されない。適切なアルカノールアミンとしては、置換または非置換のメトキシル化、エトキシル化、およびプロポキシル化アミン、例えば、テトラ(2−ヒドロキシプロピル)エチレンジアミン、2−{[2−(ジメチルアミノ)エチル]−メチルアミノ}エタノール、N,N’−ビス(2−ヒドロキシエチル)−エチレンジアミン、2−(2−アミノエチルアミン)−エタノール、およびそれらの組み合わせが挙げられるが、これらに限定されない。好ましくは、これらは0.5g/L〜15g/L、より好ましくは1g/L〜10g/Lの量で含まれる。
ポリエチレンイミンは、800〜750,000の分子量を有する、置換もしくは非置換の直鎖もしくは分岐鎖ポリエチレンイミンまたはそれらの混合物を含むが、これらに限定されない。適切な置換基としては、例えばカルボキシアルキル、例えばカルボキシメチル、カルボキシエチルが挙げられる。
アルコキシル化芳香族アルコールは、エトキシル化ビスフェノール、エトキシル化ベータナフトール、およびエトキシル化ノニルフェノールを含むが、これらに限定されない。
任意には、錫を可溶性の二価状態に保つのを助けるために、1種以上の還元剤を浴に添加することができる。還元剤としては、ヒドロキノン、ヒドロキノンスルホン酸、カリウム塩、ならびにレゾルシノールおよびカテコールなどのヒドロキシル化芳香族化合物が挙げられるが、これらに限定されない。そのような還元剤は、0.01〜20g/L、好ましくは0.1〜5g/Lの量で含まれる。
任意には、1種以上の結晶粒微細化剤を錫−銀合金浴に含めることができる。そのような結晶粒微細化剤としては、ポリエトキシル化アミンJEFFAMINE T−403またはTRITON RWなどのアルコキシレート、またはTRITON QS−15などの硫酸化アルキルエトキシレート、ならびにゼラチンまたはゼラチン誘導体が挙げられるが、これらに限定されない。アルコキシル化アミンオキシドも含まれ得る。様々なアルコキシル化アミンオキシド界面活性剤が知られているが、好ましくは低発泡性アミンオキシドが使用される。このような好ましいアルコキシル化アミンオキシド界面活性剤は、#2のスピンドルを備えたブルックフィールドLVT粘度計を用いて測定して5,000cps未満の粘度を有する。好ましくは、この粘度は周囲温度で決定される。好ましくは、そのような結晶粒微細化剤は0.5g/L〜20g/Lの量で含まれる。
錫−銀合金浴は酸性である。好ましくは、錫−銀合金浴は1〜2未満、より好ましくは1未満のpHを有する。
錫−銀合金は、0.05ASD〜25ASD、好ましくは0.05ASD〜10ASDまで電気めっきされる。
錫−銀合金は、室温〜55℃、好ましくは室温〜40℃、より好ましくは室温〜30℃で電気めっきすることができる。
以下の実施例は、本発明をさらに説明することを意図しており、本発明の範囲を限定することを意図していない。
実施例1〜5(発明)
ボイド形成が減少した銅ピラー
以下の表1に開示されている成分を有する水性酸性銅電気めっき浴を調製する。
以下の表2に開示されている成分を有するはんだバンプ用の水性酸性錫−銀合金電気めっき浴を調製する。
実施例1:
厚さ50μmのパターン化フォトレジストおよび複数の開口を有する300mmシリコンウエハセグメント(ワシントン州バンクーバーのIMAT Inc.から入手可能)を銅電気めっき浴に浸漬する。アノードは可溶性銅電極である。ウエハとアノードを整流器に接続し、柱状形態を有するピラーの形成を可能にする円形である開口の底部の露出した金属シード層上に複数の銅ピラーを電気めっきする。平均直径45μmのピラーの形成を可能にするために、開口径は50μmである。銅電気めっき浴の温度は、めっきの間中25℃である。銅ピラーの最初の33μm(第1の垂直区分)のめっき中の初期平均電流密度は20ASDであり、続いて銅ピラーの最後の2μm(第2の垂直区分)に対して平均電流密度を0.5ASDまで減少させる。銅ピラーをそれらの最終高さ35μmまで電気めっきするための全体の平均電流密度は14.9ASDである。
ピラーの高さとTIRを、光学白色光LEICA DCM 3D顕微鏡を使って測定する。TIR%は以下の式で決定される。
TIR%=[高さ中央−高さ]/高さ最大×100
TIR=高さ中央−高さ
ピラーのTIR%は約−7.9%と決定される。ピラーは皿形または凹形の頂部形態を有する。
フォトレジストおよび銅ピラーを有するウエハセグメントを次に表2に開示されている錫−銀電気めっき浴に浸漬する。アノードは可溶性錫電極である。ウエハとアノードを整流器に接続し、高さ25μmの錫−銀はんだバンプを各銅ピラーの頂部にめっきする。錫−銀浴はめっきの中25℃であり、平均電流密度は10ASDである。
錫−銀はんだを銅ピラー上にめっきした後、フォトレジストをDow Chemical Companyから入手可能なBPRフォトストリッパー溶液で剥離し、各ピラーの頂部に錫−銀はんだバンプを有する銅ピラーのアレイをウエハ上に残す。
次に、銅ピラーと錫−銀はんだバンプを有するウエハセグメントを、Sikiama International,Inc.のFALCON 8500ツールリフローオーブンに入れる。ウエハセグメントを5つのリフローゾーン(140℃、190℃、190℃、230℃および260℃)に1ゾーン当たり30秒(搬送20秒および静止10秒)、クールダウンゾーン、およびランプ速度40℃/秒で通過させる。
ウエハセグメントをリフローオーブンから取り出し、銅−錫金属間部とピラーの銅が接触するところの界面に沿ってV%を決定する。複数の銅ピラーに対する銅−錫金属間部の平均長さは46.5μmであり、ボイドが銅から銅−錫金属間部内で数えられる銅−錫金属間部の幅または厚さは1μmである。界面の長さおよび幅に沿った各ボイドの長さの計数および長さの合計は、NIHから入手可能なImageJソフトウェアによって行われる(https://imagej.nih.gov/ij/を参照)。
ImageJプログラムを使用して各ボイドの数と長さを数えるためのプロセスステップは以下のとおりである:
1.はんだバンプを有する各銅ピラーの(中心軸における)断面SEM画像を受け取る、
2.ImageJプログラムで画像を開く、
3.画像のスケールバーにラインを引く(黄色のライン)、
4.「分析」−「スケールの設定」に進み、スケールに基づいて「既知の距離」を入力して「OK」を押す、
5.「固定長ラインツール」を右クリックして、「所望のライン長」を45μmに設定する(銅ピラーの頂部に沿った銅−錫金属間部の長さにほぼ等しい)、
6.「中心(centered)」オプションを選択して、「OK」を押す、
7.Cu−CuSn IMCラインの真下のピラーの中央にカーソルを置く、
8.「長方形」ツールを選択し、45μmのラインに沿ってCu−CuSn IMCをとらえる長方形を描く、
9.「画像」と「トリミング」に進む、そして
10.この時点で、ボイドを拡大し、ボイドの長さまたは直径に沿ってラインを引き、ボイドの長さまたは直径を測定する。
1つのピラーまたは複数のピラーについてV%を決定するために使用される式は以下のとおりである。
銅−錫金属間界面の長さ(μm)に沿っておよび銅−錫金属間界面の幅または厚さ1μm以内で計数されたボイド数の全長の合計/ピラー直径(μm)×100
複数のピラーのV%は、約12%に決定される。銅−錫金属間界面では、どの銅ピラーにも亀裂または破損の観察可能な兆候は見られない。
図7Aは、リフロー後の錫−銀はんだバンプを有する銅ピラーのうちの1つの中心における断面の5,000倍SEMである。SEMの底部の皿形部分は銅ピラーの頂部である。SEMのより明るい上部は銅−錫金属間部である。ピラーの銅と銅−錫金属間部の界面またはボンドラインにおけるダークスポットは、比較的非常に短い長さのボイドである。
実施例2:
銅ピラーの最後の2μm(第2の垂直区分)のめっき中に印加される電流密度が4ASDであることを除いて、上記の実施例1に開示された方法を繰り返す。銅ピラーの平均めっき速度は16.3ASDである。次に銅ピラーの頂部を表2に開示された錫−銀浴からの錫−銀はんだバンプでめっきする。銅ピラーは、光学白色光LEICA DCM 3D顕微鏡を用いて測定したときに約−7.5%のTIR%を有する。頂部形態は皿形または凹形である。フォトレジストを剥離し、錫−銀バンプを有する銅ピラーのアレイを上記の方法に従ってリフローする。
これらの銅ピラーのボイド長さは、上記のImageJプログラムを使用して決定される。V%はわずか約1%である。銅−錫金属間界面では、どの銅ピラーにも亀裂または破損の観察可能な兆候は見られない。
図7Bは、リフロー後の銅ピラーののうちの1つの中心における断面の5,000倍SEMである。図7Aと同様に、底部の皿形部分は銅ピラーの頂部である。SEMのより明るい上部は銅−錫金属間部である。ImageJプログラムによって決定されるように、銅ピラーはボイドを含むが、ボイドの長さは非常に小さく、図7Bではボイドは観察されない。
実施例3:
銅ピラーの最後の2μm(第2の垂直区分)のめっき中に印加される電流密度が6ASDであることを除いて、上記の実施例1に開示された方法を繰り返す。銅ピラーの平均めっき速度は17.6ASDである。次に銅ピラーの頂部を表2に開示された錫−銀浴からの錫−銀はんだバンプでめっきする。銅ピラーは、約−8%のTIR%を有する。ピラーの頂部は皿形の形態を有する。フォトレジストを剥離し、錫−銀バンプを有する銅ピラーのアレイを上記の実施例1に記載の方法に従ってリフローする。
これらの銅ピラーのボイド長さは、ImageJソフトウェアプログラムを使用して決定される。V%は5%である。銅−錫金属間界面では、どの銅ピラーにも亀裂または破損の観察可能な兆候は見られない。
図7Cは、リフロー後の銅ピラーのうちの1つの中心における断面の5,000倍SEMである。図7Aと同様に、底部の皿形部分は銅ピラーの頂部である。SEMのより明るい上部は銅−錫金属間部である。銅の表面の非常に近くに、いくつかのボイドが見える。
実施例4:
銅ピラーの最後の2μm(第2の垂直区分)のめっき中に印加される電流密度が8ASDであることを除いて、上記の実施例1に開示された方法を繰り返す。銅ピラーの平均めっき速度は18.4ASDである。次に銅ピラーの頂部を表2に開示された錫−銀浴からの錫−銀はんだバンプでめっきする。銅ピラーは、約−8.2%のTIR%を有する。頂部の形態は皿形である。フォトレジストを剥離し、錫−銀バンプを有する銅ピラーのアレイを上記の実施例1に記載の方法に従ってリフローする。
これらの銅ピラーのボイド長さは、ImageJソフトウェアプログラムを使用して決定される。実施例3と同様に、V%は5%である。銅−錫金属間界面では、どの銅ピラーにも亀裂または破損の観察可能な兆候は見られない。
実施例5:
銅ピラーの最後の2μm(第2の垂直区分)のめっき中に印加される電流密度が10ASDであることを除いて、上記の実施例1に開示された方法を繰り返す。銅ピラーの平均めっき速度は18.9ASDである。次に銅ピラーの頂部を表2に開示された錫−銀浴からの錫−銀はんだバンプでめっきする。銅ピラーはTIR%または約−8.3%を有する。銅ピラーの頂部は皿形の形態を有する。フォトレジストを剥離し、錫−銀バンプを有する銅ピラーのアレイを上記の実施例1に記載の方法に従ってリフローする。
これらの銅ピラーのボイド長数は、ImageJプログラムを使用して決定された。V%は14%であった。銅−錫金属間界面では、どの銅ピラーにも亀裂または破損の観察可能な兆候は見られない。
以下の表は、実施例1〜5のめっきパラメータおよび結果をまとめたものである。
実施例6(比較例)
銅−錫界面に高いボイド形成を有する銅ピラー
厚さ50μmのパターン化フォトレジストおよび複数の開口を有する300mmシリコンウエハセグメント(ワシントン州バンクーバーのIMAT,Inc.から入手可能)を、実施例1〜5の表1の銅電気めっき浴中に浸漬する。アノードは可溶性銅電極である。ウエハとアノードを整流器に接続し、柱状形態を有するピラーの形成を可能にする円形である開口の底部の露出した金属シード層上に銅ピラーを電気めっきする。平均直径45μmのピラーの形成を可能にするために、開口径は50μmである。銅電気めっき浴の温度は、めっきの間中25℃である。35μmの高さの銅ピラーのめっき中の平均電流密度は、上記実施例1〜5におけるような平均電流密度のいかなる減少もなく、20ASDである。
フォトレジストおよび銅ピラーを有するウエハセグメントを次に表2に開示されている錫−銀電気めっき浴に浸漬する。アノードは可溶性錫電極である。ウエハとアノードを整流器に接続し、高さ25μmの錫−銀はんだバンプを各銅ピラーの頂部にめっきする。錫−銀浴はめっき中25℃であり、平均電流密度は10ASDである。
錫−銀はんだを銅ピラー上にめっきした後、フォトレジストをDow Chemical Companyから入手可能なBPRフォトストリッパー溶液で剥離し、各ピラーの頂部に錫−銀はんだバンプを有する銅ピラーのアレイをウエハ上に残す。ピラーのTIR%は−9.6%である。各ピラーの頂部には皿形の形態を有する。
次に、銅ピラーと錫−銀はんだバンプを有するウエハセグメントをSikiama International、IncのFALCON 8500ツールリフローオーブンに入れる。ウエハセグメントを5つのリフローゾーン(140℃、190℃、190℃、230℃および260℃)に1ゾーン当たり30秒(搬送20秒および静止10秒)、クールダウンゾーン、およびランプ速度40℃/秒で通過させる。
ウエハセグメントをリフローオーブンから取り出し、銅−錫金属間部とピラーの銅とが1μmの厚さで接触するところの界面に沿ってV%を決定する。界面に沿った各ボイドの長さの計数および長さの合計はImageJソフトウェアによって行われる。V%は40%である。これは、実施例1〜5における本発明のはるかに低いV%と比較して、ボイドの大幅な増加である。図8は、リフロー後の1つの皿形銅ピラーのうちの1つの中心における断面の5,000倍SEMである。SEMは、ボンドラインに沿って著しいボイド形成および様々な長さ(直径)を有するボイドを示す。大部分の銅ピラーは、錫−銀はんだバンプとの銅−錫界面に沿ってクラックを示した。

Claims (6)

  1. 水平基部と、底部側および前記底部側とは反対側の頂部側を含む垂直区分と、を含む、銅ピラーであって、前記垂直区分の前記底部側が前記水平基部に接合しており、錫または錫合金はんだバンプが、銅−錫金属間界面によって前記垂直区分の前記頂部側に接合しており、前記銅−錫金属間界面の長さに沿って、前記銅ピラーの銅から5μmの前記銅−錫金属間界面内まで、V%=20%以下である、銅ピラー。
  2. 前記V%は、0.5%〜15%である、請求項1に記載の銅ピラー。
  3. 前記銅ピラーの前記頂部側は、平坦、ドーム形、または皿形の形態を含む、請求項1に記載の銅ピラー。
  4. 銅ピラーを電気めっきする方法であって、
    a)フォトレジスト層を含む基板であって、前記フォトレジスト層が複数の開口を含む、基板を用意することと、
    b)1種以上の銅イオン源、1種以上の酸、1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤、および1種以上の抑制剤を含む、第1の銅電気めっき浴を用意することと、
    c)前記第1の銅電気めっき浴中に前記複数の開口を有する前記フォトレジスト層を含む前記基板を浸漬することと、
    d)第1の電流密度で前記複数の開口のそれぞれに銅ピラーの第1の区分を電気めっきし、続いて前記第1の銅電気めっき浴で、前記第1の電流密度よりも低い電流密度で前記複数の開口のそれぞれに前記銅ピラーの第2の区分を電気めっきするか、あるいは、水、1種以上の銅イオン源、1種以上の酸、ならびに任意に1種以上の塩化物源、1種以上のレベラー、1種以上の促進剤、および1種以上の抑制剤からなる第2の銅電気めっき浴で、前記より低い電流密度で前記複数の開口のそれぞれに前記銅ピラーの前記第2の区分を電気めっきすることと、
    e)各銅ピラーの前記第2の区分の頂部に錫または錫合金はんだバンプを堆積させることと、
    f)前記フォトレジストを前記基板から剥離し、各銅ピラーの前記第2の区分の前記頂部に錫または錫合金はんだバンプを有する銅ピラーのアレイを残すことと、
    g)前記アレイをリフローすることと、を含む、方法。
  5. 前記第1の電流密度が10ASDより大きい、請求項2に記載の方法。
  6. 前記第2の電流密度が10ASD以下である、請求項2に記載の方法。
JP2019026372A 2018-02-21 2019-02-18 改善された完全性を有する銅ピラーおよびその製造方法 Active JP6757814B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020085955A JP6960502B2 (ja) 2018-02-21 2020-05-15 改善された完全性を有する銅ピラーおよびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862633230P 2018-02-21 2018-02-21
US62/633,230 2018-02-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2020085955A Division JP6960502B2 (ja) 2018-02-21 2020-05-15 改善された完全性を有する銅ピラーおよびその製造方法

Publications (2)

Publication Number Publication Date
JP2019143243A true JP2019143243A (ja) 2019-08-29
JP6757814B2 JP6757814B2 (ja) 2020-09-23

Family

ID=67618081

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019026372A Active JP6757814B2 (ja) 2018-02-21 2019-02-18 改善された完全性を有する銅ピラーおよびその製造方法
JP2020085955A Active JP6960502B2 (ja) 2018-02-21 2020-05-15 改善された完全性を有する銅ピラーおよびその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2020085955A Active JP6960502B2 (ja) 2018-02-21 2020-05-15 改善された完全性を有する銅ピラーおよびその製造方法

Country Status (5)

Country Link
US (2) US20190259722A1 (ja)
JP (2) JP6757814B2 (ja)
KR (1) KR102172625B1 (ja)
CN (1) CN110176441B (ja)
TW (1) TWI700400B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
US11824037B2 (en) * 2020-12-31 2023-11-21 International Business Machines Corporation Assembly of a chip to a substrate
CN112941581B (zh) * 2021-01-27 2022-04-08 河海大学 一种利用镀铜废水处理混凝土的方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003253490A (ja) * 2002-02-27 2003-09-10 Hideo Honma ビアホール及びスルーホールを有する基板のめっき方法
JP2017036502A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾール化合物と、ビスエポキシドと、ハロベンジル化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036500A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾールとビスエポキシド化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036501A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036499A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017145502A (ja) * 2016-02-15 2017-08-24 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC スルーホールを充填してボイド及び他の欠陥を低減する方法
JP2017222925A (ja) * 2016-03-29 2017-12-21 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC メガサイズのフォトレジスト画定フィーチャを電気めっきすることが可能な電気銅めっき浴及び電気めっき方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080251927A1 (en) * 2007-04-13 2008-10-16 Texas Instruments Incorporated Electromigration-Resistant Flip-Chip Solder Joints
US8269345B2 (en) * 2007-10-11 2012-09-18 Maxim Integrated Products, Inc. Bump I/O contact for semiconductor device
TWI434965B (zh) * 2008-05-28 2014-04-21 Mitsui Mining & Smelting Co A roughening method for copper foil, and a copper foil for a printed wiring board which is obtained by the roughening method
US8259464B2 (en) * 2010-06-24 2012-09-04 Maxim Integrated Products, Inc. Wafer level package (WLP) device having bump assemblies including a barrier metal
KR101359733B1 (ko) * 2011-12-16 2014-02-11 성균관대학교산학협력단 반도체 3차원 적층공정에서의 이중 확산방지층을 포함하는 범프 및 그 제조방법
US8957323B2 (en) * 2012-05-10 2015-02-17 National Chiao Tung University Electrical connecting element having nano-twinned copper, method of fabricating the same, and electrical connecting structure comprising the same
JP2014041980A (ja) * 2012-08-23 2014-03-06 International Business Maschines Corporation はんだ接合部のエレクトロマイグレーション(em)耐性を向上させる界面合金層
JP2014116367A (ja) * 2012-12-06 2014-06-26 Fujitsu Ltd 電子部品、電子装置の製造方法及び電子装置
US9299680B2 (en) * 2013-03-14 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors
CN103290438B (zh) * 2013-06-25 2015-12-02 深圳市创智成功科技有限公司 用于晶圆级封装的电镀铜溶液及电镀方法
US20150122662A1 (en) * 2013-11-05 2015-05-07 Rohm And Haas Electronic Materials Llc Plating bath and method
US20150122661A1 (en) * 2013-11-05 2015-05-07 Rohm And Haas Electronic Materials Llc Plating bath and method
US10170429B2 (en) * 2016-11-28 2019-01-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming package structure including intermetallic compound
US10483196B2 (en) * 2017-02-22 2019-11-19 Advanced Semiconductor Engineering, Inc. Embedded trace substrate structure and semiconductor package structure including the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003253490A (ja) * 2002-02-27 2003-09-10 Hideo Honma ビアホール及びスルーホールを有する基板のめっき方法
JP2017036502A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾール化合物と、ビスエポキシドと、ハロベンジル化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036500A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC イミダゾールとビスエポキシド化合物との反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036501A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC アルファアミノ酸とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017036499A (ja) * 2015-08-06 2017-02-16 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ピリジルアルキルアミンとビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法
JP2017145502A (ja) * 2016-02-15 2017-08-24 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC スルーホールを充填してボイド及び他の欠陥を低減する方法
JP2017222925A (ja) * 2016-03-29 2017-12-21 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC メガサイズのフォトレジスト画定フィーチャを電気めっきすることが可能な電気銅めっき浴及び電気めっき方法

Also Published As

Publication number Publication date
JP6757814B2 (ja) 2020-09-23
TWI700400B (zh) 2020-08-01
US20200266165A1 (en) 2020-08-20
KR20190100867A (ko) 2019-08-29
JP6960502B2 (ja) 2021-11-05
KR102172625B1 (ko) 2020-11-02
US20190259722A1 (en) 2019-08-22
CN110176441A (zh) 2019-08-27
TW201937005A (zh) 2019-09-16
JP2020125547A (ja) 2020-08-20
CN110176441B (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
US10006136B2 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole compounds, bisepoxides and halobenzyl compounds
JP6960502B2 (ja) 改善された完全性を有する銅ピラーおよびその製造方法
US10104782B2 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of pyridyl alkylamines and bisepoxides
US10100421B2 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of imidazole and bisepoxide compounds
US9932684B2 (en) Method of electroplating photoresist defined features from copper electroplating baths containing reaction products of alpha amino acids and bisepoxides
JP2017222925A (ja) メガサイズのフォトレジスト画定フィーチャを電気めっきすることが可能な電気銅めっき浴及び電気めっき方法
JP2019085644A (ja) 銅電気めっき組成物及び基板上に銅を電気めっきする方法
JP6538116B2 (ja) ピラゾール化合物とビスエポキシドとの反応生成物を含有する電気銅めっき浴からフォトレジスト画定フィーチャを電気めっきする方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190308

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20190312

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20190610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200220

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200806

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200831

R150 Certificate of patent or registration of utility model

Ref document number: 6757814

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250