JP2017028096A - 薄膜キャパシタ及び半導体装置 - Google Patents

薄膜キャパシタ及び半導体装置 Download PDF

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Abstract

【課題】半導体素子からの発熱を効率的に放散することが可能な半導体装置に用いる薄膜キャパシタを提供する。【解決手段】第1電極層1と、第2電極層3と、上記第1電極層1及び上記第2電極層3の間に設けられた誘電体層2とを備え、第1電極層1の上記誘電体層2と反対側の面の表面積Sと上記第1電極層1の厚さ方向の投影面積S0との比(S/S0)が1.01〜5.00である。第1電極層の熱伝導率λが90W/(m・K)以上であることが好ましい。【選択図】図1

Description

本発明は薄膜キャパシタ及び半導体装置に関する。
従来より、特許文献1に記載されるように、半導体素子と、バイパスコンデンサ(デカップリングコンデンサ)として機能するキャパシタと、を備える半導体装置が知られている。
特開2007−258430号公報
近年では、半導体素子の高機能化・高速化に伴い、半導体素子からの発熱量が増加している。従来より、ヒートスプレッダを採用するなど、半導体装置において放熱量を増やす仕組みは種々考えられているが、半導体装置における放熱効率は十分とは言えない。
本発明者らは、バイパスコンデンサとして機能しうる薄膜キャパシタを、半導体素子が載置される支持基板内に埋め込んだ形態を有する半導体装置を検討している。このような半導体装置においては、薄膜キャパシタを利用して支持基板を経由した放熱を促進させることができるが、なお一層の放熱性の向上が求められている。
本発明は上記課題に鑑みてなされたものであり、半導体素子等の熱源からの熱を効率よく放散することが可能な半導体装置、及び、これに用いる薄膜キャパシタを提供することを目的とする。
本発明は、第1電極層と、第2電極層と、上記第1電極層及び上記第2電極層の間に設けられた誘電体層とを備え、上記第1電極層の上記誘電体層と反対側の面の表面積Sと上記第1電極層の厚さ方向の投影面積Sとの比(S/S)が1.01〜5.00である、薄膜キャパシタを提供する。
本発明に係る薄膜キャパシタは、半導体装置が載置される支持基板内に、第2電極層が半導体素子などの熱源に対向する向きで埋め込まれて使用されることができる。そして、比S/Sが1.01以上であることにより、上記薄膜キャパシタを用いて得られた半導体装置において、半導体素子から発生する熱を第2電極層で受けて第1電極層から外に向かって効率的に放散することが可能となる。一方、比S/Sが5.00以下であることにより、支持基板内に埋め込まれた場合に、支持基板内の下部電極層の下面の付近に空隙が発生することを低減することができる。空気の熱伝導率は温度300(K)において、0.02614(W/(m・K))と金属に比べ非常に小さいことから、空隙の発生量を低減することにより放熱性の低下を抑制することができる。したがって、本発明の薄膜キャパシタによれば、半導体素子からの発熱を効率的に放散することが可能な半導体装置を得ることができる。
上記薄膜キャパシタにおいて、上記第1電極層の熱伝導率λが90W/(m・K)以上であることが好ましい。薄膜キャパシタが上記構成を備えることにより、半導体素子からの発熱をより効率的に放散することが可能な半導体装置を得ることができる傾向がある。なお、本明細書において、熱伝導率λとは温度300(K)における熱伝導率を意味するものとする。
上記薄膜キャパシタにおいて、上記第1電極層の上記誘電体層と反対側の面の十点平均粗さRzが0.02〜2.00μmであることが好ましい。薄膜キャパシタが上記構成を備えることにより、半導体素子からの発熱をより効率的に放散することが可能な半導体装置を得ることができる傾向がある。
本発明はさらに、支持基板と、上記支持基板の一方の主面上に搭載された半導体素子と、上記薄膜キャパシタとを備え、上記薄膜キャパシタが、上記第2電極層と上記半導体素子とが対向するように、上記支持基板内に埋め込まれている、半導体装置を提供する。上記半導体装置によれば、半導体素子からの発熱を効率的に放散することができ、複雑な構造を有さなくともショート不良の発生等を抑制することができる。
本発明によれば、半導体素子からの発熱を効率的に放散することが可能な半導体装置、及び、これに用いる薄膜キャパシタを提供することができる。
本発明の一実施形態に係る薄膜キャパシタの概略断面図である。 本発明の一実施形態に係る半導体装置の概略断面図である。 放熱性試験における半導体素子温度の測定方法を説明するための概略図であり、(a)は半導体素子温度を測定するときの半導体装置の側面図であり、(b)は上面図である。 実施例1〜3及び比較例1〜4の半導体装置の温度(K)と、電力供給後の経過時間(ミリ秒)との関係を示すグラフである。 実施例3及び比較例5〜9の半導体装置の温度(K)と、電力供給後の経過時間(ミリ秒)との関係を示すグラフである。 図2に示す半導体装置のV−V線に沿った横断面図である。 実施例1〜3及び比較例1〜9で得られた半導体装置のS/S比と、放熱性試験における2000ミリ秒後の半導体素子温度(K)及び支持基板13内の下部電極層1の下面4の付近の空隙の数(個)との関係を示すグラフである。 実施例6〜12で得られた半導体装置の概略断面図である。
以下、本発明の実施形態について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
(薄膜キャパシタ)
図1は本発明の一実施形態に係る薄膜キャパシタの概略断面図である。本実施形態の薄膜キャパシタ10は、第1電極層(以下、下部電極層と言うことがある)1と、第2電極層(以下、上部電極層と言うことがある)3と、上記第1電極層1及び上記第2電極層3の間に設けられた誘電体層2とを備える。言い換えると、上記薄膜キャパシタ10は第1電極層1と第2電極層3との間に誘電体層2を挟み込むように構成されている。
上記薄膜キャパシタ10において、上記下部電極層1の上記誘電体層2と反対側の面(以下、下面4ということがある)の表面積Sと上記下部電極層1の厚さ方向(下部電極層1と誘電体層2と上部電極層3とが積層された積層方向)の投影面積Sとの比(S/S比)が1.01〜5.00である。S/S比は2.50〜5.00であることが好ましい。S/S比を1超にするために、下部電極層1の下面4の表面には凹凸が形成されている。
この薄膜キャパシタは、半導体素子を載置する支持基板内に、上部電極層3が半導体素子と対向する向きで埋め込まれることができる。そして、S/S比が1.01以上であることにより、半導体素子、及び、上記薄膜キャパシタを埋設する支持基板を有する半導体装置において、半導体素子からの発熱を上部電極層3で受けて下部電極層1から効率的に放散することが可能となる。一方、S/S比が5.00以下であることにより、支持基板内の下部電極層の下面の付近に空隙が発生することを低減することができる。空気の熱伝導率は温度300(K)において、0.02614(W/(m・K))と金属に比べ非常に小さいことから、空隙の発生量を低減することにより放熱性の低下を抑制することができる。表面積Sは、例えば、レーザー顕微鏡により得られた表面の形状データから算出することができる。投影面積Sは、例えば、1〜10000mmであってもよい。
同様の観点から、下部電極層1の下面4の十点平均粗さRzは0.02〜2.00μmであることが好ましい。Rzが上記範囲にあることにより半導体素子からの発熱をより効率的に放散することができる。
下部電極層1の材料は、例えば、金属、金属酸化物、導電性有機材料等の導電性材料から選択される。下部電極層1は低い電気抵抗及び高い機械的強度を有することが望ましいことから、下部電極層1の材料は金属であることが好ましく、金属箔であることがより好ましい。金属箔は柔らかく、薄化が容易であり、薄膜キャパシタ10を薄くすることができることから、金属箔を用いて得られる薄膜キャパシタは支持基板に埋め込んで製造する半導体装置に好適である。
下部電極層1の材料としては、具体的には、Fe、Ni、Cu、Al等が挙げられる。下部電極層1の熱伝導率λは、放熱性の観点から、90W/(m・K)以上であることが好ましい。下部電極層1の材料は、高い放熱性が得られる観点から、Ni、Cu又はAlであることが好ましい。
下部電極層1の算術平均厚さは10〜200μmであることが好ましく、10〜70μmであることがより好ましい。下部電極層1の算術平均厚さが200μm以下であることにより、放熱性の低下を抑制することができる傾向がある。また、下部電極層1の算術平均厚さが10μm以上であることにより、薄膜キャパシタ10に十分な機械的強度を付与できる傾向がある。
下部電極層1の表面粗さは、例えば、電気分解法による金属箔(電解金属箔)の作製において、表面状態を任意で調節した電解ドラムを用い、電解金属箔に電解ドラムの表面状態を転写させることにより、形成される。下部電極層1の表面粗さは、例えば、金属箔に対してArイオンビームによる逆スパッタリングを行うことにより、形成されてもよい。逆スパッタリングによる表面粗さの形成方法においては、逆スパッタリングの条件(例えば、印加電圧、照射時間等)を変更することにより、表面粗さを任意に調節できる。
誘電体層2の材料は、誘電率の大きいペロブスカイト型の酸化物誘電体であることが好ましく、環境保全の観点から、鉛を含まないチタン酸バリウム系の誘電体であることが好ましい。チタン酸バリウム系の誘電体は、Baサイトの一部をCa、Sr等のアルカリ土類金属原子で置換したものであってもよく、Tiサイトの一部をZr、Sn、Hf等の原子で置換したものであってもよい。さらに、これらの誘電体に希土類元素、Mn、V、Nb、Ta等の原子が添加されていてもよい。
誘電体層2の厚さは1000nm以下であることが好ましい。誘電体層2の厚さが1000nm以下であると、放熱性が損なわれず、且つ、単位面積当たりの容量値が高くなる傾向がある。誘電体層2の厚さの下限値に特に制限はないが、絶縁抵抗値が小さくなり過ぎない観点から、50nm以上であることが好ましい。誘電体層2の厚さは、絶縁抵抗値と容量とのバランスを考慮して、250〜1000nmであることがより好ましい。なお、誘電体層2には、確率論的に回避困難な欠陥が内包されていることがある。
誘電体層2は、例えば、溶液の塗布、スパッタリング、蒸着、PLD(PulseLaser Deposition)、CVD(Chemical Vapor Deposition)等によって、下部電極層1の上面上に形成される。
上部電極層3の材料は、例えば、金属、金属酸化物、導電性有機材料等の導電性材料から選択される。上部電極層3は低い電気抵抗及び高い機械的強度を有することが望ましいことから、上部電極層3の材料は金属であることが好ましい。
上部電極層3の材料としては、具体的には、Fe、Ni、Cu、Al等が挙げられる。上部電極層3の熱伝導率λは、放熱性の観点から、90W/(m・K)以上であることが好ましい。したがって、上部電極層3の材料は、高い放熱性が得られる観点から、Ni、Cu又はAlであることが好ましい。上部電極層3は単層であってもよく、複数層であってもよい。上部電極層3が複数層である場合、上部電極層3は、例えば、Ni層とCu層とからなる積層体であってもよい。上部電極層3がNi層を含む場合は、信頼性の観点から、当該Ni層が誘電体層2と接触していることが好ましい。
上部電極層3の厚さは、0.1〜2.0μmであることが好ましい。上部電極層3の厚さが2.0μm以下であることにより、放熱性が損なわれない傾向がある。
上部電極層3は、例えば、溶液の塗布、スパッタリング、蒸着、PLD、CVD等によって、誘電体層2の下部電極層1と反対側の表面上に形成される。
(半導体装置)
図2は本発明の一実施形態に係る半導体装置の概略断面図である。本実施形態の半導体装置20は、支持基板13と、上記支持基板13の一方の主面上に搭載された半導体素子11と、上述の薄膜キャパシタ10とを備える。上記半導体装置20において、上記薄膜キャパシタ10は、上記第2電極層(上部電極層)3と上記半導体素子11とが対向するように、上記支持基板13内に埋め込まれている。薄膜キャパシタ10を支持基板13内に埋め込むことによって、複雑な構造を有することなく、バンプなどのハンダが溶融して薄膜キャパシタに接触することにより生じるショート不良を抑制することができる。
半導体素子11はその下面に球状バンプ12を有し、この球状バンプ12が支持基板13の上面に露出する配線(不図示)と接続されている。支持基板13はその下面に球状バンプ14を備え、この球状バンプ14は、支持基板13の下面に露出する配線(不図示)と接続されている。球状バンプ14は、その下に配置される母基板(不図示)の電極と接続される。
支持基板13内の配線は、バンプ14、バンプ12、上部電極層3、及び、下部電極層1の間を接続し、薄膜キャパシタ10を半導体素子11のバイパスコンデンサとして機能させる配線構造を形成する。
半導体素子11からの発熱は球状バンプ12、支持基板13の上側部を介して薄膜キャパシタ10に伝わり、さらに支持基板13の下側部及び球状バンプ14を介して母基板に伝わる。言い換えると、薄膜キャパシタ10は半導体素子11からの発熱を母基板へ逃がす放熱板としての機能をも具備する。なお、母基板は薄膜キャパシタ10を搭載した半導体装置20に比べ十分広い面積を有することから、母基板に伝わった熱は系外へ逃がしたとみなすことができる。
支持基板13は、例えば、樹脂及びガラスクロスを含むプリプレグを硬化させることによって得られる。プリプレグとしては、特に限定されず、市販のプリプレグが用いられる。薄膜キャパシタ10は、2枚のプリプレグの間に配置され、薄膜キャパシタ10と2枚のプリプレグとを加熱加圧することにより、プリプレグ中の樹脂の流動及び硬化とともに薄膜キャパシタ10が支持基板13内に埋め込まれる。支持基板13の厚さは50〜700μmであることが好ましく、50〜400μmであることがより好ましい。支持基板13の厚さが700μm以下であることにより、放熱性の効果が損なわれない傾向がある。支持基板13の厚さが50μm以上であることにより、半導体装置に適度な強度を付与することができる傾向がある。半導体素子11としては、例えば、トランジスタ、IC、LSI等が挙げられる。
本実施形態の半導体装置20は、支持基板13内の下部電極層1の下面4付近に空隙15を有することがある。半導体装置20が有する空隙15の数は、放熱性の効果を損なわない程度に、一定未満に抑えることが好ましい。
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
[測定方法]
(表面積Sの測定方法)
下記実施例及び比較例で得られた薄膜キャパシタ10の下部電極層1の下面4の表面積Sを、非接触断面粗さ測定装置(商品名:NH−3N、三鷹光器社製)により、測定した。
(十点平均粗さRzの測定方法)
下記実施例及び比較例で得られた薄膜キャパシタ10の下部電極層1の下面4の粗さ曲線を、接触式表面粗さ計(商品名:サーフコム1500S、東京精密社製)にて触針して、計測し、十点平均粗さRzを算出した。なお、十点平均粗さRzは、粗さ曲線からその平均線の方向に基準長さだけを抜き取り、この抜き取り部分の平均線から縦倍率の方向に測定した、最も高い山頂から5番目までの山頂の標高の絶対値の平均値と、最も低い谷底から5番目までの谷底の標高の絶対値の平均値との和を求め、この値をマイクロメートルで表したものを言う(JIS B0601(2013)附属書JA参照)。
(実施例1〜3及び比較例1〜9)
[薄膜キャパシタ及び半導体装置の作製]
下部電極層1と、上部電極層3と、下部電極層1及び上部電極層3の間に設けられた誘電体層2とを備える薄膜キャパシタ10を作製した。上記下部電極層1には、厚さ方向の投影面積Sが100mmであり、算術平均厚さ40μmの電解Ni箔を用い、電解ドラムの表面状態を調節することで、一方の面(下面)の表面積Sを下記表1に記載のとおりに100mmから1000mmの範囲で変更した。上記誘電体層2は、厚さ800nmのBaTiOからなり、上記下部電極層1の他方の面(上面)上に形成した。上記上部電極層3は、上記誘電体層2上に、厚さ0.5μmのNi層、厚さ1.0μmのCu層、及び厚さ16.5μmのCu層をこの順で積層することにより形成した。
2枚のプリプレグ(商品名:MEGTRON、パナソニック社製)の間に、得られた薄膜キャパシタ10を配置して、加熱加圧することにより、薄膜キャパシタ10が埋め込まれた、70mm×70mm×200μmの支持基板13を得た。支持基板13に引出電極を形成した後、支持基板13の上部電極層3側の主面に形成した引出電極上に球状バンプ12を介して半導体素子11を搭載し、薄膜キャパシタをバイパスコンデンサとして有する、実施例1〜3及び比較例1〜9の半導体装置20を作製した。実施例1〜3及び比較例1〜9の半導体装置20における、下部電極層1の下面4の表面積S、下部電極層1の厚さ方向の投影面積S、S/S比、及び、下面4の十点平均粗さRzをまとめて表1に示す。
Figure 2017028096
[放熱性試験]
図3(a)及び(b)に示すように、支持基板13の下部電極層1側の主面に形成した引出電極を、球状バンプ14を介して母基板24と接続した。次に、作製した半導体装置20の半導体素子11の上面に熱電対Aのプラス端子21とマイナス端子22との熱接点23を設け、半導体装置の温度が測定可能となるようにした。熱電対Aには、K型熱電対を用いた。半導体装置20及び熱電対Aを300Kに設定した恒温槽内に配置した。十分な時間を経過させた後、半導体素子11の温度が恒温槽の温度設定値とほぼ同じとなったことを確認した。
半導体素子11に50Wの電力を供給し、電力供給して0ミリ秒後から2000ミリ秒後までの半導体素子11の温度を、200ミリ秒ごとに測定した。実施例1〜3及び比較例1〜9における、半導体素子11の温度の測定結果を下記表2に示す。なお、薄膜キャパシタ10が埋め込まれた支持基板13の内部をX線CTスキャナを用いて観察したところ、下部電極層1の下面4の表面積Sは埋め込まれる前から変化しておらず、半導体装置製造工程において下部電極層1に変形がなかったことを確認した。
Figure 2017028096
表2をグラフ化したものが図4及び図5である。すなわち、図4は実施例1〜3及び比較例1〜4の半導体装置の半導体素子温度(K)と、電力供給後の経過時間(ミリ秒)との関係を示すグラフである。また、図5は実施例3及び比較例5〜9の半導体装置の半導体素子温度(K)と、電力供給後の経過時間(ミリ秒)との関係を示すグラフである。表2、図4及び図5より、実施例及び比較例のいずれにおいても、半導体素子11に電力を供給した直後は半導体素子温度が上昇するが、2000ミリ秒後には電力供給による半導体素子11の発熱と薄膜キャパシタ10を介した母基板への放熱が釣り合い、半導体素子温度が安定していることが確認できる。
表2及び図4を参照して、実施例1〜3及び比較例1〜4を比較すると、S/S比が大きくなるほど、半導体素子温度の到達点が下がることが確認できる。これは、S/S比の増大によって放熱量(薄膜キャパシタ10の伝熱量)が増加したためであると考えられる。しかし、表2、図4及び図5を参照して、実施例2、実施例3及び比較例5〜9を比較すると、S/S比が2.500を超えた辺りから、半導体素子温度の到達点の低下傾向がなくなり、S/S比が5.000を超えた辺りから、逆に上昇に転じていることが確認できる。これは、S/S比の増大によって、支持基板13内に薄膜キャパシタ10を埋め込む際に、支持基板13内の下部電極層1の下面4の付近に空隙15が生じやすくなり、空隙15の個数が増えた結果、熱伝導率が低下したためであると考えられる。
図6は図2に示す半導体装置のV−V線に沿った横断面図の模式図である。実施例及び比較例で得られた放熱性試験後の半導体装置について、X線CTスキャナを用いて図6に示すV−V線に沿った断面を観察したところ、空隙15が下部電極層1の下面4の付近に点在していた。さらに、実施例及び比較例で得られた放熱性試験後の半導体装置を、図6に示すX−X線に沿って切断し、切断面を観察して空隙15の個数を数えた。
図7は実施例1〜3及び比較例1〜9で得られた半導体装置のS/S比と、放熱性試験における2000ミリ秒後の半導体素子温度の到達点(半導体素子到達温度)(K)及び支持基板13内の下部電極層1の下面4の付近の空隙15の数(支持基板と薄膜キャパシタとの間の空隙15の数)(個)との関係を示すグラフである。図7に示すグラフから、S/S比が5.000を超えた辺りから、空隙15の数が増加する傾向を示しており、同時に半導体素子温度が上昇していることが確認できる。このことから、空隙15の増加が半導体素子温度の上昇の一因となったと考えられる。また、図7に示すグラフからは、空隙15の数が8個以上となった辺りから半導体素子温度が上昇していることが確認できる。
例えば、パーソナルコンピュータで用いられる半導体素子が安定に動作するには、半導体素子温度が323(K)(摂氏50℃)あたりであることが望ましい。また、半導体素子温度が343(K)(摂氏70℃)を超えると、半導体素子の動作が不安定になってくる。実施例1〜3で得られる半導体装置では、半導体素子に電力供給後も343(K)以下の半導体素子温度が維持されていることが確認できた。
(実施例4及び実施例5)
下部電極層1として電解Ni箔に代えて、それぞれ電解Fe箔及び電解Cu箔を用いたこと以外は、実施例1と同様にして、実施例4及び実施例5の半導体装置20を作製した。実施例4及び実施例5で得られた半導体装置に対し、実施例1と同様の工程で放熱性試験を行った。実施例4及び実施例5の半導体装置20における、下部電極層1の材料、S/S比、下部電極層1の熱伝導率λ、下面4の十点平均粗さRz、及び、放熱性試験における2000ミリ秒後の半導体素子温度の到達点をまとめて表3に示す。
Figure 2017028096
表3によると、薄膜キャパシタ10の下部電極層1の材料が鉄である実施例4では、半導体素子温度が半導体素子の安定動作温度の上限近くまで上がるのに対し、薄膜キャパシタ10の下部電極層1の材料がそれぞれニッケル及び銅である実施例1及び実施例5では、半導体素子の安定動作温度の上限値を十分下まわっていることが確認できた。
(実施例6〜12)
図8は実施例6〜12で得られた半導体装置の概略断面図である。下部電極層1に、Arイオンビームによる逆スパッタリングにて、下面4の表面粗さを調整した電解Ni箔を用いたこと以外は、実施例1と同様にして、実施例6〜12の半導体装置を作製した。なお、実施例6〜12では、電解Ni箔の下面4の十点平均粗さRzがそれぞれ0.02μm、0.10μm、0.50μm、1.00μm、2.00μm、3.00μm及び4.00μmとなるように、逆スパッタリングを行った。各実施例について、半導体装置を5つずつ作製し、それぞれの半導体装置に対して実施例1と同様の工程で放熱性試験を行った。なお、薄膜キャパシタ10が埋め込まれた支持基板13の内部をX線CTスキャナを用いて観察したところ、下部電極層1の下面4の十点平均粗さRzは埋め込まれる前から変化しておらず、半導体装置製造工程において下部電極層1に変形がなかったことを確認した。実施例6〜12の半導体装置における下面4の十点平均粗さRz、S/S比、支持基板13内の下部電極層1の下面4の付近の空隙15の数、及び、放熱性試験における2000ミリ秒後の半導体素子温度の到達点を、表4にまとめて示す。
Figure 2017028096
表4から、実施例6〜10では、空隙の数が2個以内に収まっているのに対し、実施例11〜12では、空隙の数が4〜6個に増加していることが確認できる。一方、放熱性試験における2000ミリ秒後の半導体素子温度に注目すると、実施例6〜10では、半導体素子温度が323(K)(摂氏50℃)付近にあり、半導体素子が安定に動作する推奨温度に近いのに対し、実施例11〜12では、半導体素子温度が343(K)(摂氏70℃)付近に増加したものの、半導体素子が安定に動作する温度の上限以下であることが分かった。実施例11〜12における半導体素子温度の増加は、実施例6〜10に比べて空隙の数が増加したことによるものと考えられる。なお、実施例6〜12においてそれぞれ5つずつ用意した半導体装置において、各サンプルでのS/S比と十点平均粗さRzの関係は定まらず、S/S比と十点平均粗さRzとが必ずしも同等の指標でないことを確認した。
(実施例13〜19)
下部電極層1として電解Ni箔に代えて、電解Fe箔を用いたこと以外は、実施例6〜12と同様にして、実施例13〜19の半導体装置20を作製した。実施例13〜19で得られた半導体装置に対し、実施例6と同様の工程で放熱性試験を行った。実施例13〜19の半導体装置20における、下部電極層1の材料、下部電極層1の熱伝導率λ、S/S比、下面4の十点平均粗さRz、及び、放熱性試験における2000ミリ秒後の半導体素子温度の到達点をまとめて表5に示す。
(実施例20〜26)
下部電極層1として電解Ni箔に代えて、電解Cu箔を用いたこと以外は、実施例6〜12と同様にして、実施例20〜26の半導体装置20を作製した。実施例20〜26で得られた半導体装置に対し、実施例6と同様の工程で放熱性試験を行った。実施例20〜26の半導体装置20における、下部電極層1の材料、S/S比、下面4の十点平均粗さRz、下部電極層1の熱伝導率λ、及び、放熱性試験における2000ミリ秒後の半導体素子温度の到達点をまとめて表5に示す。
Figure 2017028096
表5から、十点平均粗さRzを2.00μm以下に設定した実施例13〜17、実施例6〜10、及び実施例20〜24では、放熱性試験における半導体素子温度の上昇が確認されなかった。一方、十点平均粗さRzを約3.00μm以上に設定した実施例18〜19、実施例11〜12及び実施例25〜26では、放熱性試験における半導体素子温度の上昇が確認された。しかし、薄膜キャパシタ10の下部電極層1の材料がニッケル又は銅である実施例18〜19及び実施例11〜12では、半導体素子温度は安定に動作できる推奨温度に近いことが確認できた。また、薄膜キャパシタ10の下部電極層1の材料が鉄である実施例25〜26では、半導体素子温度が343(K)(摂氏70℃)付近に増加したものの、半導体素子が安定に動作する温度の上限以下であることが分かった。
以上、本発明に係る半導体装置は、半導体素子からの発熱を効率的に放散することができ、半導体素子に電力供給後も安定に動作できることが確認された。上記半導体装置は、複雑な構造を有さなくともショート不良の発生等を抑制することができる。
1…第1電極層(下部電極層)、2…誘電体層、3…第2電極層(上部電極層)、4…下面、10…薄膜キャパシタ、11…半導体素子、12…球状バンプ、13…支持基板、14…球状バンプ、15…空隙、20…半導体装置、A…熱電対。

Claims (4)

  1. 第1電極層と、第2電極層と、前記第1電極層及び前記第2電極層の間に設けられた誘電体層とを備え、
    前記第1電極層の前記誘電体層と反対側の面の表面積Sと前記第1電極層の厚さ方向の投影面積Sとの比(S/S)が1.01〜5.00である、薄膜キャパシタ。
  2. 前記第1電極層の熱伝導率λが90W/(m・K)以上である、請求項1に記載の薄膜キャパシタ。
  3. 前記第1電極層の前記誘電体層と反対側の面の十点平均粗さRzが0.02〜2.00μmである、請求項1又は2に記載の薄膜キャパシタ。
  4. 支持基板と、前記支持基板の一方の主面上に搭載された半導体素子と、請求項1〜3のいずれか一項に記載の薄膜キャパシタとを備え、
    前記薄膜キャパシタが、前記第2電極層と前記半導体素子とが対向するように、前記支持基板内に埋め込まれている、半導体装置。
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