JP2017028096A - 薄膜キャパシタ及び半導体装置 - Google Patents

薄膜キャパシタ及び半導体装置 Download PDF

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Abstract

【課題】半導体素子からの発熱を効率的に放散することが可能な半導体装置に用いる薄膜キャパシタを提供する。【解決手段】第１電極層１と、第２電極層３と、上記第１電極層１及び上記第２電極層３の間に設けられた誘電体層２とを備え、第１電極層１の上記誘電体層２と反対側の面の表面積Ｓと上記第１電極層１の厚さ方向の投影面積Ｓ０との比（Ｓ／Ｓ０）が１．０１〜５．００である。第１電極層の熱伝導率λが９０Ｗ／（ｍ・Ｋ）以上であることが好ましい。【選択図】図１

Description

本発明は薄膜キャパシタ及び半導体装置に関する。
従来より、特許文献１に記載されるように、半導体素子と、バイパスコンデンサ（デカップリングコンデンサ）として機能するキャパシタと、を備える半導体装置が知られている。
特開２００７−２５８４３０号公報
近年では、半導体素子の高機能化・高速化に伴い、半導体素子からの発熱量が増加している。従来より、ヒートスプレッダを採用するなど、半導体装置において放熱量を増やす仕組みは種々考えられているが、半導体装置における放熱効率は十分とは言えない。
本発明者らは、バイパスコンデンサとして機能しうる薄膜キャパシタを、半導体素子が載置される支持基板内に埋め込んだ形態を有する半導体装置を検討している。このような半導体装置においては、薄膜キャパシタを利用して支持基板を経由した放熱を促進させることができるが、なお一層の放熱性の向上が求められている。
本発明は上記課題に鑑みてなされたものであり、半導体素子等の熱源からの熱を効率よく放散することが可能な半導体装置、及び、これに用いる薄膜キャパシタを提供することを目的とする。
本発明は、第１電極層と、第２電極層と、上記第１電極層及び上記第２電極層の間に設けられた誘電体層とを備え、上記第１電極層の上記誘電体層と反対側の面の表面積Ｓと上記第１電極層の厚さ方向の投影面積Ｓ０との比（Ｓ／Ｓ０）が１．０１〜５．００である、薄膜キャパシタを提供する。
本発明に係る薄膜キャパシタは、半導体装置が載置される支持基板内に、第２電極層が半導体素子などの熱源に対向する向きで埋め込まれて使用されることができる。そして、比Ｓ／Ｓ０が１．０１以上であることにより、上記薄膜キャパシタを用いて得られた半導体装置において、半導体素子から発生する熱を第２電極層で受けて第１電極層から外に向かって効率的に放散することが可能となる。一方、比Ｓ／Ｓ０が５．００以下であることにより、支持基板内に埋め込まれた場合に、支持基板内の下部電極層の下面の付近に空隙が発生することを低減することができる。空気の熱伝導率は温度３００（Ｋ）において、０．０２６１４（Ｗ／（ｍ・Ｋ））と金属に比べ非常に小さいことから、空隙の発生量を低減することにより放熱性の低下を抑制することができる。したがって、本発明の薄膜キャパシタによれば、半導体素子からの発熱を効率的に放散することが可能な半導体装置を得ることができる。
上記薄膜キャパシタにおいて、上記第１電極層の熱伝導率λが９０Ｗ／（ｍ・Ｋ）以上であることが好ましい。薄膜キャパシタが上記構成を備えることにより、半導体素子からの発熱をより効率的に放散することが可能な半導体装置を得ることができる傾向がある。なお、本明細書において、熱伝導率λとは温度３００（Ｋ）における熱伝導率を意味するものとする。
上記薄膜キャパシタにおいて、上記第１電極層の上記誘電体層と反対側の面の十点平均粗さＲｚが０．０２〜２．００μｍであることが好ましい。薄膜キャパシタが上記構成を備えることにより、半導体素子からの発熱をより効率的に放散することが可能な半導体装置を得ることができる傾向がある。
本発明はさらに、支持基板と、上記支持基板の一方の主面上に搭載された半導体素子と、上記薄膜キャパシタとを備え、上記薄膜キャパシタが、上記第２電極層と上記半導体素子とが対向するように、上記支持基板内に埋め込まれている、半導体装置を提供する。上記半導体装置によれば、半導体素子からの発熱を効率的に放散することができ、複雑な構造を有さなくともショート不良の発生等を抑制することができる。
本発明によれば、半導体素子からの発熱を効率的に放散することが可能な半導体装置、及び、これに用いる薄膜キャパシタを提供することができる。
本発明の一実施形態に係る薄膜キャパシタの概略断面図である。 本発明の一実施形態に係る半導体装置の概略断面図である。 放熱性試験における半導体素子温度の測定方法を説明するための概略図であり、（ａ）は半導体素子温度を測定するときの半導体装置の側面図であり、（ｂ）は上面図である。 実施例１〜３及び比較例１〜４の半導体装置の温度（Ｋ）と、電力供給後の経過時間（ミリ秒）との関係を示すグラフである。 実施例３及び比較例５〜９の半導体装置の温度（Ｋ）と、電力供給後の経過時間（ミリ秒）との関係を示すグラフである。 図２に示す半導体装置のＶ−Ｖ線に沿った横断面図である。 実施例１〜３及び比較例１〜９で得られた半導体装置のＳ／Ｓ０比と、放熱性試験における２０００ミリ秒後の半導体素子温度（Ｋ）及び支持基板１３内の下部電極層１の下面４の付近の空隙の数（個）との関係を示すグラフである。 実施例６〜１２で得られた半導体装置の概略断面図である。
以下、本発明の実施形態について詳細に説明する。なお、本発明は以下の実施形態に限定されるものではない。
（薄膜キャパシタ）
図１は本発明の一実施形態に係る薄膜キャパシタの概略断面図である。本実施形態の薄膜キャパシタ１０は、第１電極層（以下、下部電極層と言うことがある）１と、第２電極層（以下、上部電極層と言うことがある）３と、上記第１電極層１及び上記第２電極層３の間に設けられた誘電体層２とを備える。言い換えると、上記薄膜キャパシタ１０は第１電極層１と第２電極層３との間に誘電体層２を挟み込むように構成されている。
上記薄膜キャパシタ１０において、上記下部電極層１の上記誘電体層２と反対側の面（以下、下面４ということがある）の表面積Ｓと上記下部電極層１の厚さ方向（下部電極層１と誘電体層２と上部電極層３とが積層された積層方向）の投影面積Ｓ０との比（Ｓ／Ｓ０比）が１．０１〜５．００である。Ｓ／Ｓ０比は２．５０〜５．００であることが好ましい。Ｓ／Ｓ０比を１超にするために、下部電極層１の下面４の表面には凹凸が形成されている。
この薄膜キャパシタは、半導体素子を載置する支持基板内に、上部電極層３が半導体素子と対向する向きで埋め込まれることができる。そして、Ｓ／Ｓ０比が１．０１以上であることにより、半導体素子、及び、上記薄膜キャパシタを埋設する支持基板を有する半導体装置において、半導体素子からの発熱を上部電極層３で受けて下部電極層１から効率的に放散することが可能となる。一方、Ｓ／Ｓ０比が５．００以下であることにより、支持基板内の下部電極層の下面の付近に空隙が発生することを低減することができる。空気の熱伝導率は温度３００（Ｋ）において、０．０２６１４（Ｗ／（ｍ・Ｋ））と金属に比べ非常に小さいことから、空隙の発生量を低減することにより放熱性の低下を抑制することができる。表面積Ｓは、例えば、レーザー顕微鏡により得られた表面の形状データから算出することができる。投影面積Ｓ０は、例えば、１〜１００００ｍｍ２であってもよい。
同様の観点から、下部電極層１の下面４の十点平均粗さＲｚは０．０２〜２．００μｍであることが好ましい。Ｒｚが上記範囲にあることにより半導体素子からの発熱をより効率的に放散することができる。
下部電極層１の材料は、例えば、金属、金属酸化物、導電性有機材料等の導電性材料から選択される。下部電極層１は低い電気抵抗及び高い機械的強度を有することが望ましいことから、下部電極層１の材料は金属であることが好ましく、金属箔であることがより好ましい。金属箔は柔らかく、薄化が容易であり、薄膜キャパシタ１０を薄くすることができることから、金属箔を用いて得られる薄膜キャパシタは支持基板に埋め込んで製造する半導体装置に好適である。
下部電極層１の材料としては、具体的には、Ｆｅ、Ｎｉ、Ｃｕ、Ａｌ等が挙げられる。下部電極層１の熱伝導率λは、放熱性の観点から、９０Ｗ／（ｍ・Ｋ）以上であることが好ましい。下部電極層１の材料は、高い放熱性が得られる観点から、Ｎｉ、Ｃｕ又はＡｌであることが好ましい。
下部電極層１の算術平均厚さは１０〜２００μｍであることが好ましく、１０〜７０μｍであることがより好ましい。下部電極層１の算術平均厚さが２００μｍ以下であることにより、放熱性の低下を抑制することができる傾向がある。また、下部電極層１の算術平均厚さが１０μｍ以上であることにより、薄膜キャパシタ１０に十分な機械的強度を付与できる傾向がある。
下部電極層１の表面粗さは、例えば、電気分解法による金属箔（電解金属箔）の作製において、表面状態を任意で調節した電解ドラムを用い、電解金属箔に電解ドラムの表面状態を転写させることにより、形成される。下部電極層１の表面粗さは、例えば、金属箔に対してＡｒイオンビームによる逆スパッタリングを行うことにより、形成されてもよい。逆スパッタリングによる表面粗さの形成方法においては、逆スパッタリングの条件（例えば、印加電圧、照射時間等）を変更することにより、表面粗さを任意に調節できる。
誘電体層２の材料は、誘電率の大きいペロブスカイト型の酸化物誘電体であることが好ましく、環境保全の観点から、鉛を含まないチタン酸バリウム系の誘電体であることが好ましい。チタン酸バリウム系の誘電体は、Ｂａサイトの一部をＣａ、Ｓｒ等のアルカリ土類金属原子で置換したものであってもよく、Ｔｉサイトの一部をＺｒ、Ｓｎ、Ｈｆ等の原子で置換したものであってもよい。さらに、これらの誘電体に希土類元素、Ｍｎ、Ｖ、Ｎｂ、Ｔａ等の原子が添加されていてもよい。
誘電体層２の厚さは１０００ｎｍ以下であることが好ましい。誘電体層２の厚さが１０００ｎｍ以下であると、放熱性が損なわれず、且つ、単位面積当たりの容量値が高くなる傾向がある。誘電体層２の厚さの下限値に特に制限はないが、絶縁抵抗値が小さくなり過ぎない観点から、５０ｎｍ以上であることが好ましい。誘電体層２の厚さは、絶縁抵抗値と容量とのバランスを考慮して、２５０〜１０００ｎｍであることがより好ましい。なお、誘電体層２には、確率論的に回避困難な欠陥が内包されていることがある。
誘電体層２は、例えば、溶液の塗布、スパッタリング、蒸着、ＰＬＤ（PulseLaser Deposition）、ＣＶＤ（Chemical Vapor Deposition）等によって、下部電極層１の上面上に形成される。
上部電極層３の材料は、例えば、金属、金属酸化物、導電性有機材料等の導電性材料から選択される。上部電極層３は低い電気抵抗及び高い機械的強度を有することが望ましいことから、上部電極層３の材料は金属であることが好ましい。
上部電極層３の材料としては、具体的には、Ｆｅ、Ｎｉ、Ｃｕ、Ａｌ等が挙げられる。上部電極層３の熱伝導率λは、放熱性の観点から、９０Ｗ／（ｍ・Ｋ）以上であることが好ましい。したがって、上部電極層３の材料は、高い放熱性が得られる観点から、Ｎｉ、Ｃｕ又はＡｌであることが好ましい。上部電極層３は単層であってもよく、複数層であってもよい。上部電極層３が複数層である場合、上部電極層３は、例えば、Ｎｉ層とＣｕ層とからなる積層体であってもよい。上部電極層３がＮｉ層を含む場合は、信頼性の観点から、当該Ｎｉ層が誘電体層２と接触していることが好ましい。
上部電極層３の厚さは、０．１〜２．０μｍであることが好ましい。上部電極層３の厚さが２．０μｍ以下であることにより、放熱性が損なわれない傾向がある。
上部電極層３は、例えば、溶液の塗布、スパッタリング、蒸着、ＰＬＤ、ＣＶＤ等によって、誘電体層２の下部電極層１と反対側の表面上に形成される。
（半導体装置）
図２は本発明の一実施形態に係る半導体装置の概略断面図である。本実施形態の半導体装置２０は、支持基板１３と、上記支持基板１３の一方の主面上に搭載された半導体素子１１と、上述の薄膜キャパシタ１０とを備える。上記半導体装置２０において、上記薄膜キャパシタ１０は、上記第２電極層（上部電極層）３と上記半導体素子１１とが対向するように、上記支持基板１３内に埋め込まれている。薄膜キャパシタ１０を支持基板１３内に埋め込むことによって、複雑な構造を有することなく、バンプなどのハンダが溶融して薄膜キャパシタに接触することにより生じるショート不良を抑制することができる。
半導体素子１１はその下面に球状バンプ１２を有し、この球状バンプ１２が支持基板１３の上面に露出する配線（不図示）と接続されている。支持基板１３はその下面に球状バンプ１４を備え、この球状バンプ１４は、支持基板１３の下面に露出する配線（不図示）と接続されている。球状バンプ１４は、その下に配置される母基板（不図示）の電極と接続される。
支持基板１３内の配線は、バンプ１４、バンプ１２、上部電極層３、及び、下部電極層１の間を接続し、薄膜キャパシタ１０を半導体素子１１のバイパスコンデンサとして機能させる配線構造を形成する。
半導体素子１１からの発熱は球状バンプ１２、支持基板１３の上側部を介して薄膜キャパシタ１０に伝わり、さらに支持基板１３の下側部及び球状バンプ１４を介して母基板に伝わる。言い換えると、薄膜キャパシタ１０は半導体素子１１からの発熱を母基板へ逃がす放熱板としての機能をも具備する。なお、母基板は薄膜キャパシタ１０を搭載した半導体装置２０に比べ十分広い面積を有することから、母基板に伝わった熱は系外へ逃がしたとみなすことができる。
支持基板１３は、例えば、樹脂及びガラスクロスを含むプリプレグを硬化させることによって得られる。プリプレグとしては、特に限定されず、市販のプリプレグが用いられる。薄膜キャパシタ１０は、２枚のプリプレグの間に配置され、薄膜キャパシタ１０と２枚のプリプレグとを加熱加圧することにより、プリプレグ中の樹脂の流動及び硬化とともに薄膜キャパシタ１０が支持基板１３内に埋め込まれる。支持基板１３の厚さは５０〜７００μｍであることが好ましく、５０〜４００μｍであることがより好ましい。支持基板１３の厚さが７００μｍ以下であることにより、放熱性の効果が損なわれない傾向がある。支持基板１３の厚さが５０μｍ以上であることにより、半導体装置に適度な強度を付与することができる傾向がある。半導体素子１１としては、例えば、トランジスタ、ＩＣ、ＬＳＩ等が挙げられる。
本実施形態の半導体装置２０は、支持基板１３内の下部電極層１の下面４付近に空隙１５を有することがある。半導体装置２０が有する空隙１５の数は、放熱性の効果を損なわない程度に、一定未満に抑えることが好ましい。
以下、実施例を挙げて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
［測定方法］
（表面積Ｓの測定方法）
下記実施例及び比較例で得られた薄膜キャパシタ１０の下部電極層１の下面４の表面積Ｓを、非接触断面粗さ測定装置（商品名：ＮＨ−３Ｎ、三鷹光器社製）により、測定した。
（十点平均粗さＲｚの測定方法）
下記実施例及び比較例で得られた薄膜キャパシタ１０の下部電極層１の下面４の粗さ曲線を、接触式表面粗さ計（商品名：サーフコム１５００Ｓ、東京精密社製）にて触針して、計測し、十点平均粗さＲｚを算出した。なお、十点平均粗さＲｚは、粗さ曲線からその平均線の方向に基準長さだけを抜き取り、この抜き取り部分の平均線から縦倍率の方向に測定した、最も高い山頂から５番目までの山頂の標高の絶対値の平均値と、最も低い谷底から５番目までの谷底の標高の絶対値の平均値との和を求め、この値をマイクロメートルで表したものを言う（ＪＩＳ Ｂ０６０１（２０１３）附属書ＪＡ参照）。
（実施例１〜３及び比較例１〜９）
［薄膜キャパシタ及び半導体装置の作製］
下部電極層１と、上部電極層３と、下部電極層１及び上部電極層３の間に設けられた誘電体層２とを備える薄膜キャパシタ１０を作製した。上記下部電極層１には、厚さ方向の投影面積Ｓ０が１００ｍｍ２であり、算術平均厚さ４０μｍの電解Ｎｉ箔を用い、電解ドラムの表面状態を調節することで、一方の面（下面）の表面積Ｓを下記表１に記載のとおりに１００ｍｍ２から１０００ｍｍ２の範囲で変更した。上記誘電体層２は、厚さ８００ｎｍのＢａＴｉＯ３からなり、上記下部電極層１の他方の面（上面）上に形成した。上記上部電極層３は、上記誘電体層２上に、厚さ０．５μｍのＮｉ層、厚さ１．０μｍのＣｕ層、及び厚さ１６．５μｍのＣｕ層をこの順で積層することにより形成した。
２枚のプリプレグ（商品名：ＭＥＧＴＲＯＮ、パナソニック社製）の間に、得られた薄膜キャパシタ１０を配置して、加熱加圧することにより、薄膜キャパシタ１０が埋め込まれた、７０ｍｍ×７０ｍｍ×２００μｍの支持基板１３を得た。支持基板１３に引出電極を形成した後、支持基板１３の上部電極層３側の主面に形成した引出電極上に球状バンプ１２を介して半導体素子１１を搭載し、薄膜キャパシタをバイパスコンデンサとして有する、実施例１〜３及び比較例１〜９の半導体装置２０を作製した。実施例１〜３及び比較例１〜９の半導体装置２０における、下部電極層１の下面４の表面積Ｓ、下部電極層１の厚さ方向の投影面積Ｓ０、Ｓ／Ｓ０比、及び、下面４の十点平均粗さＲｚをまとめて表１に示す。
Figure 2017028096
［放熱性試験］
図３（ａ）及び（ｂ）に示すように、支持基板１３の下部電極層１側の主面に形成した引出電極を、球状バンプ１４を介して母基板２４と接続した。次に、作製した半導体装置２０の半導体素子１１の上面に熱電対Ａのプラス端子２１とマイナス端子２２との熱接点２３を設け、半導体装置の温度が測定可能となるようにした。熱電対Ａには、Ｋ型熱電対を用いた。半導体装置２０及び熱電対Ａを３００Ｋに設定した恒温槽内に配置した。十分な時間を経過させた後、半導体素子１１の温度が恒温槽の温度設定値とほぼ同じとなったことを確認した。
半導体素子１１に５０Ｗの電力を供給し、電力供給して０ミリ秒後から２０００ミリ秒後までの半導体素子１１の温度を、２００ミリ秒ごとに測定した。実施例１〜３及び比較例１〜９における、半導体素子１１の温度の測定結果を下記表２に示す。なお、薄膜キャパシタ１０が埋め込まれた支持基板１３の内部をＸ線ＣＴスキャナを用いて観察したところ、下部電極層１の下面４の表面積Ｓは埋め込まれる前から変化しておらず、半導体装置製造工程において下部電極層１に変形がなかったことを確認した。
Figure 2017028096
表２をグラフ化したものが図４及び図５である。すなわち、図４は実施例１〜３及び比較例１〜４の半導体装置の半導体素子温度（Ｋ）と、電力供給後の経過時間（ミリ秒）との関係を示すグラフである。また、図５は実施例３及び比較例５〜９の半導体装置の半導体素子温度（Ｋ）と、電力供給後の経過時間（ミリ秒）との関係を示すグラフである。表２、図４及び図５より、実施例及び比較例のいずれにおいても、半導体素子１１に電力を供給した直後は半導体素子温度が上昇するが、２０００ミリ秒後には電力供給による半導体素子１１の発熱と薄膜キャパシタ１０を介した母基板への放熱が釣り合い、半導体素子温度が安定していることが確認できる。
表２及び図４を参照して、実施例１〜３及び比較例１〜４を比較すると、Ｓ／Ｓ０比が大きくなるほど、半導体素子温度の到達点が下がることが確認できる。これは、Ｓ／Ｓ０比の増大によって放熱量（薄膜キャパシタ１０の伝熱量）が増加したためであると考えられる。しかし、表２、図４及び図５を参照して、実施例２、実施例３及び比較例５〜９を比較すると、Ｓ／Ｓ０比が２．５００を超えた辺りから、半導体素子温度の到達点の低下傾向がなくなり、Ｓ／Ｓ０比が５．０００を超えた辺りから、逆に上昇に転じていることが確認できる。これは、Ｓ／Ｓ０比の増大によって、支持基板１３内に薄膜キャパシタ１０を埋め込む際に、支持基板１３内の下部電極層１の下面４の付近に空隙１５が生じやすくなり、空隙１５の個数が増えた結果、熱伝導率が低下したためであると考えられる。
図６は図２に示す半導体装置のＶ−Ｖ線に沿った横断面図の模式図である。実施例及び比較例で得られた放熱性試験後の半導体装置について、Ｘ線ＣＴスキャナを用いて図６に示すＶ−Ｖ線に沿った断面を観察したところ、空隙１５が下部電極層１の下面４の付近に点在していた。さらに、実施例及び比較例で得られた放熱性試験後の半導体装置を、図６に示すＸ−Ｘ線に沿って切断し、切断面を観察して空隙１５の個数を数えた。
図７は実施例１〜３及び比較例１〜９で得られた半導体装置のＳ／Ｓ０比と、放熱性試験における２０００ミリ秒後の半導体素子温度の到達点（半導体素子到達温度）（Ｋ）及び支持基板１３内の下部電極層１の下面４の付近の空隙１５の数（支持基板と薄膜キャパシタとの間の空隙１５の数）（個）との関係を示すグラフである。図７に示すグラフから、Ｓ／Ｓ０比が５．０００を超えた辺りから、空隙１５の数が増加する傾向を示しており、同時に半導体素子温度が上昇していることが確認できる。このことから、空隙１５の増加が半導体素子温度の上昇の一因となったと考えられる。また、図７に示すグラフからは、空隙１５の数が８個以上となった辺りから半導体素子温度が上昇していることが確認できる。
例えば、パーソナルコンピュータで用いられる半導体素子が安定に動作するには、半導体素子温度が３２３（Ｋ）（摂氏５０℃）あたりであることが望ましい。また、半導体素子温度が３４３（Ｋ）（摂氏７０℃）を超えると、半導体素子の動作が不安定になってくる。実施例１〜３で得られる半導体装置では、半導体素子に電力供給後も３４３（Ｋ）以下の半導体素子温度が維持されていることが確認できた。
（実施例４及び実施例５）
下部電極層１として電解Ｎｉ箔に代えて、それぞれ電解Ｆｅ箔及び電解Ｃｕ箔を用いたこと以外は、実施例１と同様にして、実施例４及び実施例５の半導体装置２０を作製した。実施例４及び実施例５で得られた半導体装置に対し、実施例１と同様の工程で放熱性試験を行った。実施例４及び実施例５の半導体装置２０における、下部電極層１の材料、Ｓ／Ｓ０比、下部電極層１の熱伝導率λ、下面４の十点平均粗さＲｚ、及び、放熱性試験における２０００ミリ秒後の半導体素子温度の到達点をまとめて表３に示す。
Figure 2017028096
表３によると、薄膜キャパシタ１０の下部電極層１の材料が鉄である実施例４では、半導体素子温度が半導体素子の安定動作温度の上限近くまで上がるのに対し、薄膜キャパシタ１０の下部電極層１の材料がそれぞれニッケル及び銅である実施例１及び実施例５では、半導体素子の安定動作温度の上限値を十分下まわっていることが確認できた。
（実施例６〜１２）
図８は実施例６〜１２で得られた半導体装置の概略断面図である。下部電極層１に、Ａｒイオンビームによる逆スパッタリングにて、下面４の表面粗さを調整した電解Ｎｉ箔を用いたこと以外は、実施例１と同様にして、実施例６〜１２の半導体装置を作製した。なお、実施例６〜１２では、電解Ｎｉ箔の下面４の十点平均粗さＲｚがそれぞれ０．０２μｍ、０．１０μｍ、０．５０μｍ、１．００μｍ、２．００μｍ、３．００μｍ及び４．００μｍとなるように、逆スパッタリングを行った。各実施例について、半導体装置を５つずつ作製し、それぞれの半導体装置に対して実施例１と同様の工程で放熱性試験を行った。なお、薄膜キャパシタ１０が埋め込まれた支持基板１３の内部をＸ線ＣＴスキャナを用いて観察したところ、下部電極層１の下面４の十点平均粗さＲｚは埋め込まれる前から変化しておらず、半導体装置製造工程において下部電極層１に変形がなかったことを確認した。実施例６〜１２の半導体装置における下面４の十点平均粗さＲｚ、Ｓ／Ｓ０比、支持基板１３内の下部電極層１の下面４の付近の空隙１５の数、及び、放熱性試験における２０００ミリ秒後の半導体素子温度の到達点を、表４にまとめて示す。
Figure 2017028096
表４から、実施例６〜１０では、空隙の数が２個以内に収まっているのに対し、実施例１１〜１２では、空隙の数が４〜６個に増加していることが確認できる。一方、放熱性試験における２０００ミリ秒後の半導体素子温度に注目すると、実施例６〜１０では、半導体素子温度が３２３（Ｋ）（摂氏５０℃）付近にあり、半導体素子が安定に動作する推奨温度に近いのに対し、実施例１１〜１２では、半導体素子温度が３４３（Ｋ）（摂氏７０℃）付近に増加したものの、半導体素子が安定に動作する温度の上限以下であることが分かった。実施例１１〜１２における半導体素子温度の増加は、実施例６〜１０に比べて空隙の数が増加したことによるものと考えられる。なお、実施例６〜１２においてそれぞれ５つずつ用意した半導体装置において、各サンプルでのＳ／Ｓ０比と十点平均粗さＲｚの関係は定まらず、Ｓ／Ｓ０比と十点平均粗さＲｚとが必ずしも同等の指標でないことを確認した。
（実施例１３〜１９）
下部電極層１として電解Ｎｉ箔に代えて、電解Ｆｅ箔を用いたこと以外は、実施例６〜１２と同様にして、実施例１３〜１９の半導体装置２０を作製した。実施例１３〜１９で得られた半導体装置に対し、実施例６と同様の工程で放熱性試験を行った。実施例１３〜１９の半導体装置２０における、下部電極層１の材料、下部電極層１の熱伝導率λ、Ｓ／Ｓ０比、下面４の十点平均粗さＲｚ、及び、放熱性試験における２０００ミリ秒後の半導体素子温度の到達点をまとめて表５に示す。
（実施例２０〜２６）
下部電極層１として電解Ｎｉ箔に代えて、電解Ｃｕ箔を用いたこと以外は、実施例６〜１２と同様にして、実施例２０〜２６の半導体装置２０を作製した。実施例２０〜２６で得られた半導体装置に対し、実施例６と同様の工程で放熱性試験を行った。実施例２０〜２６の半導体装置２０における、下部電極層１の材料、Ｓ／Ｓ０比、下面４の十点平均粗さＲｚ、下部電極層１の熱伝導率λ、及び、放熱性試験における２０００ミリ秒後の半導体素子温度の到達点をまとめて表５に示す。
Figure 2017028096
表５から、十点平均粗さＲｚを２．００μｍ以下に設定した実施例１３〜１７、実施例６〜１０、及び実施例２０〜２４では、放熱性試験における半導体素子温度の上昇が確認されなかった。一方、十点平均粗さＲｚを約３．００μｍ以上に設定した実施例１８〜１９、実施例１１〜１２及び実施例２５〜２６では、放熱性試験における半導体素子温度の上昇が確認された。しかし、薄膜キャパシタ１０の下部電極層１の材料がニッケル又は銅である実施例１８〜１９及び実施例１１〜１２では、半導体素子温度は安定に動作できる推奨温度に近いことが確認できた。また、薄膜キャパシタ１０の下部電極層１の材料が鉄である実施例２５〜２６では、半導体素子温度が３４３（Ｋ）（摂氏７０℃）付近に増加したものの、半導体素子が安定に動作する温度の上限以下であることが分かった。
以上、本発明に係る半導体装置は、半導体素子からの発熱を効率的に放散することができ、半導体素子に電力供給後も安定に動作できることが確認された。上記半導体装置は、複雑な構造を有さなくともショート不良の発生等を抑制することができる。
１…第１電極層（下部電極層）、２…誘電体層、３…第２電極層（上部電極層）、４…下面、１０…薄膜キャパシタ、１１…半導体素子、１２…球状バンプ、１３…支持基板、１４…球状バンプ、１５…空隙、２０…半導体装置、Ａ…熱電対。

Claims (4)

  1. 第１電極層と、第２電極層と、前記第１電極層及び前記第２電極層の間に設けられた誘電体層とを備え、
    前記第１電極層の前記誘電体層と反対側の面の表面積Ｓと前記第１電極層の厚さ方向の投影面積Ｓ０との比（Ｓ／Ｓ０）が１．０１〜５．００である、薄膜キャパシタ。
  2. 前記第１電極層の熱伝導率λが９０Ｗ／（ｍ・Ｋ）以上である、請求項１に記載の薄膜キャパシタ。
  3. 前記第１電極層の前記誘電体層と反対側の面の十点平均粗さＲｚが０．０２〜２．００μｍである、請求項１又は２に記載の薄膜キャパシタ。
  4. 支持基板と、前記支持基板の一方の主面上に搭載された半導体素子と、請求項１〜３のいずれか一項に記載の薄膜キャパシタとを備え、
    前記薄膜キャパシタが、前記第２電極層と前記半導体素子とが対向するように、前記支持基板内に埋め込まれている、半導体装置。
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