JP2017005245A - 二重層転写のための機械的分離の方法 - Google Patents

二重層転写のための機械的分離の方法 Download PDF

Info

Publication number
JP2017005245A
JP2017005245A JP2016094007A JP2016094007A JP2017005245A JP 2017005245 A JP2017005245 A JP 2017005245A JP 2016094007 A JP2016094007 A JP 2016094007A JP 2016094007 A JP2016094007 A JP 2016094007A JP 2017005245 A JP2017005245 A JP 2017005245A
Authority
JP
Japan
Prior art keywords
layer
carrier substrate
substrate
temporary
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016094007A
Other languages
English (en)
Other versions
JP6413129B2 (ja
Inventor
ブルクアールト マルセル
Broekaart Marcel
ブルクアールト マルセル
ラドゥ イオヌート
Radu Ionut
ラドゥ イオヌート
ランドル ディディエ
Didier Landru
ランドル ディディエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Soytec Co Ltd
Original Assignee
Soitec SA
Soytec Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA, Soytec Co Ltd filed Critical Soitec SA
Publication of JP2017005245A publication Critical patent/JP2017005245A/ja
Application granted granted Critical
Publication of JP6413129B2 publication Critical patent/JP6413129B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006Delaminating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02595Microstructure polycrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • H01L21/0259Microstructure
    • H01L21/02598Microstructure monocrystalline
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67092Apparatus for mechanical treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6835Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during build up manufacturing of active devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Ceramic Engineering (AREA)

Abstract

【課題】特に二重層転写工程において複数の層を機械的に分離するための新規な方法を提供する。【解決手段】本発明は、特に二重層転写工程において複数の層を機械的に分離するための方法に関する。本発明は、より詳細には、ハンドル基板の層(204)並びにおもて主面(209)及び上記おもて主面(209)と反対の裏主面(211)を有する活性層(202)を備える半導体化合物(206)を用意するステップであって、ハンドル基板の層(204)は活性層(202)のおもて主面(209)に取り付けられている、ステップと、その後、キャリア基板の層(207)を上記活性層(202)の裏主面(211)に設けるステップと、その後、上記ハンドル基板の層(204)の機械的分離を開始するステップとを含み、ハンドル基板の層(204)及びキャリア基板の層(207)が、実質的に対称な機械的構造を備える、方法に関する。【選択図】 図2

Description

本発明は、特に二重層転写工程において複数の層を機械的に分離するための方法に関する。本発明は、より詳細には、請求項1の前文による、複数の層を機械的に分離するための方法に関する。
ウェハボンディングを使用した電子デバイスの層転写は、いくつかの半導体用途において一般的に使用されている。活性層デバイスの二重(又はデュアル)層転写(DLT)は、半導体デバイスの性能を向上させるとき、たとえば、活性層を担持している初期キャリア基板を、活性層デバイスにより良好な性能をもたらす異なる材料の新たなキャリア基板と交換するときに、特に重要である。
図1は、活性層デバイス100の初期キャリア基板を、新たなキャリア基板と交換するための既知のDLT工程の一例を概略的に示している。この既知の工程において、活性層デバイス100は、間に埋め込み酸化物層(BOX)103を挟んで活性デバイス層102を担持している初期Si又はガラスキャリア基板101を備える。
既知の工程に従って、また、図1にさらに示されているように、その後、一時的Siハンドル基板104が、活性層デバイス100の、初期Siキャリア基板101とは反対の面で活性層102に取り付けられ、それにより中間化合物105が形成される。
さらに図示されているように、初期Siキャリア基板101はその後、一般的に、初期Siキャリア基板101とBOX層103との間の界面に挿入される刃又は刃先を使用した機械的分離によって、又は代替的に、研磨若しくはエッチングによって中間化合物105から取り外され、それにより後続の中間化合物106が形成される。この状態において、機械的に分離する場合、初期キャリア基板101は、刃又は刃先によって基板に対して生じる応力に起因して損傷するか、又はさらには破断する危険性がある。研磨及び/又はエッチングする場合、粒子が挿入される危険性がある。したがって、この段階において、初期キャリア基板101をリサイクルすることができない危険性がある。そのような危険性は、初期キャリア基板101を他の工程に再使用することが所望されるか否かに応じて許容可能である場合がある。
図1はその後、最終的な高抵抗(HR)キャリア基板107がその後、たとえば、直接接合又は任意の適切な層転写技術によって、取り外された初期Siキャリア基板101の代わりにBOX層103において活性デバイス層102に取り付けられ、それにより後続の中間化合物108が形成されることを示している。用途に応じて、均質な基板(たとえば、RF基板)又は複合基板(たとえば、多層基板)を最終的なHR基板107に使用することが既知である。さらに、取り付けステップが、追加の複雑な表面処理ステップを必要とする場合があることも既知である。
DLT工程の間に使用される一時的Siハンドル基板104はその後、機械的分離によって取り外される。刃又は刃先は、活性層102と一時的Siハンドル基板104との間の界面に導入されて、所望の最終的な活性層デバイス110を得ることを視野に入れて、この界面に沿って機械的分離が開始される。
しかしながら、この段階において、一時的Siハンドル基板104を除去するのに必要とされる機械力が、接合された構造の完全性に影響を与える。したがって、ウェハ破断、特に、活性層102の表面109の損傷及び/又は最終的なHRキャリア基板107の損傷が、この機械的分離ステップの間に生じる可能性がある。
化合物106から開始して、ポリマー材料の最終的なキャリア基板が、直接接合又は層転写技術によって活性層102の裏面に取り付けられる代わりに、活性層102の裏面にオーバーモールドされる代替的なDLT工程も既知である。結果もたらされる化合物において、一時的Siハンドル基板が機械的に分離される前に、最終的なキャリア基板も、エッジ領域において一時的Siハンドル基板に取り付けられることが既知である。
したがって上述したウェハ破断の危険性に加えて、既知の代替的なDLT工程はまた、特に一時的ハンドル基板とキャリア基板とが重なり合って取り付けられているエッジ領域において、一時的Siハンドル基板の完全な分離を適切に達成することができないという危険性も呈する。
それゆえ、本発明の目的は、上述した問題を考慮に入れて活性層デバイスの初期キャリア基板を置換するための改善されたDLT工程を提供することである。
特に、本発明の目的は、ウェハ破断及び活性層の表面の損傷を防止して、活性層からの一時的ハンドル基板の機械的分離を改善することである。
本発明の目的は、請求項1に記載の、複数の層を機械的に分離するための方法によって達成される。有利な特徴が従属請求項に記載されており、また以下においても詳述する。
この文脈において、「実質的に対称な機械的構造」とは、たとえ一時的ハンドル基板の層と最終的なキャリア基板の層とが互いに対して異なる固有の機械的特性(弾性/剛性、破壊靭性など)及び/又は異なる幾何形状(厚さ、形状など)を有していたとしても、一時的ハンドル基板の層及び最終的なキャリア基板の層が、活性層のいずれかの面における大域的な機械的特性が、機械的分離が開始されるときに実質的に同じであるように設けられることを意味する。結果として、以下においてさらに詳述するように、機械的分離ステップ中の機械的拘束は、活性層のいずれかの面に均一に分散され、ウェハ破断又は不完全な分離が回避される。
置換キャリア基板の剛性及び厚さのような機械的及び幾何学的特性は、一時的ハンドル基板の機械的及び幾何学的特性から大きく異なる可能性があり、一時的ハンドル基板は最初に、既知のDLT工程の早期ステップにおいて元のキャリア基板の機械的分離を成功裏に達成するように選択される。これらの機械的及び/又は幾何学的非対称性は、置換キャリア基板が、機械的特性が異なる材料の層の複合スタックとして用意されるときにさらにより大きくなる可能性がある。
一時的ハンドル基板と最終的なHRキャリア基板との間の機械的非対称性(弾性/剛性、破壊靭性など)は、一時的Siハンドル基板を除去するために必要とされる機械力に影響を与えていたことが分かった。最終的なキャリア基板と一時的ハンドル基板との間の幾何学的非対称性(厚さ、形状など)も、機械的分離に影響を与え得ることも分かった。
したがって、置換キャリア基板を活性層に設けた後、一時的ハンドル基板の後続の機械的分離のために、本発明は、機械的拘束が一時的ハンドル基板と置換キャリア基板との間で均一に分散されることを可能にする。機械的拘束の均一な分散によって、機械的分離中の材料内の最大レベルの応力が最小限に抑えられる。
特に、有利な実施形態において、一時的ハンドル基板とキャリア基板とで、基板材料のヤング率と層の厚さの3乗との積、すなわちE・t積が同様であることによって、同様の変形を得ることが可能になったことが分かった。ここで、「同様のE・t積」とは、両方のE・t積の間の差が好ましくは約20%以下の範囲内にあるべきであることを意味する。したがって、ウェハ破断を回避することができる。対照的に、E・t積が著しく異なる一時的ハンドル基板及び置換キャリア基板を使用することによって、ウェハ破断をもたらす可能性がより高くなった。
いくつかの実施形態において、一時的ハンドル基板と置換キャリア基板との間の直接接触を回避することができるように、1つ又は複数の面取りエッジを有する置換キャリア基板を提供することが有利であり得る。エッジを面取りすることには、機械的分離界面に刃又は刃先を挿入することを容易にするという利点があり、それによって、一時的ハンドル基板の機械的分離を開始することを視野に入れて一時的ハンドル基板及びキャリア基板に圧力を均一に加えることができる。
エッジを面取りすることは、置換キャリア基板を活性デバイス層にオーバーモールドすることができるDLT工程の実施形態において特に有利であることが分かった。事実、たとえば、図2に示す既知のDLT工程におけるように、置換キャリア基板は、活性層にオーバーモールドされるときに活性層又は回路の裏面に強く付着しなければならないため、一時的ハンドル基板及び置換キャリア基板のエッジも、互いに強く付着し、一時的ハンドル基板及び置換キャリア基板は圧縮において過剰な力が加えられるため、結果として、機械的分離中に破断してしまう。
エッジを面取りすることはまた、置換キャリア基板を、可能性として任意選択的な表面処理ステップ後に活性層の裏面に取り付けられる予備成形層として提供することができる実施形態においても有利であることが分かった。エッジを面取りする実施形態において、面取りエッジは、置換キャリア基板を活性層の裏面に取り付ける前及び/又は後に置換キャリア基板の層に、たとえば、研磨又はエッチングによって提供することができる。
いくつかの実施形態において、一時的ハンドル基板から、複合構造を有する最終的な又は置換キャリア基板へと活性層を転写することを可能にする構成を提供することができる。たとえば、たとえば、ポリマーの「柔軟」な層を有する置換キャリア基板が、一時的ハンドル基板の機械的分離の間にウェハ破断の危険性を制限するために有利であり得ることが分かった。特に、複合置換キャリア基板について、置換キャリア基板の機械的構造を一時的ハンドル基板上に複製することが有利であることが分かった。
したがって、本発明は一時的ハンドル基板を機械的に分離する前にDLT接合ウェハの非対称挙動を補正することを有利に可能にする。特に、ウェハ破断を回避し、一時的ハンドル基板の完全な分離を可能にするために、最終的なキャリア基板の構造を、一時的ハンドル基板上に複製することができる。本発明は、複合構造を有する最終的なキャリア基板にとって特に有利であることが分かった。
添付の図面と組み合わせて説明される有利な実施形態に基づいて、以下において本発明をより詳細に説明する。
既知のDLT工程を概略的に示す図である。 本発明による機械的分離の方法の第1の例示的な実施形態を概略的に示す図である。 本発明による機械的分離の方法の第2の例示的な実施形態を概略的に示す図である。 本発明による機械的分離の方法の第3の例示的な実施形態を概略的に示す図である。
図2は、本発明の第1の例示的な実施形態を概略的に示す。この第1の実施形態において、本発明による複数の層を機械的に分離するための方法の変形形態が、既存の活性層デバイス200の元のキャリア基板201を、性能を増強することが好ましい新たなキャリア基板207に置き換えるために実行されるDLT工程において使用される。図2に示すDLT工程の第1のステップS200〜S202は、図1に示す既知のDLT工程のステップと同様であってもよい。
したがって、第1の実施形態では、ステップS200において、初期活性層デバイス200が、活性デバイス層202を担持する初期キャリア基板201を設けられ、これを含む。第1の実施形態では、初期キャリア基板201はSiキャリア基板であってもよいが、他の実施形態では、初期キャリア基板201はガラス又はサファイア又はAsGaなどであってもよい。任意選択的に、図2に示すように、初期活性層デバイス200を設けるために使用される工程に応じて、活性層202はまた、初期キャリア基板201の層がある活性層202の裏面又は界面211に、埋め込み酸化物層(BOX)203をも含むことができる。BOX層203は、以下に説明するすべての実施形態において任意選択であるため、界面211は、キャリア基板201の層に取り付けられる活性層202又はBOX層203の裏面を説明するために区別することなく使用される。
その後、ステップS201において、図2にさらに示されているように、一時的Siハンドル基板204の層が、活性層デバイス202の、初期Siキャリア基板201の層がある界面211とは反対の自由面であるおもて面209に取り付けられ、それにより中間化合物205が形成される。Siは一時的ハンドル基板204の材料として一般的に選択されるが、以下に説明するように、特に初期キャリア基板201又は新たなキャリア基板207の特性に応じて、他の材料が代わりに選択されてもよいことは当業者には明らかであろう。
その後、ステップS202において、図2にさらに示すように、初期Siキャリア基板201の層が、中間化合物205から取り外される。機械的分離は、可能性として一時的Siハンドル基板204の層を、初期Siキャリア基板201の層に圧力を加えるための支点として使用して、一時的Siハンドル基板204の層と初期Siキャリア基板201の層との間に、又は、初期Siキャリア基板201とBOX層203との間の界面211に挿入される刃又は刃先を使用して達成される。Siハンドル基板204の層は一時的にしか使用されないため、Siハンドル基板204の層はこの機械的分離ステップの間に損傷を受けるか否かとは無関係である。この機械的分離によって、初期Siキャリア基板201の層が取り外され、それにより、裏面211がこの段階で自由である別の中間化合物206が形成される。
その後、ステップS203において、図2にさらに示すように、高抵抗材料、たとえば、SU−8のようなポリマー、又はガラス、又はセラミック接着剤、又は、少なくとも10kΩ・cmの抵抗を有する材料の均質な層207が、活性層202の裏面211及び/又はBOX層203にオーバーモールドされる。このオーバーモールドによって、図1に示す既知のDLT工程と比較して、表面処理の複雑なステップを使用することが回避される。このオーバーモールドステップにおいて、成形に起因して、新たなキャリア基板207の層及び一時的Siハンドル基板204の層が、エッジ領域212において互いに付着する。
一時的Siハンドル基板204の層の機械的分離を開始するときにウェハ破断を回避するために、新たなキャリア基板207の層は好ましくは、同様の機械的構造を有して設けられるべきである。特に、本発明の有利な変形形態によれば、新たなキャリア基板207の層は、新たなキャリア基板207の層のE・t 積が、一時的Siハンドル基板204の層のE・t 積に一致する、すなわち、好ましくは約20%以下の範囲内でE・t ≒E・t であるような、ヤング率E及び厚さtを有するように選択することができる。したがって、新たなキャリア基板207の層の材料を、対応して選択することができる。事実、好ましい実施形態において、一時的ハンドル基板204の材料と新たなキャリア基板207の材料との間で最初にいずれの材料が選択されるかに応じて、約20%以下の所定の許容範囲内で上記の関係を満たすように、適切なヤング率及び厚さを有する層、特に他方の層の材料を選択することが可能である。言い換えれば、一時的キャリア基板204の層及び/又は新たなハンドル基板207の層は、それらの層のE・t積が、特に約20%以下の範囲内で同様であるように選択することができる。逆に、所定の厚さtが新たなキャリア基板207の層にとって所望される場合、一時的Siハンドル基板204の厚さtが、上述したE・t積の間の関係を可能にするように、中間の、任意選択的な、一時的Siハンドル基板204の層を薄化するステップを追加することも可能である。このように、新たなキャリア基板207の層及び一時的Siハンドル基板204の層に、基本的に対称な機械的構造をもたらし、それにより一時的Siハンドル基板204の層の後続の完全な機械的分離に利することが可能である。
その後、ステップS204において、図2にさらに示すように、代替的に、又は、E・t積の調整に加えて、本発明の別の有利な変形形態によれば、新たなキャリア基板207の層と一時的Siハンドル基板204の層との間に接触がまったく又はほとんど存在しないように、新たなキャリア基板207の層のエッジ213を、一時的Siハンドル基板204の層と重なり合うエッジ領域212において面取りすることができる。この面取りは、たとえば、エッチング、特に化学エッチング、又はベベル研磨のような既知の方法によって行うことができる。このように、一時的Siハンドル基板204の層の機械的分離を開始するために、一時的Siハンドル基板204の層と新たなキャリア基板207の層との間に刃又は刃先を挿入することがより容易になる。
さらに、この段階において一時的Siハンドル基板204の層を取り外す必要があるため、新たなキャリア基板207の層は、機械的分離中に刃又は刃先を使用するために支点になり得る。このとき、面取りエッジ213はまた、新たなキャリア基板207の層が、機械的分離中の刃又は刃先のレバー動作によって損傷を受けることを有利に防止することもできる。
したがって、第1の実施形態において、本発明の方法は、ウェハ破断の危険性なしに、また、活性層202の新たなキャリア基板207の層を損傷することなく一時的Siハンドル基板204の層を取り外すことを可能にする。図2のステップS205は、一時的Siハンドル基板204の層が取り外されると、新たな、性能の増強したキャリア基板207が初期活性層デバイス200の初期Siキャリア基板201に置き換わった最終的な新規の活性層デバイス210が実現することをさらに示している。
図3は、本発明の第2の例示的な実施形態を概略的に示す。この第2の実施形態において、本発明による複数の層を機械的に分離するための方法の変形形態が、既存の活性層デバイスの元のキャリア基板を、性能を増強することが好ましい新たなキャリア基板307に置き換えるために実行される、第1の実施形態とは異なる別のDLT工程において使用される。
図3に示すように、ステップS302において、活性層302のおもて面309に取り付けられているSiハンドル基板304の層を含む半導体化合物306が用意される。上記活性層302は任意選択的に、その裏面311に酸化物の層303を含む。この第2の実施形態において、半導体化合物306は、すべての態様において、第1の実施形態の中間化合物206と同様であってもよい。したがって、第2の実施形態において、最初の2つのステップは図3には示されていないが、それぞれ第1の実施形態のステップS200〜S202に対応するステップS300〜S302において化合物306が用意されていてもよい。したがって、この同様の態様においては上記の説明が再び参照される。
ステップS303において、図3にさらに示すように、均質な高抵抗材料、たとえば、RF基板又はSU−8のようなポリマー、又はガラス、又はセラミック接着剤、又は、少なくとも10kΩ・cmの抵抗を有する材料の層307が用意される。しかしながら、新たなキャリア基板207の層が活性層202の裏面211にオーバーモールドされるDLT工程に関する図2に示す第1の実施形態とは異なり、第2の実施形態は、新たなキャリア基板307の層が、活性層302の裏面311に取り付け又は接合されるように構成されている面314を有するすでに予備成形された層として用意されるDLT工程に関する。
その後、ステップS304において、図3にさらに示すように、本発明の有利な変形形態によれば、面314のエッジ領域313を面取りすることができる。この面取りステップは、エッチング、薄化、研磨などのような既知の方法によって行うことができる。
その後、ステップS305において、図3にさらに示すように、面取りエッジ313を有する新たなキャリア基板307の層が活性層302の裏面311に取り付けられ、第1の実施形態のステップS204における化合物208と同様であり、同じ利点を呈する中間化合物308が形成される。それゆえ、より多くの詳細については第1の実施形態に戻って参照される。たとえば、機械的分離を開始するための刃又は刃先の挿入に関する同じ利点が達成される。
第2の実施形態の変形形態において、新たなキャリア基板407の層のエッジ領域313を面取りステップS304はまた、新たなキャリア基板407の層を化合物306に取り付けるステップS305の後に実現されてもよい。
さらに、新たなキャリア基板307の層を活性層302に取り付けるために使用される技術に応じて、表面処理の任意選択的な中間ステップが必要とされる場合があるが、本発明を実行するために必須ではない。加えて、第1の実施形態のように、一時的Siハンドル基板304の層と新たなキャリア基板307の層との対応するE・t積を一致させることも好ましい。したがって、一時的Siハンドル基板304の層を薄化する任意選択的な追加のステップも有利である場合がある。
したがって、第2の実施形態において、本発明の方法はまた、ウェハ破断の危険性なしに、また、新たなキャリア基板307の層又は活性層302を損傷することなく一時的Siハンドル基板304の層を取り外すことを可能にする。図3のステップS305は、一時的Siハンドル基板304の層が取り外されると、面取りエッジ313を有する新たな、性能の増強したキャリア基板307が初期活性層デバイスの初期Siキャリア基板に置き換わった最終的な新規の活性層デバイス310が実現することをさらに示している。
図4は、本発明の第3の例示的な実施形態を概略的に示す。この第3の実施形態において、本発明による複数の層を機械的に分離するための方法の変形形態が、既存の活性層デバイスの元のキャリア基板を、性能を増強することが好ましい新たなキャリア基板407に置き換えるために実行されるまた別のタイプのDLT工程において使用される。
図4に示すように、ステップS402において、活性層402のおもて面409に取り付けられているSiハンドル基板404の層を含む半導体化合物406が用意される。先行する実施形態におけるように、上記活性層402は任意選択的に、その裏面411に酸化物の層403を含んでもよい。この第3の実施形態において、半導体化合物406は、すべての態様において、先行する実施形態の中間化合物206及び306と同様であってもよい。したがって、第3の実施形態において、最初の2つのステップは図4には示されていないが、化合物406もまた、たとえば、それぞれ第1の実施形態のステップS200〜S202に対応するステップS400〜S402において与えられていてもよい。したがって、この同様の態様においては上記の説明が再び参照される。
第3の実施形態において、新たなキャリア基板407の層は、複合又は多層基板として用意される。
ステップS403において、図4に示すように、単結晶又は多結晶Siウェハのような機械的支持層415が用意される。ガラス又はサファイア又はAsGaなどのような他の材料も適切であり得る。
その後、ステップS404において、図4にさらに示すように、セラミック接着剤、ポリマー、ポリシリコン、又は、少なくとも10kΩ・cmの抵抗を有する材料のような高抵抗(HR)材料の少なくとも1つの層416が、機械的支持層415に堆積され、それにより複合キャリア基板407が形成される。代替的な実施形態において、HR層416はまた、機械的支持層415に順に重ねて堆積されるHR材料層のスタックとして用意されてもよい。たとえば、厚さが約30μm〜約200μmである層416が堆積されてもよい。
第3の実施形態では、ステップS405において、図4にさらに示すように、本発明の有利な変形形態に従って、複合基板層407の機械的構造、特に、層407の1つ又は複数のHR材料層416は、化合物406の活性層402と反対の自由面417上に複製される。したがって、基本的に同じ層又は層416のスタックも、新たなキャリア基板407の層と同じ順序で、第1の化合物406の自由面417に堆積され、それにより、別の中間化合物418が形成され、一時的Siハンドル基板404の層及び堆積されているHR層416が、活性層402を処理するための新たな一時的処理化合物419を形成する。
その後、ステップS406において、スタックの最上層又は単一層416の自由面414が、任意選択的な酸化物層403の裏面であってもよい、活性層402の裏面411に取り付けられ、それにより、新たな複合キャリア基板407の層及び中間化合物418の機械的特性は基本的対称であるため、先行する実施形態の中間化合物208及び308に相当し、同様の利点を呈する別の後続の中間化合物408が形成され、それにより、後続の機械的分離ステップに利する。
第3の実施形態の変形形態において、複合基板層407の機械的構造、特に、層407の1つ又は複数のHR材料層416の構造を、化合物406の活性層402と反対の自由面417上に複製するステップS405はまた、新たなキャリア基板407の層を、活性層402の裏面411に取り付けるステップS406の後に実現されてもよい。
先行する実施形態の他の有利な態様も、第3の実施形態と適合する。たとえば、一変形形態において、複合キャリア基板407の層のエッジ領域も任意選択的に、第2の実施形態において説明したように面取りされてもよい。
新たな複合キャリア基板407の層を活性層402の裏面411に取り付けるために使用される技術に応じて、表面処理の任意選択的な中間ステップが必要とされる場合があるが、本発明を実行するために必須ではない。さらに、先行する実施形態におけるように、新たな複合キャリア基板407の層と一時的処理化合物419との間で対応するE・t積を可能な限り一致させることも好ましい。したがって、新たな複合キャリア基板407の層の機械的構造を化合物406の自由面417上に複製するステップS405の前に、一時的Siハンドル基板404の層を薄化する追加のステップが任意選択的に実行されてもよい。
第3の実施形態において、その後、ステップS406の後に、たとえば、一時的処理化合物419の層と新たな複合キャリア基板407の層との間に刃又は刃先を挿入することによって、中間化合物408において機械的分離が開始される。本発明の方法は、ウェハ破断の危険性なしに、また、キャリア基板407の新たな層又は活性層402を損傷することなく、複製されたHR層(複数可)416を有する一時的Siハンドル基板404を含む一時的処理化合物419の完全な分離を可能にする。図4のステップS407は、一時的処理化合物419が完全に取り外されると、新たな、性能の増強した複合キャリア基板407が初期活性層デバイスの初期キャリア基板に置き換わった最終的な新規の活性層デバイス410が実現することをさらに示している。
本発明は、置換キャリア基板の機械的構造が一時的処理上に複製される、複数の層を機械的に分離するための方法を提供することによって、DLT工程の機械的分離ステップ中のウェハ破断、又は、活性層若しくは新たなキャリア基板の損傷の危険性を回避する。
100 活性層デバイス
101 初期Si又はガラスキャリア基板
102 活性デバイス層
103 埋め込み酸化物層
104 一時的Siハンドル基板
105 中間化合物
106 後続の中間化合物
107 最終的な高抵抗(HR)キャリア基板
108 後続の中間化合物
109 表面
110 所望の最終的な活性層デバイス
200 既存の活性層デバイス
201 元のキャリア基板
202 活性デバイス層
203 BOX層
204 一時的Siハンドル基板
206 中間化合物
207 新たなキャリア基板
208 中間化合物
209 おもて面
210 最終的な新規の活性層デバイス
211 界面
212 エッジ領域
213 エッジ
300 既存の活性層デバイス
301 元のキャリア基板
302 活性層
303 酸化物の層
304 Siハンドル基板
306 半導体化合物
307 新たなキャリア基板
308 中間化合物
309 おもて面
310 最終的な新規の活性層デバイス
311 裏面
312 エッジ領域
313 エッジ
314 面
402 活性層
403 酸化物の層
404 Siハンドル基板
406 半導体化合物
407 新たなキャリア基板
408 別の後続の中間化合物
409 おもて面
411 裏面
414 自由面
415 機械的支持層
416 HR層
417 自由面
418 別の中間化合物
419 新たな一時的処理化合物

Claims (10)

  1. 特に二重層転写工程のために複数の層を機械的に分離するための方法であって、
    ハンドル基板の層(204、304、404)、並びに、おもて主面(209、309、409)及び前記おもて主面(209、309、409)と反対の裏主面(211、311、411)を有する活性層(202、302、402)を備える第1の半導体化合物(206、306、406)を用意するステップであり、前記ハンドル基板の層(204、304、404)は前記活性層(202、302、402)の前記おもて主面(209、309、409)に取り付けられている、ステップと、その後、
    キャリア基板の層(207、307、407)を前記活性層(202、302、402)の前記裏主面(211、311、411)に設けるステップと、その後、
    前記活性層(202、302、402)の前記裏主面(211、311、411)に前記キャリア基板の層(207、307、407)を備える第2の半導体化合物(210、310、410)を得るように、前記ハンドル基板の層(204、304、404)の機械的分離を開始するステップと、
    を含み、
    前記ハンドル基板の層(204、304、404)及び前記キャリア基板の層(207、307、407)が、実質的に対称な機械的構造を備えることを特徴とする方法。
  2. 前記キャリア基板の層(204、304)及び/又は前記ハンドル基板の層(207、307)が、それらのE・t積が、特に約20%以下の範囲内で同様であるように選択される、請求項1に記載の方法。
  3. 前記キャリア基板(207、307)が、面取りエッジ領域(213、313)を備える、請求項1又は2に記載の方法。
  4. 前記キャリア基板(207、307)が、均質な高抵抗材料、特に少なくとも10kΩ・cmの抵抗を有する材料の層として用意される、請求項1〜3のいずれか一項に記載の方法。
  5. 前記キャリア基板の層(407)が、
    機械的支持層(415)と、
    前記機械的支持層に堆積されている少なくとも1つの高抵抗材料層(416)と、
    を備える複合層スタックとして用意され、
    高抵抗材料の最上層(416)が、前記活性層(402)の前記裏主面(411)に設けられる、特に取り付けられている、請求項1〜3のいずれか一項に記載の方法。
  6. 機械的分離を開始する前記ステップの前に、前記少なくとも1つの高抵抗材料層(416)を前記一時的キャリア基板(404)上に、特に、前記活性層(402)と反対の、前記一時的キャリア基板(404)の自由面(417)上に複製するステップをさらに含む、請求項5に記載の方法。
  7. 前記機械的支持層(415)が、単結晶又は多結晶Siウェハである、請求項5又は6に記載の方法。
  8. 前記堆積されている材料(416)の厚さが、30μm〜200μmの範囲内である、請求項5〜7のいずれか一項に記載の方法。
  9. 前記高抵抗材料(416)が、セラミック接着剤、ポリマー又は少なくとも10kΩ・cmの抵抗を有する材料である、請求項5〜8のいずれか一項に記載の方法。
  10. 機械的分離を開始する前記ステップの前に、前記ハンドル基板の層(204、304、404)を薄化するステップをさらに含む、請求項1〜9のいずれか一項に記載の方法。
JP2016094007A 2015-06-05 2016-05-09 二重層転写のための機械的分離の方法 Active JP6413129B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015210384.6 2015-06-05
DE102015210384.6A DE102015210384A1 (de) 2015-06-05 2015-06-05 Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung

Publications (2)

Publication Number Publication Date
JP2017005245A true JP2017005245A (ja) 2017-01-05
JP6413129B2 JP6413129B2 (ja) 2018-10-31

Family

ID=56511277

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016094007A Active JP6413129B2 (ja) 2015-06-05 2016-05-09 二重層転写のための機械的分離の方法

Country Status (11)

Country Link
US (3) US10910250B2 (ja)
JP (1) JP6413129B2 (ja)
KR (1) KR101840718B1 (ja)
CN (1) CN106252280B (ja)
AU (1) AU2016203094B2 (ja)
BE (1) BE1023710B1 (ja)
DE (1) DE102015210384A1 (ja)
FR (1) FR3037189B1 (ja)
IL (1) IL245492B (ja)
SG (1) SG10201604535PA (ja)
TW (1) TWI694509B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
FR3093715B1 (fr) * 2019-03-15 2021-03-05 Soitec Silicon On Insulator Dispositif de maintien pour un ensemble à fracturer
FR3103313B1 (fr) * 2019-11-14 2021-11-12 Commissariat Energie Atomique Procédé de démontage d’un empilement d’au moins trois substrats

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050082526A1 (en) * 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
JP2010263187A (ja) * 2009-04-29 2010-11-18 Soi Tec Silicon On Insulator Technologies ドナー基板からハンドル基板へ層を転写するための方法
JP2014534621A (ja) * 2011-10-04 2014-12-18 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 2段階層移動方法
WO2015145238A1 (fr) * 2014-03-28 2015-10-01 Soitec Procédé de séparation et de transfert de couches

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MY118019A (en) * 1998-02-18 2004-08-30 Canon Kk Composite member, its separation method, and preparation method of semiconductor substrate by utilization thereof
US6391743B1 (en) * 1998-09-22 2002-05-21 Canon Kabushiki Kaisha Method and apparatus for producing photoelectric conversion device
US6562648B1 (en) * 2000-08-23 2003-05-13 Xerox Corporation Structure and method for separation and transfer of semiconductor thin films onto dissimilar substrate materials
FR2823599B1 (fr) 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
US6743662B2 (en) * 2002-07-01 2004-06-01 Honeywell International, Inc. Silicon-on-insulator wafer for RF integrated circuit
FR2844634B1 (fr) 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
EP2002484A4 (en) 2006-04-05 2016-06-08 Silicon Genesis Corp METHOD AND STRUCTURE FOR MANUFACTURING PHOTOVOLTAIC CELLS USING A LAYER TRANSFER PROCESS
US20080040384A1 (en) 2006-06-30 2008-02-14 Tele Atlas North America, Inc. Nearest search on adaptive index with variable compression
FR2907966B1 (fr) * 2006-10-27 2009-01-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat.
PT2238618E (pt) 2008-01-24 2015-09-03 Brewer Science Inc Método para montagem reversível de uma bolacha de dispositivo num substrato de suporte
FR2929758B1 (fr) 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
FR2935536B1 (fr) * 2008-09-02 2010-09-24 Soitec Silicon On Insulator Procede de detourage progressif
EP2213415A1 (en) * 2009-01-29 2010-08-04 S.O.I. TEC Silicon Device for polishing the edge of a semiconductor substrate
US8252665B2 (en) * 2009-09-14 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Protection layer for adhesive material at wafer edge
KR20110062365A (ko) 2009-12-03 2011-06-10 현대자동차주식회사 터보차저 일체형 배기매니폴드 구조
JP5644134B2 (ja) 2010-02-25 2014-12-24 ブラザー工業株式会社 画像記録装置
US9827757B2 (en) * 2011-07-07 2017-11-28 Brewer Science Inc. Methods of transferring device wafers or layers between carrier substrates and other surfaces
FR2985371A1 (fr) 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
FR2995447B1 (fr) * 2012-09-07 2014-09-05 Soitec Silicon On Insulator Procede de separation d'au moins deux substrats selon une interface choisie
KR102061695B1 (ko) * 2012-10-17 2020-01-02 삼성전자주식회사 웨이퍼 가공 방법
FR2997554B1 (fr) 2012-10-31 2016-04-08 Soitec Silicon On Insulator Procede de modification d'un etat de contrainte initial d'une couche active vers un etat de contrainte final
FR2997553A1 (fr) 2012-10-31 2014-05-02 Soitec Silicon On Insulator Procede de separation mecanique d'une structure formee de deux substrats monocristallins
US9281233B2 (en) * 2012-12-28 2016-03-08 Sunedison Semiconductor Limited Method for low temperature layer transfer in the preparation of multilayer semiconductor devices
US10036734B2 (en) * 2013-06-03 2018-07-31 Snaptrack, Inc. Ultrasonic sensor with bonded piezoelectric layer
EP3311422A4 (en) * 2015-06-19 2019-06-12 Qmat, Inc. PROCESS FOR LAYER AND SEPARATION TRANSFER

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050082526A1 (en) * 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
JP2010263187A (ja) * 2009-04-29 2010-11-18 Soi Tec Silicon On Insulator Technologies ドナー基板からハンドル基板へ層を転写するための方法
JP2014534621A (ja) * 2011-10-04 2014-12-18 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 2段階層移動方法
WO2015145238A1 (fr) * 2014-03-28 2015-10-01 Soitec Procédé de séparation et de transfert de couches

Also Published As

Publication number Publication date
US20210118717A1 (en) 2021-04-22
FR3037189B1 (fr) 2020-02-28
BE1023710B1 (fr) 2017-06-22
FR3037189A1 (fr) 2016-12-09
US20160358805A1 (en) 2016-12-08
TW201643953A (zh) 2016-12-16
DE102015210384A1 (de) 2016-12-08
US20240021461A1 (en) 2024-01-18
SG10201604535PA (en) 2017-01-27
US11742233B2 (en) 2023-08-29
IL245492B (en) 2021-08-31
AU2016203094A1 (en) 2016-12-22
KR20160143523A (ko) 2016-12-14
JP6413129B2 (ja) 2018-10-31
KR101840718B1 (ko) 2018-05-04
AU2016203094B2 (en) 2018-03-08
US10910250B2 (en) 2021-02-02
IL245492A0 (en) 2016-08-31
CN106252280B (zh) 2020-01-31
BE1023710A1 (fr) 2017-06-22
CN106252280A (zh) 2016-12-21
TWI694509B (zh) 2020-05-21

Similar Documents

Publication Publication Date Title
US11742233B2 (en) Method of mechanical separation for a double layer transfer
US7709932B2 (en) Semiconductor wafer having a separation portion on a peripheral area
US8343851B2 (en) Wafer temporary bonding method using silicon direct bonding
US10510626B2 (en) Method for use in manufacturing a semiconductor device die
JP6319849B2 (ja) 単結晶材料の利用効率を改善した擬似基板
CN105990208A (zh) 层叠器件的制造方法
CN103875061A (zh) 剥离晶片的再生加工方法
JP2021518322A (ja) ダイヤモンド又はイリジウム材料の単結晶層を製造するための方法、及びダイヤモンド又はイリジウム材料の単結晶層をエピタキシャル成長させるための基板
TWI354325B (ja)
KR102435529B1 (ko) 층들의 전달 방법
CN106847739A (zh) 一种绝缘体上硅材料的制造方法
JP2021518324A (ja) AlN材料の単結晶膜を生成するための方法、及びAlN材料の単結晶膜をエピタキシャル成長させるための基板
CN110663096A (zh) 化合物半导体基板和其制造方法
US9824912B2 (en) Method of transforming an electronic device
CN111696968B (zh) 半导体结构的制造方法
KR102022507B1 (ko) 접합 웨이퍼의 제조방법
US11757003B2 (en) Bonding wafer structure and method of manufacturing the same
CN107309555A (zh) 晶片的加工方法
US9082713B2 (en) Method of grinding wafer stacks to provide uniform residual silicon thickness
JP2016127094A (ja) 半導体装置の製造方法
KR20220133870A (ko) 복합 기판 및 그 제조 방법
TW201703110A (zh) 單晶底材之層移轉方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170704

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180109

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180904

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180907

R150 Certificate of patent or registration of utility model

Ref document number: 6413129

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250