JP2016534563A - 多層薄膜圧電素子及びその製造方法 - Google Patents

Abstract

多層薄膜圧電材料スタック及びこのようなスタックを組み込んだ素子を提供する。実施形態では、基板領域の少なくとも一部における２つの連続する圧電材料層間に介在材料層が配置され、この基板の上方に多層圧電材料スタックが配置される。介在材料は、以下に限定されるわけではないが、連続する圧電材料層の一方又は両方における電界の誘発、２つの連続する圧電材料間の微細構造における不連続性の誘発、圧電材料スタックの累積応力の調整、及び基板上方の位置の関数として電界強度を変化させるバイアスとしての作用を含む１又は２以上の機能をスタック内で果たすことができる。【選択図】図３Ａ

Description

本発明の実施形態は、一般に圧電素子に関し、具体的には、薄膜圧電アクチュエータ及びトランスデューサに関する。

圧電素子は、電気機械アクチュエータ及びトランスデューサとして応用されることが多い。圧電素子は、バルク圧電材料を用いたもの、又は圧電薄膜を用いたものにさらに分類することができる。バルク圧電材料は、一般に２０ミクロン（μｍ）を超える厚みを有し、５０μｍをはるかに超えることも多く、一方で薄膜素子は、厚みが１５μｍ未満の圧電膜を使用する。

一般に、所与の強度の電界の存在下における圧電材料の物理的変位は、圧電膜の厚みの関数である。バルク圧電素子１００の変位を高めるための当業における１つの技術を図１に示す。バルク素子１００は、複数の電極１１０、１２０、１３０及び１４０と交互に積み重なった複数のバルク圧電材料スラブ１３５Ａ、１３５Ｂ及び１３５Ｃ（例えば、各スラブの（ｚ）方向の厚みＴ１＞５０μｍ）を利用する。図１にさらに示すように、電極の電圧バイアスは、各連続する圧電スラブに印加される電界が、下にあるスラブの電界と上にあるスラブの電界とで逆方向になるようにされる。例えば、所与の時点において、電極１１０及び１３０には正電圧が印加され、電極１２０及び１４０には負電圧が印加される。最初に、このバイアス法を用いて、バルク圧電スラブを反対の分極にポーリングする（例えば、スラブ１３５Ａ及び１３５Ｃが第１の方向の分極Ｐ１を有し、スラブ１３５ＢがＰ₁及びＰ₃とは逆の第２の方向の分極Ｐ₂を有するようにする）ことができる。次に、この同じバイアス法を用いて、大きな物理的累積変位を引き起こす時変電界をスラブに与えることができる。

薄膜圧電素子は、様々な微細加工技術（例えば、材料堆積、リソグラフィパターニング、エッチングによる特徴部形成など）を用いて、低コストで極めて高い寸法公差に有利に製造することができる。従って、微小電気機械システム（ＭＥＭＳ）に１又は２以上の圧電薄膜素子を組み込み、互換技術を用いて製造された１又は２以上の集積回路（ＩＣ）をさらに含めることができる。一例として、１又は２以上の流体チャンバ及び圧電式ポンプアクチュエータを含む微小流体素子を単一のプリンタヘッドダイで形成することができる。別の例として、トランスデューサ素子の露出した外面に接触する伝播媒質（例えば、空気、水又は身体組織）内に高周波圧力波を生じることができる圧電膜アレイを含む超音波トランスデューサを単一のＭＥＭＳトランスデューサダイで形成することができる。

従来の薄膜圧電材料の１つの問題点は、薄膜製造工程の１又は２以上の状況（例えば、膜蒸着制約）によって薄膜圧電材料の厚みが制限され得る点である。従って、所与の強度の電界の存在下における圧電材料の変位と圧電膜の厚みとの関係を、バルク圧電素子１００と同じ方法で容易に利用できないことがある。このため、圧電薄膜の厚みに対する制限により、薄膜圧電素子の性能が制限される可能性がある。従って、圧電薄膜の厚みを増大させることができ、設計的な膜変位に対する自由度を高めることができる構造及び技術が商業的に有利である。

本明細書では、多層薄膜圧電材料スタック、及びこのようなスタックを組み込んだ素子について説明する。薄膜圧電材料スタックは、限定するわけではないが、半導体ウェハなどの基板の上方に配置される。実施形態では、多層スタック内の圧電材料層が、全ての圧電層にわたって実質的に同じ組成を有する。いくつかのこのような実施形態では、上方に多層圧電材料スタックが配置された基板の領域の少なくとも一部における２つの連続する圧電材料層間に介在材料層が配置される。介在材料は、以下に限定されるわけではないが、連続する圧電材料層の一方又は両方における電界の誘発、２つの連続する圧電材料間の微細構造における不連続性の誘発、圧電材料スタックの累積応力の調整、及び基板上方の位置の関数として電界強度を変化させるバイアスとしての作用を含む１又は２以上の機能をスタック内で果たすことができる。

実施形態では、薄膜圧電材料スタックが、少なくとも第１及び第２の圧電材料層を含み、これらの層は、両方の層で極が実質的に同じ方向を向いた異方性分極を有する。実施形態では、薄膜圧電材料スタックが、柱状多結晶微細構造を有する少なくとも第１及び第２の圧電材料層を含む。

実施形態では、多層薄膜圧電材料スタックが、２つの圧電材料層間に少なくとも１つの内側電極層が配置された少なくとも３つの導電性電極層を含む。いくつかのこのような実施形態では、圧電層のうちの少なくとも一方の圧電層の内側電極層とは反対側に少なくとも１つの外側電極層が配置される。１つのこのような実施形態では、内側電極層と下側電極層との間に第１の圧電材料層が配置され、内側電極層の上方に第２の圧電材料層が配置される。別のこのような実施形態では、内側電極層と上側電極層との間に第２の圧電材料層が配置され、内側電極層の下方に第１の圧電材料層が配置される。第３のこのような実施形態では、内側電極層と下側電極層との間に第１の圧電材料層が配置され、内側電極層と上側電極層との間に第２の圧電材料層が配置される。

実施形態では、３つの電極のうちの２つに時変電圧を印加することによって多層薄膜圧電材料スタックが変位し、第３の電極は、圧電材料の２つの層の電界のほぼ半分に低下するようにバイアスを掛けられる。いくつかのこのような実施形態では、３つの電極のうちの第３の電極が、固定バイアス電位又は時変バイアス電位に維持される。１つのこのような実施形態では、バイアス電位が、時変駆動電圧の位相全体にわたって２つの電極に印加されるピーク間電圧の中間に存在する。実施形態では、固定接地電位が維持される一方で、駆動電極に印加される時変電圧が、接地電位に対して対称的に変化する。

実施形態では、例えば超音波帯域に適した圧電微小トランスデューサアレイが、各々が多層圧電薄膜スタックを含む複数のトランスデューサ素子を含む。実施形態では、例えばプリントヘッドにおける使用に適した圧電流体ポンプアレイが、各々が多層圧電薄膜スタックと流体連通する複数のポンプ室を含む。

本発明の実施形態は、限定ではなく一例として示すものであり、以下の詳細な説明を参照しながら図に関連して検討することによってさらに完全に理解することができる。

複数の圧電スラブを用いた従来のバルク圧電素子の断面図である。 圧電材料の厚みが臨界厚を上回る薄膜圧電素子の断面図である。 本発明の実施形態による、介在材料層を用いた多層薄膜圧電素子の断面図である。 実施形態による、介在電極を用いた多層薄膜圧電素子の断面図である。 実施形態による、図３Ｂの多層薄膜圧電素子の介在電極のバイアス動作をさらに示す断面図である。 複数の介在材料層を用いた多層薄膜圧電素子の断面図である。 実施形態による、パターニングした介在材料層を用いた多層薄膜圧電素子の断面図である。 実施形態による、図４Ａに示す多層薄膜圧電素子のパターニングした介在層の平面図である。 実施形態による、多層薄膜圧電素子の製造方法を示すフロー図である。 実施形態による、１又は２以上のトランスデューサ素子に多層薄膜圧電膜を用いた圧電微小超音波トランスデューサ（ｐＭＵＴ）アレイの平面図である。 実施形態による、多層薄膜圧電膜を用いたｐＭＵＴトランスデューサアレイ素子の断面図である。 実施形態による、多層薄膜圧電膜を有するｐＭＵＴアレイを用いた超音波トランスデューサ装置の概略図である。 本発明の実施形態による、微小圧電流体ポンプ装置の断面図である。 実施形態によるスパッタ薄膜圧電素子の断面図である。 実施形態によるスパッタ薄膜圧電素子の断面図である。 実施形態によるスパッタ薄膜圧電素子の断面図である。

以下の説明では数多くの詳細を示すが、当業者には、これらの特定の詳細内容を伴わずに本発明を実施できることが明らかになるであろう。場合によっては、本発明を曖昧にしないように、周知の方法及び素子については詳細図でなくブロック図形式で示している。本明細書全体における「実施形態」に対する言及は、その実施形態に関連して説明する特定の特徴、構造、機能又は特性が本発明の少なくとも１つの実施形態に含まれることを意味する。従って、本明細書を通じて様々な箇所で出現する「実施形態では」という表現は、必ずしも本発明の同じ実施形態について言及しているわけではない。さらに、これらの特定の特徴、構造、機能又は特性を１又は２以上の実施形態においてあらゆる好適な形で組み合わせることもできる。例えば、第１の実施形態と第２の実施形態とが互いに相容れない旨を具体的に示していない場合には、常にこれらの実施形態を組み合わせることができる。

本明細書では、コンポーネント間の機能的又は構造的関係を説明するために「結合された（ｃｏｕｐｌｅｄ）」という用語を使用する。「結合された」という用語は、２又は３以上の要素が、（これらの要素間に他の要素が介在して、又は媒体を通じて）互いに直接的又は間接的な機械的、音響的、光学的又は電気的接触状態にある旨、及び／又は（例えば、因果関係のように）２又は３以上の要素が互いに協働又は相互作用している旨を示すために使用することもできる。

本明細書で使用する「〜の上方に（ｏｖｅｒ）」、「〜の下方に（ｕｎｄｅｒ）」、「〜の間に（ｂｅｔｗｅｅｎ）」及び「〜上に（ｏｎ）」という用語は、他のコンポーネント又は層に対する１つのコンポーネント又は材料層の相対的位置を意味し、このような物理的関係は、組立品の文脈又は微小スタックの材料層の文脈における機械部品について注目すべきものである。別の層（コンポーネント）の上方又は下方に配置された１つの層（コンポーネント）は、この別の層（コンポーネント）と直接接触することも、或いは１又は２以上の介在層（コンポーネント）を有することもできる。さらに、２つの層（コンポーネント）間に配置された１つの層（コンポーネント）は、この２つの層（コンポーネント）と直接接触することも、或いは１又は２以上の介在層（コンポーネント）を有することもできる。対照的に、第２の層（コンポーネント）「上の」第１の層（コンポーネント）は、この第２の層（コンポーネント）と直接接触する。

本明細書で説明する様々な実施形態は、全て微小流体ポンプ装置又はｐＭＵＴアレイに直接適用できる文脈において示しているが、開示する構造又は技術の１つ又は２つ以上を他のタイプの薄膜圧電素子に適用することもできると理解されたい。従って、モデルとなる実施形態は、一定の相乗効果及び属性を有するが、本明細書における開示は、はるかに広い適用性を有する。

図２は、圧電材料の厚みが臨界厚Ｔ_cを超える薄膜圧電素子２００の断面図である。一般に、薄膜素子２００は、薄膜圧電素子にとって標準的ないずれかの基板とすることができる基板２０２を含む。具体的には、基板２０２は、各々がいずれかの厚みを有する１又は２以上の材料層（例えば、薄膜又はバルクスラブ材料）を含むが、共同的に多層薄膜圧電スタックに対する機械的支持手段としての役割を果たすことができる。例えば、基板２０２は、半導体（例えば、結晶シリコン）ウェハなどのバルクスラブ材料の上方に配置された誘電体などの１又は２以上の薄膜を含むことができる。ガラス又はサファイアなどの他のバルク材料を利用することもできる。本明細書の他の箇所でさらに説明するように、基板２０２内の膜は、圧電スタックの構造又は輪郭形状に影響を与えるように上方に薄膜圧電スタックが堆積された鋳型特徴部を含むことができる。基板２０２の上方には、積層形態及び／又は合金形態の１又は２以上の金属を含むことができる底部電極２１０が配置される。一般に、電極層２１０は、好適な双極子特性を有する被覆圧電材料を形成するのに適した当業で既知のいずれかのものとすることができる。具体的には、電極層２１０は、圧電材料に良好な機械的接着性を与える１又は２以上の金属及び／又は金属酸化物薄膜層を含み、電極層２１０の領域のインピーダンスが、圧電素子３０１が機能するのに十分に小さいことを保証する好適な導電性を提供することができる。さらなる実施形態では、電極層２１０が、圧電層２３５の集合組織成長を促進する高温安定性及び好適な微細構造を有する不活性貴金属を含む。実施形態では、圧電材料層２３５に接する電極層２１０の少なくとも表面が、好ましい方位が（１１１）である結晶集合組織（多結晶材料内の結晶方位分布）を有する。このような集合組織は、圧電材料層２３５における望ましい微細構造を促進することが分かっている。例示的な界面電極層材料としては、Ｐｔ、Ｎｉ及びＩｒ、並びにこれらの合金（例えば、ＩｒＴｉＷ、ＴｉＰｔなど）及びこれらの酸化物（例えば、ＩｒＯ₂、ＮｉＯ₂、ＰｔＯ₂など）が挙げられる。電極層２１０が複合スタックである別の実施形態では、良好な導電性を提供する、典型的には比較的応力の小さい（例えば、＜２００ＭＰａ）Ｔｉ、Ｗ又はＴｉＷ層の上方に、Ｐｔ、Ｉｒ、これらの合金又はこれらの酸化物の層が配置される。電極層２１０の総厚は様々であってよいが、例示的な範囲は、０．１〜０．２μｍである。

底部電極２１０上には、薄膜圧電層２３５を形成する厚みの圧電材料が配置される。一般に、圧電膜層２３５は、反転対称を欠く（すなわち、分極した）結晶形状を有することによって圧電効果として知られている固体電荷応力関係を示すことが分かっているいずれかの組成物で構成される。例示的な実施形態では、圧電材料層２３５が、チタン酸ジルコン酸鉛（ＰＺＴ）であり、具体的には、ペロブスカイト構造を支持する結晶集合組織を有する多結晶ＰＺＴである。ＰＺＴには、限定するわけではないが、ニオブなどの様々なドーパントを含めることができる。

一般に、圧電層２３５は、限定するわけではないが、ＲＦマグネトロン、反応性物理蒸着法（ＰＶＤ）などの薄膜処理に典型的な何らかの技術を用いて堆積される。堆積工程及び底部電極２１０の表面の界面は、圧電層２３５の組成物及び微細構造に大きな影響を与え、圧電層の公称厚にわたって良好な圧電特性が実現されたが、本発明者らは、堆積厚が臨界厚を上回ると、堆積した膜の物理的及び／又は電気的特性が劣化することをさらに発見した。例えば、圧電層２３５に存在する大きな応力（例えば、＞１ＧＰａ）は、基板を曲げ（図２に圧縮応力を示す）、及び／又は閾値を超えた後に圧電層２３５の厚み全体を通じてひび割れ２１７を生じさせることがある。別の例として、圧電層２３５の厚みが大きすぎると、ブレークダウン電圧が落ち込むことが分かった。本発明者らは、圧電層２３５の厚みが増すにつれて柱状ＰＺＴの結晶粒度が増すことを発見した。理論に縛られるわけではないが、現在のところ、結晶粒度が大きくなるにつれて生じる大きな粒界は、臨界厚を上回る厚みにスパッタ蒸着した層において見られるひび割れ及びブレークダウン電圧の低下を引き起こすと理論化される。

実施形態では、薄膜圧電スタックが、介在材料層によって分離された少なくとも１対の薄膜圧電層を含む。一般に、介在層は、以下に限定されるわけではないが、連続する圧電材料層の一方又は両方における電界の誘発、２つの連続する圧電材料層間の微細構造における不連続性の誘発、圧電材料スタックの累積応力の調整、及び２つの圧電材料層にわたる電界強度を基板上方の位置の関数として変化させるバイアスとしての作用を含む１又は２以上の機能をスタック内で果たすことができる。

図３Ａは、実施形態による、介在層３２０によって分離された第１及び第２の薄膜圧電層３１５、３２５を用いた１つのこのような多層薄膜圧電素子３０１の断面図である。一般に、圧電材料層３１５、３２５の各々は、臨界厚Ｔ_c（例えば、４μｍ）未満の厚み（例えば、Ｔ₂）を有するが、これらを組み合わせた厚みはＴ_cよりも大きく、従って薄膜圧電素子で利用される微細加工技術では、さらに大きな圧電層の総厚を利用することができる。さらに、この大きな総厚は、圧電素子３０１による電気機械応答を、小さな厚みの薄膜圧電材料を用いて実現されたはずのものよりも大きくすることができる。層３１５、３２５の厚みは異なっていてもよく、厚みの上限は、膜の組成物及びスタック内の膜層の位置に依存することができる。例えば、第２の圧電層３２５が圧電層３１５に比べて小さな厚みを有するようにしたり、第３の圧電層（図３Ａには図示せず）が圧電層３２５に比べて小さな厚みを有するようにしたりすることもできる。実施形態では、圧電層３１５及び３２５の各々が１０μｍ未満の厚みを有し、この厚みは、ＰＺＴの実施形態では１〜４μｍであることが有利であり、最も高いブレークダウン電圧を示すＰＺＴの実施形態では約１〜２μｍであることが最も有利である。従って、圧電層３１５及び３２５を含む２層スタックでは、圧電層の総厚を４μｍ又はそれよりも大きくすると同時に、図２において単一層について説明した制限を克服することができる。実際に、この方法により、いくつかの実施形態において、膜のひび割れを伴わずに最大８μｍの総ＰＺＴ厚が実現され、少なくとも６〜７μｍの範囲へのあらゆる応用についてブレークダウン電圧が十分に高く保たれた。例えば、スパッタ圧電膜は、Ｔ_cよりも小さな厚みでは１ＭＶ／ｃｍ以上のブレークダウン電圧を有し、Ｔ_cよりも大きな厚みでは５００ｋＶ／ｃｍ以下のブレークダウン電圧を有することができる。比較すると、バルクＰＺＴは、約数百ｋＶ／ｃｍのブレークダウン電圧を有することができる。とりわけ、図３Ａに示す多層構造は、高度に共形的な制御された工程（例えば、ＰＶＤ）を用いて製造できるので、あらゆるサイズ、形状又は表面トポグラフィー（例えば、平面、ドーム形、窪み付きなど）の膜を製造することができる。従って、図３Ａに示すような多層スタックを使用すれば、単一の薄膜圧電層を用いた実質的に全ての素子を製造することができる。また、スパッタ圧電層は、バルク圧電層又はゾルゲル圧電層よりも高いキュリー温度を有することができる。例えば、スパッタ圧電層は、バルク圧電層及びゾルゲル圧電層の約２００℃に対し、デポーリングせずに最大約５００℃の加工温度に耐えることができる。

本明細書を通じて同じ特性の構造には同じ参照符号が保持されるので、図３Ａに示すように、多層薄膜圧電スタックは、図２の文脈で説明したいずれかの基板とすることができる支持基板２０２の第１の領域の上方に配置される。基板２０２の上方には、上述したいずれかの組成及び構造を有する第１の電極層２１０が配置される。多層圧電スタックは、電極層２１０上に配置される（すなわち、直接接触又は密着する）。実施形態では、第１及び第２の薄膜圧電層３１５、３２５を同じ組成物で構成することも、又は異なる組成物で構成することもできる。例示的な実施形態では、スタック内の全ての圧電層がＰＺＴである。しかしながら、他の実施形態では、圧電材料層の少なくとも一方が、以下に限定されるわけではないが、ウルツ鉱型構造の場合にいずれも圧電効果を示す窒化アルミニウム（ＡｌＮ）及び窒化ガリウム（ＧａＮ）などのＩＩＩ族窒化物材料のような別の組成物を有することもできる。さらに他の実施形態では、圧電層３１５及び３２５の一方又は両方に、ＢａＴｉＯ₃又はポリフッ化ビニリデン（ＰＶＤＦ）ポリマー粒子を利用することができる。

実施形態では、多層スタック内の圧電層が、全て同じ分極方向を有する。電極層２１０が（１１１）集合組織との界面を提供し、圧電層３１５がＰＺＴである例示的な実施形態では、圧電層３１５が、基板２０２に対して柱状微細構造を有し、この図３Ａにおいて堆積される膜は永久分極を有する。永久分極を用いると、バルク材料又はゾルゲルとは対照的に、圧電効果を引き起こすためにポーリングが行われない。スパッタ圧電層は、電極層２１０上に（例えば、ＰＶＤによって）堆積されるとポーリングされる。具体的には、圧電層３１５内の分極場は、基板２０２に垂直な方向（方位）を有する。垂直分極場は、図３Ａに分極場矢印Ｐ_Aで示す、基板２０２に垂直な２つの方向の一方とすることができる。同様に、圧電層３２５内の垂直分極場も、図３Ａに分極場矢印Ｐ_Bで示す、基板２０２に垂直な２つの方向の一方である。

圧電層３２５の上方には、電極２１０について説明したものと同じいずれかの材料及び／又は構造を含むことができる第２の又は「上部」電極材料層３３０が配置される。例えば、一実施形態では、圧電層３２５の表面上に、Ａｕ、Ｐｔ又はＩｒのいずれかを含む層などの貴金属層が配置される。例示的な実施形態では、例えば圧電層に良好な接着性を与えるように、貴金属層の下部にＴｉ、Ｗ又はＴｉＷ層が配置される。上部電極材料層３３０の総厚は様々とすることができるが、例示的な範囲は０．１〜０．２μｍである。

圧電層３１５、３２５間には、介在層３２０が配置される。介在層３２０は、一般に圧電層３１５、３２５の組成物とは異なる組成物で構成される。さらなる実施形態では、介在層３２０が、圧電材料層３１５の粒状構造を分断する一方で両圧電材料層３１５及び３２５との良好な界面としての役割を果たす材料である。粒状構造の分断とは、圧電層３２５内の粒子／境界のサイズを制限することである。介在層３２０は、両圧電材料層３１５及び３２５に対する良好な接着性を有するとともに、圧電性に望まれる結晶性（例えば、圧電層３２５がＰＺＴである場合にはペロブスカイト）を促進する圧電層３２５への界面をさらに提供する。例示的な介在材料としては、以下に限定されるわけではないが、Ｐｔ、Ｎｉ及びＩｒ、並びにこれらの合金（例えば、ＩｒＴｉＷ、ＴｉＰｔなど）及びこれらの酸化物（例えば、ＩｒＯ₂、ＮｉＯ₂、ＰｔＯ₂など）などの、圧電材料層３１５及び電極層２１０の界面に利用されるものが挙げられる。介在層３２０の厚みは様々とすることができるが、例示的な厚みは０．１５μｍ未満であり、数十ナノメートルほどの小さなものとすることができる。

実施形態では、介在層３２０が、電極２１０の電圧とは異なる電圧を維持できる導電材料を含む内側電極としての役割をさらに果たす。図３Ｂは、実施形態による、このような介在電極を用いた多層薄膜圧電素子３０２の断面図である。従って、素子３０２は、介在層３２０が素子３０１の特性を保持することに加えて電極２１０及び３３０に対してバイアス電圧電位又は基準電圧電位を維持するというさらなる態様を有し、本明細書では、これに関連して電極２１０及び３３０を「外側」電極と呼び、介在層３２０を「内側」電極と呼ぶ。いくつかのこのような実施形態では、介在層３２０が、両圧電層３１５及び３２５に密着するＰｔ、Ｎｉ及びＩｒ、並びにこれらの合金及びこれらの酸化物（例えば、ＩｒＯ₂、ＮｉＯ₂、ＰｔＯ₂）を含む。このような層は、バルク導電性がさらに大きな、応力がさらに小さな、又は１又は２以上のその他の電極設計基準を別様に満たす介在金属層によってさらに分離される。例えば、一方が圧電層３１５への界面を形成して他方が圧電層３２５への界面を形成する２つのＩｒ層又はＩｒ酸化物層間に、Ｔｉ、Ｗ又はＴｉＷ材料を挿入することができる。介在層３２０が内側電極としての役割をさらに果たす際には、介在層３２０の厚みは様々とすることができるが、例示的な厚みは０．１μｍ〜０．２μｍである。

図３Ｂには、両圧電薄膜が同じ分極方向を有する多層圧電スタックに適した駆動電気信号をさらに示す。一般に、（単複の）内側電極は、外側電極に印加されるピーク間電圧に対して中間の電位を有するべきである。この中間電位は、外側電極に印加される時変電圧の位相全体にわたって維持することができる。図３Ｂに示すように、電極層２１０が正のピーク電圧（＋Ｖ）に駆動され、電極層３３０が負のピーク電圧（−Ｖ）に駆動された場合、介在層３２０は、接地電位に維持される電極層である。時変駆動電圧が位相を変化させて、電極層２１０が負のピーク電圧（−Ｖ）になり、電極層３３０が正のピーク電圧（＋Ｖ）になると、圧電層３１５及び３２５の各々に印加される電界は同じ方向に保たれ、各圧電層の電気機械的効果は互いに同相となる。

図３Ｃは、図３Ｂについて説明したものと実質的に同じ構造を有する多層薄膜圧電素子３０３の断面図であるが、一実施形態による介在層３２０のバイアス動作をさらに示している。外側電極２１０及び３３０に時変電圧が印加されると、介在層３２０は、時変電源のピーク電圧に対して中間のＤＣバイアス電位Ｖ_biasに駆動される。Ｖ_biasは、実施形態に応じて、接地基準電位に対して固定された又は変化する正及び／又は負の電圧とすることができる。

実施形態では、多層薄膜圧電スタックが、少なくとも２つが介在圧電層によって分離された複数の介在層を含む。図３Ｄは、複数の介在材料層３２０Ａ、３２０Ｂ及び３２０Ｃを用いた多層薄膜圧電素子３０４の断面図である。図示のように、素子３０４は、素子３０２に示す２層圧電スタックの拡張を用いて、いかにして膜の品質を維持しながら圧電厚の増大を実現できるかを示すものである。図３Ｄには、外側電極２１０及び３３０に生じる電界の一部が薄膜圧電層３１５、３２５、３３５及び３４５の各々において確実に低下するように内側電極を駆動／バイアスするという指針に従って、いかにして複数の介在層を電気的に駆動できるかをさらに示している。このような実施形態では、圧電薄膜層３３５及び３４５の組成及び厚みを、本明細書の他の箇所で層３１５及び３２５について説明したいずれかの組成及び厚みとして、例えば全ての圧電層３１５〜３４５が同じ組成物及び厚みを有するようにする（例えば、全てを臨界厚Ｔ_c未満とする）こともできるが、これらの組成物及び厚みは、圧電膜層にわたって異なることもできる。同様に、介在層３２０Ａ、３２０Ｂ及び３２０Ｃの各々は、他の箇所で介在層３２０について説明したいずれかの組成物を有することができる。例えば、一実施形態では、各介在層が、隣接する圧電層との間にＩｒ又はＩｒ酸化物界面を形成する。図３Ｄに示すように、各圧電膜層３１５、３２５、３３５及び３４５における分極方向は、恒久的に同じである（例えば、各層は、ＲＦマグネトロン反応性スパッタ蒸着ＰＺＴである）。このような各介在層が内側電極としてさらに機能する実施形態では、様々な電極への駆動電気信号が、図３Ｄにさらに示すような、内側電極に印加される電圧電位が外側電極２１０、３３０に印加されるピーク電圧間で増加する形を取ることができる。例えば、抵抗器ネットワークを利用して、電極２１０と介在層３２０Ａの間に第１のＩＲドロップを誘発し、電極３３０と介在層３２０Ｃの間に（例えば、第１のＩＲドロップと等しい）第２のＩＲドロップを誘発することができる。この時、介在電極３２０Ｂは、図示のように接地電位に維持することも、或いは印加される時変電圧に対し、圧電材料層３２５及び３３５における電界を圧電材料層３１５及び３４５における電界に調整するように適当にバイアスを掛けることもできる。

実施形態では、介在層の領域が、下側電極、上側電極及び／又は隣接する圧電層のうちの少なくとも１つの領域よりも狭い。このような実施形態では、介在層が存在しない別の圧電層上に１つの圧電層が直接配置される。このような実施形態は、たとえいくつかの素子領域において、圧電層が、直接接触する実質的に同じ組成物で構成された、連続する膜の特性が劣化する臨界厚を超える総厚を有する２つの材料層を含んでいたとしても、本明細書で説明する積層多層圧電構造の利点の全てではないが多くを実現することができる。

図４Ａは、一実施形態による、パターニングした介在材料層３２０を用いた多層薄膜圧電素子４０１の断面図である。図示のように、パターニングにより、介在層３２０は、電極２１０によって覆われた基板２０２の表面積（ｘ−ｙ面）の一部のみにわたり、層３１５、３２５は、圧電層の１つ（例えば、この例では層３２５）の厚みに少なくとも等しい臨界寸法ＣＤ_Sを超えない程度の領域において互いに接触する。接触領域の長さがＣＤ_Sよりも短いと、層３１５、３２５間の空隙の可能性が低下する。図３Ａ〜図３Ｃに示す実施形態に比べて割合は減少しているものの、介在層３２０の存在によってもたらされる接着性、及び／又は有益な粒子の不連続性、及び／又は介在層の縁部３２１によって与えられる歪み集中又はその他の圧電応力低減方法により、圧電材料は、ひび割れなどの有害作用を伴わずにさらに大きな組み合わせ厚を実現することができる。

パターニングされた介在層では、複数の素子設計方法が可能である。第１の実施形態では、パターニングされた介在層が、基板２０２の上方位置の関数として電界強度を変化させる基準としての役割を果たすことができる。例えば、パターニングされた介在層には、外側電極と比較して、第１及び第２の圧電材料の一方のみに電界全体をもたらす一方で、介在層が存在しない領域では第１及び第２の圧電材料の総厚にわたって電界が低下するようにバイアスを掛けることができる。第２の実施形態では、１つの連続する内側部分又は１つの連続する周辺部分などの膜領域の一部のみに３又は４以上の電極（例えば、２つの外側電極と１つの内側電極）を含む圧電膜を製造することができる。第３の実施形態では、圧電膜が２つの電極（例えば、上部電極と底部電極）のみを含み、連続する内側部分又は周辺部分、或いは膜領域の不連続部分に介在材料を伴うことができる。このような実施形態では、介在材料により、介在材料が存在する領域間の空間の圧電材料を厚くすることができる。

図４Ｂは、一実施形態による、多層薄膜圧電素子４０１のパターニングした介在層３２０の平面図である。図示のように、パターニングされた介在層３２０は、電気的に連続する材料のメッシュを形成し、このメッシュに、例えば図４Ａに示すような基準（接地）電位にバイアスを掛けることができる。パターニングされた介在層３２０の構造は、例えば圧電スタックの応力を低減する役割を果たすこともできる。上記の第２の実施形態では、素子４０１が、複数の開口部４５０にわたる圧電膜を含むことができる。パターニングされた介在層３２０が電気的にバイアスを掛けられていない又は駆動されていない（すなわち、電気的に浮遊している）上記第３の実施形態では、図４Ｂに示す領域が複数の圧電素子にわたり、各開口部４５０において単一の圧電膜を２倍の厚みで形成することができる。１つのこのような実施形態では、第１の外側電極（例えば、２１０）を基板２０２の上方の連続する膜として電気的に接地する一方で、第２の外側電極（例えば、３３０）を少なくとも開口部４５０の領域に存在するようにパターニングする（例えば、図４ＡのＣＤ_Sに匹敵する臨界寸法を有するようにする）ことができる。この実施形態では、圧電層３１５、３２５が直接接触する領域の臨界寸法を素子の用途に必要な圧電膜の寸法と同じサイズにすることができるのであれば（例えば、ＣＤ_S＞１つの膜のＣＤ）、パターニングした介在層３２０を追加しても、膜の設計及び動作が連続する２倍の厚みの圧電材料のものとほとんど同じ従来の単一の圧電膜層に比べ、余計な膜蒸着及びパターニング動作しかもたらさない。

図５は、一実施形態による、多層薄膜圧電素子の製造方法５０１を示すフロー図である。方法５０１は、工程５０２から開始し、本明細書の他の箇所において基板２０２の文脈で説明したような好適な基板を受け取る。工程５１５において、ＰＶＤ、化学蒸着法（ＣＶＤ）又は原子層堆積法（ＡＬＤ）によって下側電極金属薄膜層又はスタックを堆積させる。１つの例示的な実施形態では、ＰＶＤを用いて、Ｔｉ、Ｗ又はＴｉＷ層を含む金属スタックを堆積させ、Ｔｉ、Ｗ又はＴｉＷ層上にＰｔ、Ｉｒ又はＩｒ酸化物などの貴金属界面層を配置する。

工程５１５において、下側電極の貴金属界面上に、第１の分極圧電薄膜を閾値又は臨界厚未満の厚みに直接堆積させる。例示的なＰＺＴの実施形態では、工程５１５においてＰＶＤ工程を利用する。具体的には、ＲＦマグネトロン反応性ＰＶＤ工程を（例えば、４００℃を上回る）高温で行ってＰＺＴを堆積させる。このような工程では、堆積されたＰＺＴが分極し、高い（例えば、ポーリングを必要とする従来の膜よりも１００℃以上高い）キュリー温度を有する。

方法５０１は、工程５２０に進んで介在層を堆積させる。実施形態では、介在層が、工程５１５において形成された圧電材料上に配置されたＰｔ、Ｉｒ又はＩｒ酸化物などの貴金属層を含む。工程５２０によって中間又は内側の電極金属薄膜を形成するさらなる実施形態では、限定するわけではないが、Ｐｔ、Ｉｒ又はＩｒ酸化物などの第１の貴金属層のＰＶＤを行った後に、限定するわけではないが、Ｗ、Ｔｉ又はＴｉＷ層のＰＶＤ蒸着を行い、その後に、限定するわけではないが、Ｐｔ、Ｉｒ又はＩｒ酸化物などの第２の貴金属層のＰＶＤを行うことにより、導電性金属の厚みを大きくすることができる。

いくつかの実施形態では、次に工程５２１において、例えばいずれかの従来のフォトリソグラフィ工程及びエッチング工程を用いて（単複の）中間電極金属薄膜層をパターニングする。このパターニングにより、中間電極の面積を、工程５１５において形成された圧電材料によって占められている面積よりも小さくなるように減少させる。換言すれば、パターニング工程５２１は、第１の圧電層の一部を露出させる。工程５２５において、第２の分極圧電薄膜を何らかの閾値又は臨界厚（Ｔ_c）未満の厚みに堆積させる。例示的な実施形態では、工程５２５が、基本的に同じ材料（例えば、ＰＺＴ）を同じ厚み（例えば、２〜４μｍ）に堆積させる工程５２１の繰り返しである。

次に、方法５１０は工程５３０に進み、上部（上側）電極金属薄膜を堆積させる。１つの例示的な実施形態では、工程５３０において、やはりＰＶＤによって堆積されたＷ又はＴｉＷ層上に、限定するわけではないが、Ａｕ、Ｐｔ、Ｉｒ、又はＩｒ酸化物などの貴金属層を堆積させるＰＶＤ蒸着を行う。いくつかの実施形態では、次に工程５３１において、例えばいずれかの従来のフォトリソグラフィ工程及びエッチング工程を用いて（単複の）上部電極金属薄膜層をパターニングする。このパターニングにより、上部電極の面積を、工程５２５において形成された圧電材料によって占められている面積よりも小さくなるように減少させる。換言すれば、パターニング工程５３１は、第２の圧電層の一部を露出させる。いくつかのこのような実施形態では、上側電極が、（例えば、図４Ａに示すような）第１及び第２の圧電膜が直接接触する領域内に配置されるようにパターニングされる。とりわけ、工程５２５〜５３１は、所与のスタック内の圧電薄膜の数に応じて、所望の圧電材料の総厚が得られるまで循環的に繰り返すことができる。さらに、別の実施形態では、パターニング工程５３１に加えて、又はその代わりに、上部電極についての説明と同様に下側電極をパターニングすることもできる。多層圧電スタックが完全に形成されると、方法５０１は工程５８０に進み、従来の方法によって特定の素子を完成させる。

図６Ａは、一実施形態によるｐＭＵＴアレイ６００の平面図である。図６Ｂは、一実施形態による、アレイ６００で使用される多層薄膜圧電膜を用いたｐＭＵＴトランスデューサ素子の断面図である。図６Ｃは、ｐＭＵＴアレイ６００を用いた超音波トランスデューサ装置の概略図である。

まず図６Ａを参照すると、アレイ６００は、基板２０２の第１の次元ｘ及び第２の次元ｙによって定められる範囲の上方に配置された複数の駆動／検知電極スタック１３０を含む。駆動／検知電極レールスタック１３０は、任意のサイズ（例えば、１２８、２５６など）の１Ｄ電極アレイを形成する追加セルを用いて互いに噛み合う電極レイアウトを繰り返す。駆動／検知電極レールスタックの各々は、基板２０２の上方に配置された他のあらゆる駆動／検知電極レールスタックとは無関係に電気的にアドレス指定することができる。

実施形態では、ｐＭＵＴアレイが、複数の圧電トランスデューサ素子群を含む。各圧電トランスデューサ素子群は、各素子群内の個々のトランスデューサ素子６０２の合成物である周波数応答に関連するグループとして動作する。実施形態では、各圧電トランスデューサ素子６０２が、多層薄膜圧電膜を含む。一般に、圧電膜は、当業におけるあらゆる従来の形状を有することができるが、例示的な実施形態では、圧電膜が回転対称を有する。例えば、ｐＭＵＴアレイ６００では、各トランスデューサ素子６０２が、円形形状を有する圧電膜を含む。さらに、圧電膜は、（図６Ｂにさらに示すような）ドーム又はディンプルを形成するように第３の（ｚ）次元において湾曲する回転楕円体とすることもできる。平面膜も可能である。図６Ｂの断面図には、いくつかの実施形態において内側電極６２０を含むことができる駆動／検知電極レールスタック、及び多層圧電膜を示す。

図６Ｂの文脈では、個々のトランスデューサ素子の例示的な微細加工された（すなわち、微小電気機械的な）側面について簡単に説明する。図６Ｂに示す構造は、主に本発明の特定の態様の文脈として、圧電トランスデューサ素子構造に関する本発明の広い応用性をさらに示すように含めたものであると理解されたい。図６Ｂでは、凸形のトランスデューサ素子６０２が、動作中にｐＭＵＴアレイ６００の振動する外面の一部を形成する上面６０４を含む。トランスデューサ素子６０２は、基板２０２の上面に取り付けられた底面６０６も含む。トランスデューサ素子６０２は、内側電極６２０の片側に配置され駆動／検知電極６１０及び６３０によってさらに取り囲まれた薄膜層６１５及び６２５を含む凸形又はドーム形の多層圧電膜を含む。一実施形態では、例えば平坦な上面上に形成されたドームを有するプロファイル転写基板（例えば、フォトレジスト）上の均一層６１５、６２５内に圧電材料粒子を堆積（例えば、スパッタリング）することによって多層圧電膜を形成することができる。

さらに、図６Ｂに示すように、いくつかの実施形態では、トランスデューサ素子６０２が、製造中に支持体及び／又はエッチストップとしての役割を果たすことができる二酸化ケイ素などの薄膜層６２２を任意に含むことができる。誘電体膜６２４は、様々な垂直に積み重なった金属化電極を絶縁する役割をさらに果たすことができる。垂直に配向された電気相互接続部６２６は、駆動／検知電極レール６１１を介して駆動／検知電極６１０を駆動／検知回路に接続する。同様の相互接続部６３２によって電極６３０を接続する一方で、内側電極６２０は、トランスデューサ素子の複数の内側電極を同じバイアス／基準電位に結合するように（例えば、ｙ次元で）パターニングすることができる。多層圧電膜は、トランスデューサ素子６０２の中心を定める対称軸を有するキャビティ６４１を取り囲む環状支持体６３６によって基板２０２に機械的に結合される。支持体６３６は、以下に限定されるわけではないが、二酸化ケイ素、多結晶シリコン、多結晶ゲルマニウム及びＳｉＧｅなどのいずれかの従来の材料で構成することができる。支持体６３６の例示的な厚みは、１０〜５０μｍの範囲であり、膜６２４の例示的な厚みは、２〜２０μｍの範囲である。

図６Ｃは、本発明の実施形態による、ｐＭＵＴアレイ６００を用いた超音波トランスデューサ装置６７５の機能ブロック図である。例示的な実施形態では、超音波トランスデューサ装置６７５が、水、組織物質などの媒体内における圧力波の生成及び検知を行う。超音波トランスデューサ装置６７５には、１又は複数の媒体内の内部構造変化の撮像を対象とする、医療診断、製品欠陥検出などの多くの用途がある。装置６７５は、本明細書の他の箇所で説明した、説明したトランスデューサ素子及び素子群のいずれかの特性を有するいずれかのｐＭＵＴアレイとすることができる少なくとも１つのｐＭＵＴアレイ６００を含む。例示的な実施形態では、ｐＭＵＴアレイ６００が、ｐＭＵＴアレイ６００の外面が面する方向及び外面の位置を望む通りに変更する（例えば、領域をイメージングするように向ける）ように機械又は装置６７５のユーザが操作することができるハンドル部分６７８に収容される。電気コネクタ６８０は、ｐＭＵＴアレイ６００のチャネルをハンドル部分６７８の外部にある通信インターフェイスに結合する。

図７は、本発明の実施形態による微小圧電流体ポンプ装置の断面図である。この例では、基板の底面７１５に通じるフレーム流路７１２によってインクが供給される。インクポンプ室には、多層薄膜圧電膜７０４によって音響エネルギーが付与される。この例示的な実施形態では、膜７０４が、（内側電極としてさらに機能できる）介在材料層７２０によって分離された第１及び第２の多層薄膜層７１５及び７２５を含む。動作中、電極７１０及び７３０は、膜７０４を底面７１５に対して変位させることによってポンプ室の内部からノズルの外部に、及び／又は流路７１２の内部からポンプ室にインクを移動させる時変電圧（例えば、パルス）を用いて駆動される。膜７０４には、実施形態に応じて、本明細書の他の箇所で説明したいずれかの多層薄膜圧電膜を利用することができる。

図８Ａ、図８Ｂ及び図８Ｃには、一実施形態による、円柱構造を有するスパッタ薄膜圧電素子の断面図８００、８１０及び８２０をそれぞれ示す。ビュー８００、８１０及び８２０において様々に表される素子は、本明細書で説明したスパッタ薄膜圧電素子の特徴の一部又は全部を有することができる。例えば、このような素子は、圧電素子３０２、３０３及び３０４、トランスデューサ素子６０２、及び／又は同様のものの一部又は全部において様々に見出される特徴を含むことができる。

ビュー８００に示すように、素子のシリコン基板８０４上には、電極８０６及び圧電薄膜８０２を配置することができる。薄膜８０２は、基板８０４のバンプを覆うドーム構造の少なくとも一部を形成するが、このように限定されない実施形態も存在する。ビュー８１０は、ドーム構造の１つの縁部のさらなる詳細図を提供し、ビュー８２０は、ドーム構造の中心のさらなる詳細図を提供する。いくつかの実施形態では、ビュー８００、８１０及び８２０に示す処理段階の後に、薄膜８０２、基板８０４及び電極８０６の一部又は全部に対し、変質のための追加処理を行うことができる。

ビュー８００、８１０及び８２０は、圧電薄膜８０２が基板８０４の表面に対して実質的に円柱状の多結晶微細構造を有することを様々に示す。本明細書で説明したように、円柱ＰＺＴの粒度は、圧電層の厚みが増すとともに増加し、粒度が増加するにつれて生じる大きな粒界は、臨界厚を超える厚みにスパッタ蒸着されたＰＺＴ層のひび割れ及びブレークダウン電圧の低下に関連する。

多くの実施形態について説明したが、上記の説明は例示的なものであり、限定的なものではないと理解されたい。例えば、フロー図には、本発明のいくつかの実施形態によって行われる特定の工程順序を示しているが、このような順序は必須でなくてもよい（例えば、別の実施形態は、工程を異なる順序で実行し、特定の工程を組み合わせ、特定の工程を重複させることなどができる）と理解されたい。さらに、当業者には、上記の説明を読んで理解した時点で他の多くの実施形態が明らかになるであろう。特定の例示的な実施形態を参照しながら本発明を説明したが、本発明は、説明した実施形態に限定されるものではなく、添付の特許請求の範囲及び思想に含まれる修正及び変更を伴って実施することができると認識されるであろう。従って、本発明の範囲は、添付の特許請求の範囲、及びこのような特許請求の範囲が権利を有する同等物の全範囲を参照して決定されるべきである。

２０２ 基板
２１０ 底部電極層
３０１ 圧電素子
３１５ 第１の薄膜圧電層
３２０ 介在層
３２５ 第２の薄膜圧電層
３３０ 上部電極層

Claims (20)

1. 薄膜圧電素子であって、
   基板の第１の領域の上方に配置された下側電極と、
   前記下側電極の上方に配置された、第１の分極を有する第１の圧電層と、
   前記第１の圧電層の上方に配置された、前記第１の分極を有する第２の圧電層と、
   前記第１の領域の少なくとも一部における前記第１の圧電層と前記第２の圧電層との間に配置された、前記第１及び第２の圧電層の組成物とは異なる組成物である介在層と、
   前記第２の圧電層の上方に配置された上側電極と、
   を備えることを特徴とする薄膜圧電素子。
2. 前記介在層は、前記下側電極又は前記上側電極の電圧と異なる電圧を維持することができる導電材料を含む内側電極である、
   請求項１に記載の素子。
3. 前記介在層は、前記第１の圧電層及び前記第２の圧電層と直接接触する、Ｐｔ、Ｉｒ、これらの合金、又はこれらの酸化物のうちの少なくとも１つを含む、
   請求項１に記載の素子。
4. 前記第１及び第２の圧電層の各々は、ＰＺＴを含み、前記下側電極及び前記介在層は、圧電層と直接接触して配置されたＰｔ又はＩｒ含有層をさらに含む、
   請求項３に記載の素子。
5. 前記第１及び第２の圧電層は、厚みが２〜８μｍのＰＺＴを含む、
   請求項１に記載の素子。
6. 前記第１及び第２の圧電層は、厚みが２〜４μｍのＰＺＴを含み、前記第１の圧電層と前記第２の圧電層は、実質的に同じ厚みである、
   請求項１に記載の素子。
7. 前記介在層は、介在する圧電層によって分離された複数の介在層のうちの１つである、
   請求項１に記載の素子。
8. 前記介在層の領域は、前記上側電極及び前記下側電極の少なくとも一方の領域よりも狭く、前記第２の圧電層は、前記第１の領域の前記介在層が存在しない部分において前記第１の圧電層上に直接配置される、
   請求項１に記載の素子。
9. 圧電装置であって、
   基板と、
   前記基板の上方に配置された圧電素子のアレイと、
   を備え、前記素子の各々は、
   前記基板の第１の領域の上方に配置された第１の電極と、
   前記第１の電極の上方に配置された、第１の分極を有する第１の圧電層と、
   前記第１の圧電層の上方に配置された、前記第１の分極を有する第２の圧電層と、
   前記第１の領域の少なくとも一部における前記第１の圧電層と前記第２の圧電層との間に配置された、前記第１及び第２の圧電層の組成物とは異なる組成物である介在層と、
   前記第２の圧電層の上方に配置された第２の電極と、
   を含む、
   ことを特徴とする装置。
10. 前記介在層の領域は、前記第１の電極の領域よりも狭く、前記第２の圧電層は、前記第１の領域の前記介在層が存在しない部分において前記第１の圧電層上に直接配置される、
    請求項９に記載の装置。
11. 前記第１及び第２の電極の少なくとも一方は、前記介在層が存在しない領域に配置されるようにパターニングされる、
    請求項１０に記載の装置。
12. 前記圧電素子の各々は、微小流体素子のポンプ室と流体連通する、
    請求項９に記載の装置。
13. 前記圧電素子の各々は、超音波トランスデューサの密閉室の上方に配置される、
    請求項９に記載の装置。
14. 薄膜圧電素子の製造方法であって、
    基板の上方に下側電極金属薄膜を堆積するステップと、
    前記下側電極膜上に第１の分極圧電薄膜を堆積するステップと、
    前記第１の圧電膜上に中間電極金属薄膜を堆積するステップと、
    前記中央電極金属膜上に第２の分極圧電薄膜を堆積するステップと、
    前記第２の圧電膜上に上側電極を堆積するステップと、
    を含むことを特徴とする方法。
15. 前記第１及び第２の圧電膜の各々を堆積するステップは、ＲＦマグネトロン物理蒸着法（ＰＶＤ）によって１〜４μｍのＰＺＴを堆積するステップをさらに含む、
    請求項１４に記載の方法。
16. 前記中間電極を、前記第１及び第２の圧電膜の領域よりも狭い領域を占めるようにパターニングするステップをさらに含む、
    請求項１４に記載の方法。
17. 前記上側電極及び前記下側電極の少なくとも一方をパターニングするステップをさらに含み、該パターニングは、前記第１及び第２の圧電膜が直接接触する領域内に配置された、パターニングされた上側又は下側電極を形成する、
    請求項１６に記載の方法。
18. 薄膜圧電素子の動作方法であって、
    同じ分極を有する積み重なった第１及び第２の圧電層にわたって電界を配置するように、前記第２の圧電層の上方に配置された上側電極、及び基板の第１の領域の上方であって前記第１の圧電層の下方に配置された下側電極にわたって時変電圧を駆動するステップと、
    前記第１の領域の少なくとも一部における前記第１の圧電層と前記第２の圧電層との間に配置された内側電極にバイアスを掛けるステップと、
    を含むことを特徴とする方法。
19. 前記下側、内側及び上側電極は、前記第１及び第２の圧電層の各々にわたって同じ方向を向いた実質的に等しい電界を配置するように駆動される、
    請求項１８に記載の方法。
20. 前記上側及び下側電極の各々は、ピーク間電圧を有する時変電源を用いて駆動され、前記内側電極は、前記時変電圧の位相全体にわたって前記時変電圧の中間の電圧に維持される、
    請求項１８に記載の方法。