JP2016530845A5 - - Google Patents

Description

[0042] 上記の説明は、特定の実施形態の態様がどのようにインプリメントされ得るのかの実例と共に、本開示の様々な実施形態を示す。例えば、上記の実例はＮＭＯＳトランジスタの点から記述されているが、他の型式のトランジスタを使用することができる。上記の実例は、単に実施形態であると考えるべきではなく、次の請求項によって定義されるような特定の実施形態の柔軟性および利点を示すために提示される。上記の開示および次の請求項に基づいて、他の配置、実施形態、インプリメンテーションおよび等価物は、請求項によって定義されるような本開示の範囲から外れずに使用され得る。
以下に、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
制御端子、第１の端子、および第２の端子を有する第１のトランジスタと、前記制御端子は入力信号を受け取るように構成される；
制御端子、第１の端子、および第２の端子を有するカスコードトランジスタと、ここにおいて前記カスコードトランジスタの前記第２の端子は前記第１のトランジスタの前記第１の端子に結合される；
前記カスコードトランジスタの前記第１の端子に結合された第１の端子、および変調された電源端子に結合された第２の端子を有するインダクタと；
前記変調された電源端子に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１の抵抗器と；
前記第１のノードに結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と；
前記変調された電源端子に結合された第１の端子、および前記第１のノードに連結された第２の端子を有するキャパシタと、
ここにおいて、前記第１のノードは前記カスコードトランジスタの前記制御端子に結合され、また、ここにおいて、前記変調された電源端子は前記入力信号に対応する時間変化電源信号を生成する、を備える増幅回路。
［Ｃ２］
前記カスコードトランジスタの前記制御端子はキャパシタンスを備える、Ｃ１に記載の回路。
［Ｃ３］
前記第１の抵抗器、前記第２の抵抗器、および前記キャパシタは、前記入力信号の周波数の第２の範囲より大きな周波数の第１の範囲にわたって前記カスコードデバイスの前記制御端子に前記時間変化電源信号を結合するように構成される、Ｃ２に記載の回路。
［Ｃ４］
前記第１の抵抗器の抵抗と、前記キャパシタのキャパシタンスとの第１の積は、前記第２の抵抗器の抵抗と、前記カスコードトランジスタの前記制御端子でのキャパシタンスとの第２の積とほぼ等しい、Ｃ１に記載の回路。
［Ｃ５］
前記カスコードトランジスタは、第１のカスコードトランジスタであり、前記増幅回路はさらに次のものを備える、
制御端子、第１の端子および第２の端子を有する第２のカスコードトランジスタと、ここにおいて、前記第２のカスコードトランジスタの前記第１の端子は前記第１のカスコードトランジスタの前記第２の端子に結合され、また、ここにおいて、前記第２のカスコードトランジスタの前記第２の端子は前記第１のトランジスタの第１の端子に結合される；
前記変調された電源端子に結合された第１の端子、および第２のノードに結合された第２の端子を有する第３の抵抗器と；
前記第２のノードに結合された第１の端子、および前記基準電圧に結合された第２の端子を有する第４の抵抗器と；
前記変調された電源端子に結合された第１の端子、および前記第２のノードに結合された第２の端子を有する第２のキャパシタと；
ここにおいて、前記第２のノードは、前記第２のカスコードトランジスタの前記制御端子に結合される、Ｃ１に記載の回路。
［Ｃ６］
前記第１のノードと前記カスコードトランジスタの前記制御端子の間で結合された第３の抵抗器をさらに備える、Ｃ１に記載の回路。
［Ｃ７］
前記インダクタは、前記インダクタの前記第２の端子上の前記時間変化電源信号から前記カスコードトランジスタの前記第１の端子を分離する、Ｃ１に記載の回路。
［Ｃ８］
前記入力信号の帯域幅は、前記時間変化電源信号の帯域幅未満である、Ｃ１に記載の回路。
［Ｃ９］
前記第１の抵抗器、前記第２の抵抗器、および前記キャパシタのうちの少なくとも１つはプログラム可能である、Ｃ１の回路。
［Ｃ１０］
信号を増幅する方法であって、第１のトランジスタの制御端子上で入力信号を受け取ることと、前記第１のトランジスタは、制御端子、第１の端子および第２の端子を有する；
カスコードトランジスタの第２の端子上で出力信号を生成するために前記第１のトランジスタおよび前記カスコードトランジスタを通して前記入力信号を結合することと、前記カスコードトランジスタは、制御端子、第１の端子および第２の端子を有し、ここにおいて、前記カスコードトランジスタの前記第２の端子は、前記第１のトランジスタの前記第１の端子に結合される；
バイアス回路の端子上で変調された電源から時間変化電源電圧を受け取ること、
前記バイアス回路は、前記変調された電源の端子に結合された第１の端子および第１のノードに結合された第２の端子を有する第１の抵抗器と、
前記第１のノードに結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と、
前記変調された電源端子に結合された第１の端子、および前記前記第１のノードに結合された第２の端子を有するキャパシタと、を備え、
ここにおいて、前記第１のノードは前記カスコードトランジスタの前記制御端子に結合される；
前記カスコードトランジスタの前記制御端子に前記時間変化電源電圧を結合することと；
前記時間変化電源電圧から前記カスコードトランジスタの前記第１の端子を分離するために、前記カスコードトランジスタの前記第１の端子に結合された第１の端子、および変調された電源端子に結合された第２の端子を有するインダクタにおいてインピーダンスを発生することと、を備える方法。
［Ｃ１１］
前記カスコードトランジスタの前記制御端子はキャパシタンスを備える、Ｃ１０に記載の方法。
［Ｃ１２］
前記第１の抵抗器、前記第２の抵抗器、および前記キャパシタは、前記入力信号の周波数の第２の範囲より大きな周波数の第１の範囲にわたって前記カスコードデバイスの前記制御端子に前記時間変化電源信号を結合するように構成される、Ｃ１１に記載の方法。
［Ｃ１３］
第１の抵抗器の抵抗とキャパシタのキャパシタンスとの第１の積は、第２の抵抗器の抵抗と前記カスコードトランジスタの前記制御端子におけるキャパシタンスとの第２の積とほぼ等しい、Ｃ１０に記載の方法。
［Ｃ１４］
前記バイアス回路が第１のバイアス回路であり、および前記カスコードトランジスタは、第１のカスコードトランジスタであり、前記方法は、
第２のバイアス回路の端子上で前記変調された電源から前記時間変化電源電圧を受け取ることと、 前記第２のバイアス回路は、変調された電源端子に結合された第１の端子および第２のノードに結合された第２の端子を有する第３の抵抗器と、第２のノードに結合された第１の端子および基準電圧に結合された第２の端子を有する第４の抵抗器と、前記変調された電源端子に結合された第１の端子および前記第２のノードに結合された第２の端子を有する第２のキャパシタと、を備え、ここにおいて、前記第２のノードは、第２のカスコードトランジスタの前記制御端子に結合される；
前記第２のカスコードトランジスタの前記制御端子に時間変化電源電圧を結合することと、
をさらに備える、Ｃ１０に記載の方法：。
［Ｃ１５］
前記第１のノードと前記カスコードトランジスタの制御端子の間で結合された第３の抵抗器を通して前記時間変化電源電圧を結合することをさらに備える、Ｃ１０に記載の方法。
［Ｃ１６］
前記入力信号の帯域幅は、前記時間変化電源信号の帯域幅未満である、Ｃ１０に記載の方法。
［Ｃ１７］
前記第１の抵抗器、前記第２の抵抗器、および前記キャパシタのうちの少なくとも１つはプログラム可能である、Ｃ１０に記載の方法。
［Ｃ１８］
制御端子、第１の端子、および第２の端子を有する第１のトランジスタと、前記制御端子は入力信号を受け取るように構成される；
制御端子、第１の端子、および第２の端子を有するカスコードトランジスタと、ここにおいて前記第２の端子は前記第１のトランジスタの前記第１の端子に結合される；
前記カスコードトランジスタの前記第１の端子に結合された第１の端子、および変調された電源端子を受け取るために結合された第２の端子を有するインダクタと；
前記カスコードトランジスタにバイアスをかけるために、前記変調された電源端子から前記カスコードトランジスタの前記制御端子に前記入力信号に対応する最大周波数の時間変化電源信号を結合するための手段と、
を備える増幅回路。
［Ｃ１９］
最大周波数の前記時間変化電源信号を結合するための前記手段は、
前記変調された電源端子に結合された第１の端子、および前記カスコードトランジスタの制御端子に結合された第２の端子を有する第１の抵抗器と；
前記カスコードトランジスタの前記制御端子に結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と；
前記変調された電源端子に結合された第１の端子、および前記カスコードトランジスタの前記制御端子に結合された第２の端子を有するキャパシタと；
前記カスコードトランジスタの前記制御端子へ結合されたキャパシタンスと、を備える、Ｃ１８に記載の回路。
［Ｃ２０］
最大周波数の前記時間変化電源信号を結合するための前記手段は、
前記変調された電源端子に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１の抵抗器と；
前記第１のノードに結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と；
前記変調された電源端子に結合された第１の端子、および前記第１のノードに結合された第２の端子を有するキャパシタと；
前記第１のノードと前記カスコードトランジスタの制御端子の間で結合された第３の抵抗器と；
前記カスコードトランジスタの前記制御端子へ結合されたキャパシタンスと
を備える、Ｃ１８に記載の回路。

Claims (15)

1. 制御端子、第１の端子、および第２の端子を有する第１のトランジスタと、前記制御端子は入力信号を受け取るように構成される；
   制御端子、第１の端子、および第２の端子を有する第１のカスコードトランジスタと、ここにおいて前記カスコードトランジスタの前記第２の端子は前記第１のトランジスタの前記第１の端子に結合される；
   前記第１のカスコードトランジスタの前記第１の端子に結合された第１の端子、および変調された電源端子に結合された第２の端子を有するインダクタと；
   前記変調された電源端子に結合された第１の端子、および第１のノードに結合された第２の端子を有する第１の抵抗器と；
   前記第１のノードに結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と；
   前記変調された電源端子に結合された第１の端子、および前記第１のノードに連結された第２の端子を有する第１のキャパシタと；
   制御端子、第１の端子および第２の端子を有する第２のカスコードトランジスタと、ここにおいて、前記第２のカスコードトランジスタの前記第１の端子は前記第１のカスコードトランジスタの前記第２の端子に結合され、また、ここにおいて、前記第２のカスコードトランジスタの前記第２の端子は前記第１のトランジスタの第１の端子に結合される；
   前記変調された電源端子に結合された第１の端子、および第２のノードに結合された第２の端子を有する第３の抵抗器と；
   前記第２のノードに結合された第１の端子、および前記基準電圧に結合された第２の端子を有する第４の抵抗器と；
   前記変調された電源端子に結合された第１の端子、および前記第２のノードに結合された第２の端子を有する第２のキャパシタと；
   ここにおいて、前記第１のノードは前記第１のカスコードトランジスタの前記制御端子に結合され、ここにおいて、前記第２のノードは、前記第２のカスコードトランジスタの前記制御端子に結合され、また、ここにおいて、前記変調された電源端子は前記入力信号に対応する時間変化電源信号を生成する、を備える増幅回路。
2. 前記第１のカスコードトランジスタの前記制御端子はキャパシタンスを備える、請求項１に記載の回路。
3. 前記第１の抵抗器、前記第２の抵抗器、および前記第１のキャパシタは、前記入力信号の周波数の第２の範囲より大きな周波数の第１の範囲にわたって前記第１のカスコードトランジスタの前記制御端子に前記時間変化電源信号を結合するように構成される、請求項２に記載の回路。
4. 前記第１の抵抗器の抵抗と、前記第１のキャパシタのキャパシタンスとの第１の積は、前記第２の抵抗器の抵抗と、前記第１のカスコードトランジスタの前記制御端子でのキャパシタンスとの第２の積とほぼ等しい、請求項１に記載の回路。
5. 前記第１のノードと前記第１のカスコードトランジスタの前記制御端子の間で結合された第３の抵抗器をさらに備える、請求項１に記載の回路。
6. 前記インダクタは、前記インダクタの前記第２の端子上の前記時間変化電源信号から前記カスコードトランジスタの前記第１の端子を分離するように構成される、請求項１に記載の回路。
7. 前記入力信号の帯域幅は、前記時間変化電源信号の帯域幅未満である、請求項１に記載の回路。
8. 前記第１の抵抗器、前記第２の抵抗器、および前記第１のキャパシタのうちの少なくとも１つはプログラム可能である、請求項１の回路。
9. 信号を増幅する方法であって、
   第１のトランジスタの制御端子上で入力信号を受け取ることと、前記第１のトランジスタは、制御端子、第１の端子および第２の端子を有する；
   第１のカスコードトランジスタの第２の端子上で出力信号を生成するために前記第１のトランジスタおよび前記第１のカスコードトランジスタを通して前記入力信号を結合することと、前記第１のカスコードトランジスタは、制御端子、第１の端子および第２の端子を有し、ここにおいて、前記第１のカスコードトランジスタの前記第２の端子は、前記第１のトランジスタの前記第１の端子に結合される；
   第１のバイアス回路の端子上で変調された電源から時間変化電源電圧を受け取ることと、前記第１のバイアス回路は、前記変調された電源の端子に結合された第１の端子および第１のノードに結合された第２の端子を有する第１の抵抗器と、前記第１のノードに結合された第１の端子、および基準電圧に結合された第２の端子を有する第２の抵抗器と、前記変調された電源端子に結合された第１の端子、および前記第１のノードに結合された第２の端子を有する第１のキャパシタと、を備え、ここにおいて、前記第１のノードは前記第１のカスコードトランジスタの前記制御端子に結合される；
   第２のバイアス回路の端子上で前記変調された電源から前記時間変化電源電圧を受け取ることと、前記第２のバイアス回路は、前記変調された電源端子に結合された第１の端子および第２のノードに結合された第２の端子を有する第３の抵抗器と、前記第２のノードに結合された第１の端子および基準電圧に結合された第２の端子を有する第４の抵抗器と、前記変調された電源端子に結合された第１の端子および前記第２のノードに結合された第２の端子を有する第２のキャパシタと、を備え、ここにおいて、前記第２のノードは、第２のカスコードトランジスタの制御端子に結合される；
   前記第１のカスコードトランジスタの前記制御端子に前記時間変化電源電圧を結合することと；
   前記第２のカスコードトランジスタの前記制御端子に前記時間変化電源電圧を結合することと；
   前記時間変化電源電圧から前記カスコードトランジスタの前記第１の端子を分離するために、前記第１のカスコードトランジスタの前記第１の端子に結合された第１の端子、および変調された電源端子に結合された第２の端子を有するインダクタにおいてインピーダンスを発生することと、を備える方法。
10. 前記第１のカスコードトランジスタの前記制御端子はキャパシタンスを備える、請求項９に記載の方法。
11. 前記第１の抵抗器、前記第２の抵抗器、および前記第１のキャパシタは、前記入力信号の周波数の第２の範囲より大きな周波数の第１の範囲にわたって前記カスコードデバイスの前記制御端子に前記時間変化電源電圧を結合するように構成される、請求項１０に記載の方法。
12. 前記第１の抵抗器の抵抗と前記第１のキャパシタのキャパシタンスとの第１の積は、前記第２の抵抗器の抵抗と前記第１のカスコードトランジスタの前記制御端子におけるキャパシタンスとの第２の積とほぼ等しい、請求項９に記載の方法。
13. 前記第１のノードと前記第１のカスコードトランジスタの前記制御端子の間で結合された第３の抵抗器を通して前記時間変化電源電圧を結合することをさらに備える、請求項９に記載の方法。
14. 前記入力信号の帯域幅は、前記時間変化電源信号の帯域幅未満である、請求項９に記載の方法。
15. 前記第１の抵抗器、前記第２の抵抗器、および前記第１のキャパシタのうちの少なくとも１つはプログラム可能である、請求項９に記載の方法。