JP2016518703A - 2ステップの透明導電膜の堆積方法、及び、GaNナノワイヤデバイスの製造方法 - Google Patents

2ステップの透明導電膜の堆積方法、及び、GaNナノワイヤデバイスの製造方法 Download PDF

Info

Publication number
JP2016518703A
JP2016518703A JP2016501456A JP2016501456A JP2016518703A JP 2016518703 A JP2016518703 A JP 2016518703A JP 2016501456 A JP2016501456 A JP 2016501456A JP 2016501456 A JP2016501456 A JP 2016501456A JP 2016518703 A JP2016518703 A JP 2016518703A
Authority
JP
Japan
Prior art keywords
tcf
contact layer
semiconductor device
layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2016501456A
Other languages
English (en)
Inventor
スコット ブラッド ハーナー,
スコット ブラッド ハーナー,
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GLO AB
Original Assignee
GLO AB
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GLO AB filed Critical GLO AB
Publication of JP2016518703A publication Critical patent/JP2016518703A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40Materials therefor
    • H01L33/42Transparent materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1884Manufacture of transparent electrodes, e.g. TCO, ITO
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0016Processes relating to electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0062Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00Energy generation through renewable energy sources
    • Y02E10/50Photovoltaic [PV] energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

半導体デバイスの製造方法は、III族の窒化物半導体のナノ構造の側壁の上に蒸着法によって第1の透明導電膜(TCF)の接触層を堆積する工程と、前記第1のTCFの接触層の上にスパッタリング法または化学気層成長法(CVD)によって第2のTCFの接触層を堆積する工程と、を有する。

Description

関連技術
本願は、2013年3月15日に出願された米国仮出願第61/787,299号に基づく優先権の利益を主張し、以下、当該出願の全ての記載内容は援用される。
分野
本発明の実施形態は、一般に、ナノワイヤ発光ダイオード(LED)のような半導体デバイス、特に、2ステップのインジウムスズ酸化物のオーミックコンタクトの堆積を伴うナノワイヤLEDを対象にする。
ナノワイヤ発光ダイオード(LED)は、プレーナ型LED(平面型LED)に代わる手段として注目を集めている。ナノワイヤLEDは、従来のプレーナ技術で製造されたLEDと比べると、ナノワイヤの1次元性に起因する独特の特性であって、より大きい基板上での処理のための格子整合の制限および機会の低減に起因する材料の組み合わせの柔軟性を向上させる特性を示す。
半導体デバイスの製造方法は、III族の窒化物半導体のナノ構造の側壁の上に蒸着法によって第1の透明導電膜(TCF)の接触層を堆積する工程と、前記第1のTCFの接触層の上にスパッタリング法または化学気層成長法(CVD)によって第2のTCFの接触層を堆積する工程と、を有する。
本発明の実施形態にしたがうナノワイヤLEDの土台(basis)の側面図を概略的に示す図である。 本発明の実施形態にしたがうバッファ層の上のナノワイヤLED構造の側面図を概略的に示す図である。 蒸着法のみによって形成されたインジウムスズ酸化物(ITO)のコンタクトを有するナノワイヤの側面図である。 蒸着法に続いてスパッタリング法によって形成されたITOのコンタクトを有するナノワイヤの側面図である。 蒸着法のみによって形成されたITOのコンタクトを有するナノワイヤデバイスの電圧に対する電流のプロット図である。 蒸着法に続いてスパッタリング法によって形成されたITOのコンタクトを有するナノワイヤデバイスの電圧に対する電流のプロット図である。 2つの基板であって各基板上で約500のデバイスがテストされた2つの基板について、電流1mAのときの電圧の見込みのプロットを示す図である。 蒸着法によって堆積されたITOから成る第1の透明膜と、化学気相で堆積されたFTOから成る第2の透明膜とを有するナノワイヤの側面図である。 2つの基板であって各基板上で約500のデバイスがテストされた2つの基板について、電流10mAのときの電圧の見込みのプロットを示す図である。一方の基板は、蒸着されたITO(第1膜)及びCVDのFTO(第2膜)から成るコンタクトを有し、他方の基板は、CVDのFTOのみから成るコンタクトを有する。
ナノテクノロジ分野において、ナノワイヤは、その縦方向の大きさに制限されずに、通常、ナノスケールまたはナノメートルサイズの横方向の大きさ(例えば、円筒形のナノワイヤにおける径、又は、ピラミッド型若しくは六角形のナノワイヤにおける幅)を有するナノ構造として解釈される。このようなナノ構造は、共通に、ナノウィスカ、1次元ナノ素子、ナノロッド、ナノチューブ等と称される。ナノワイヤは、約2ミクロンまでの径または幅を有しうる。ナノワイヤの小さいサイズは、物理、光学および電子のユニークな特性をもたらす。これらの特性は、例えば、量子力学的効果を利用するデバイス(例えば量子細線を使用する等)を形成するのに、又は、組成的に異なる材料であって大きな格子不整合によって一般に結合され得ない材料のヘテロ構造を形成するのに用いられうる。ナノワイヤという用語が示唆するように、1次元性が細長い形状に関連付けられうる。ナノワイヤは、多様な断面形状を有しうるため、径には、実効的な径が参照されるとよい。実効的な径は、断面構造の長径および短径の平均で示されうる。
上方(upper)、頂部(top)、下方(lower)、下側(downwards)等への全ての言及は、底部に位置する基板および該基板から上方向に向かって延在するナノワイヤを参照するのに用いられる。垂直方向は、基板により形成された平面に対して垂直な方向を示し、水平方向は、基板により形成された平面に平行な方向を示す。この命名は、理解を容易にするために為され、特定の組み立ての方向性等に限定されるべきではない。
よく知られている如何なる好適なナノワイヤLED構造も本発明の方法において用いられうる。ナノワイヤLEDは、典型的には、1以上のpn接合またはpin接合に基づく。pn接合とpin接合との違いは、後者の方が広い活性領域を有することである。該広い活性領域は、i領域(i-region)での再結合の可能性を高くする。各ナノワイヤは、第1導電型(例えばn型)のナノワイヤコアと、それを覆う第2導電型(例えばp型)のシェルであって動作時に光を発生するための活性領域を提供するpn接合またはpin接合を形成するシェルとを有する。第1導電型のコアは、ここではn型半導体コアとして描かれ、第2導電型のシェルは、ここではp型半導体シェルとして描かれているが、これらの導電型は逆でもよい。
図1は、本発明の実施形態に従って修正されうるナノワイヤLED構造についての基礎(basis)の概略図である。原則として、ナノワイヤLEDを形成するのに単一のナノワイヤは十分であるが、その小サイズ故、ナノワイヤは、数百、数千、数万又はそれ以上のナノワイヤが並んでLED構造を形成するように配列されることが望ましい。図を見やすくするため、ここでは、個々のナノワイヤLEDデバイスは、n型ナノワイヤコア2と、ナノワイヤコア2および中間活性層4を少なくとも部分的に覆うp型シェル3とを有する複数のナノワイヤ1を備えるように描かれ得、ここで、中間活性層4は、真性もしくは低ドープされた(1016cm−3以下のドープレベルの)単層の半導体層、または、バンドギャップが異なる複数の半導体層を有する3〜10の量子ウェル等、1以上の量子ウェル(quantum well)を含みうる。しかしながら、本発明の実施形態の目的において、ナノワイヤLEDはこれに限られない。例えば、ナノワイヤコア2、活性層4およびp型シェル3は、複数の層またはセグメントから成りうる。他の実施形態では、コア2だけが2ミクロン以下の幅または径を有するナノ構造またはナノワイヤを有し得、一方、シェル3は1ミクロン以上の幅または径を有しうる。
III〜V族の半導体は、レーザーやLEDのような高速かつ低電力の電子機器および光電気デバイスをもたらすそれらの特性により、特に興味深い。ナノワイヤは、いかなる半導体材料をも含み、ナノワイヤに好適な材料は、GaAs(p)、InAs、Ge、ZnO、InN、GaInN、GaN、AlGaInN、BN、InP、InAsP、GaInP、InGaP:Si、InGaP:Zn、GaInAs、AlInP、GaAlInP、GaAlInAsP、GaInSb、InSb、Siを含むが、これらに限られない。例えばGaPについて可能なドナードーパントは、Si、Sn、Te、Se、S等であり、また、同材料についてのアクセプタドーパントは、Zn、Fe、Mg、Be、Cd等である。ナノワイヤ技術は、GaN、InN、AlNのような窒化物を用いることを可能にし、このことが、従来技術では容易に実現できなかった波長領域のLED発光光の製造をもたらしたことに留意されたい。特定の商業的関心のある他の組み合わせは、GaAs、GaInP、GaAlInP、GaP系を含むが、これらに限られない。典型的なドーピングレベルの範囲は、1018〜1020である。当業者は、これら及び他の材料を知っており、他の材料および材料の組み合わせが可能であることが分かる。
ナノワイヤLEDに好適な材料は、III族の窒化物半導体(例えば、GaN、AlInGaN、AlGaN、InGaN等)、他の半導体(例えば、InP、GaAs等)のようなIII〜V族の半導体である。LEDとして機能させるため、各ナノワイヤ1のn側およびp側は接触しており、本発明は、LED構造におけるナノワイヤのn側およびp側の接触に関連する方法および組成を提供する。
ナノワイヤの製造方法を示すものとして援用される米国特許第7,829,443号(Seifert et al.)に例示されているように、以下に例示される製造方法は、好適には、ナノワイヤコアを、コア−シェルナノワイヤを形成するように該コアの上に半導体シェル層を成長させるために活用するが、本発明はこれに限られるものではないことに留意されたい。例えば、他の実施形態では、コアだけがナノ構造(例えばナノワイヤ)を構成し、シェルは、付随的に、典型的なナノワイヤシェルよりも大きい径を有しうる。さらに、デバイスは、多数のファセットを含む形状をとり得、異なるタイプのファセット間の領域比率は制御されうる。このことは、“ピラミッド”ファセットおよび垂直な側壁のファセットにより、図中に例示されている。LEDは、主要なピラミッドファセットまたは側壁ファセットを伴うテンプレートの上に発光層が形成されるように、製造されうる。発光層の形状と独立した接触層についても同様である。
図2は、ナノワイヤの基台を提供する構造の例を示している。成長基板5上にナノワイヤを成長させ、ナノワイヤの位置を規定し及びその底部の境界領域を決定するための成長マスクまたは誘電性マスク層6(例えば、窒化シリコンの誘電性マスク層等の窒化層)を付随的に使用することにより、基板5は、少なくともプロセスの間においては、基板5から突き出たナノワイヤのための担体(carrier)として機能する。ナノワイヤの底部の境界領域は、誘電性マスク層6における各開口の内側にコア2の領域を有する。ここで援用されるスウェーデン特許出願第SE1050700−2号(グロアーベーに譲渡)において論じられているように、基板5は、III〜V族またはII〜VI族の半導体、Si、Ge、Al、SiC、クオーツ、ガラス等、異なる材料を備えうる。基板についての他の好適な材料は、GaAs、GaP、GaP:Zn、GaAs、InAs、InP、GaN、GaSb、ZnO、InSb、SOI(silicon-on-insulator)、CdS、ZnSe、CdTeを含むが、これらに限られない。ある実施形態では、ナノワイヤコア2は、成長基板5の上に直接的に成長される。
好適には、基板5は、各ナノワイヤLED1のn側に接続する電流輸送層(current transport layer)として機能するようにも適応される。このことは、図2に示されるように、ナノワイヤLED1と向かい合う基板5の表面上に配されたバッファ層7であって、Si基板5上のGaN及び/又はAlGaNバッファ層7等、III族の窒化層を例とするバッファ層7を含む基板5を有することによって、達成されうる。バッファ層7は、一般に、所望のナノワイヤ材料にマッチし、よって、製造プロセスにおいて成長テンプレートとして機能する。n型コア2について、好適にはバッファ層7もn型にドープされる。バッファ層7は、単層(例えばGaN)、複数のサブ層(例えば、GaN及びAlGaN)、又は、高Al含有のAlGaNから低Al含有のAlGaN若しくはGaNまで段階付けられた傾斜層(graded layer)を含みうる。
インジウムスズ酸化物、フッ素がドープされたスズ酸化物またはアルミニウム亜鉛酸化物等の透明導電酸化物(TCO)のような第1の透明電極(例えばp側電極)は、以下に示されるように、シェル3の上に形成される。第2の電極層(例えばn側電極)は、n型のナノワイヤコア2を電気的に接続する。基板5が半導体(シリコンまたはGaN等)または導電性の基板のときには、第2の電極は、基板5の底部の上に形成されうる。或いは、第2の電極は、ナノワイヤおよび第1の透明電極が除去された領域において、上側から、基板5上のn型の半導体バッファ層7を接続しうる。
ここで援用される米国特許第7,396,696号、第7,335,908号、第7,829,443号、並びに、WO201014032、WO2008048704、及び、WO2007102781に記載された方法を利用することにより、ナノワイヤの成長は達成されうる。
ナノワイヤLED1は、いくつかの異なる材料(例えば、GaNコア、GaN/InGaNの複数の量子ウェル活性層(multiple quantum well active region)、及び、InとGaとの比率が該活性層とは異なるAlGaNシェル)を備えうることに留意されたい。ここで一般に、基板5及び/又はバッファ層7は、ナノワイヤのための基台または支持層として参照される。ある実施形態では、基板5及び/又はバッファ層7の代わりに又はそれに加えて、導電層(例えば、ミラー又は透明なコンタクト)が基台として用いられうる。よって、「支持層」または「基台」という用語は、これらの要素の1以上のいずれをも含みうる。
シーケンシャルな(例えばシェル)層の使用は、ピラミッド形状(即ち、頂部または先端では細く、底部では広い)と柱形状(例えば、先端およびベースでの幅が略等しい)との間のいずれの形状をも有しうる最終的な単一のデバイスであって、その長軸と垂直な方向において円形または六角形もしくは多角形の断面を有するデバイス(例えばpnまたはpinデバイス)をもたらしうる。よって、完成されたシェルを伴う該単一のデバイスは、多様なサイズを有しうる。例えば、該サイズは、例えば2ミクロン以下の100nm等、100nmから数(例えば5)μmの範囲内のベース幅、及び、数百nmから数(例えば10)μmの範囲内の高さで変わりうる。
上述のLED構造の実施形態の例の記載は、本発明の方法および組成の記載のための基礎(basis)を提供するだろう;しかしながら、いかなる好適なナノワイヤLED構造または他の好適なナノワイヤ構造もが、当業者にとって自明であろう必要な修正と共に本発明を逸脱しない範囲で、該方法および組成において用いられうることが好まれる。
インジウムスズ酸化物(ITO)のような透明導電酸化物は、p型GaNとの透明なオーミックコンタクトを形成するために用いられうる。慣例的に、ITOコンタクトは、蒸着法またはスパッタリング法のいずれかにより形成される。他の透明導電膜は、蒸着法、スパッタリング法または化学気相成長法により堆積されうる。p型GaNの上に、標準的なスパッタリング技術によって堆積されたITOまたはCVDによって堆積されたTCFは、不十分なコンタクトとなりうる。この不十分なコンタクトは、GaNナノワイヤLEDデバイスにおける動作電圧の増大や消費電力の増大をもたらす。
蒸着技術により堆積されたITOは、良いオーミックコンタクトを形成する。しかしながら、発明者らは、上述のナノワイヤLEDのようなナノワイヤデバイスについては、蒸着法のみによって堆積されたITOは、製造工程において後に生じる2つの問題、即ち、機械的および電気的な安定性の課題、をもたらすことを見い出した。発明者らは、これら2つの問題に有効に対処する2ステップのITO堆積プロセスを見い出した。該2ステップのプロセスの実施形態は、蒸着されたITOの薄膜の堆積の後に続く、スパッタリング法を用いてスパッタリングされたITOの厚膜の堆積を含む。
図3Aは、ナノワイヤデバイスであって、ナノワイヤのベースにおいて絶縁膜22(例えばスピンオングラス)を有するナノワイヤ1上に蒸着法によって形成された800nmのITOコンタクト11を有するナノワイヤデバイスの側面図である。しかしながら、図3から分かるように、ナノワイヤデバイス間におけるITO11の密度と比べて、ナノワイヤデバイスの側壁は低密度のITO11を示す。
一方、図3Bは、ナノワイヤデバイスであって、ナノワイヤのベースにおいて絶縁膜22(例えばスピンオングラス)を有するナノワイヤ1上に蒸着法に続いてスパッタリング法によって形成されたITOコンタクト12を有するナノワイヤデバイスの側面図である。この実施形態では、第1のITOのサブ層(sublayer)が蒸着されて200nm膜厚のコンタクトサブ層(即ち、シード層)を形成し、続いて、該第1のサブ層の上に、600nm膜厚の第2のITOのサブ層(即ち、覆っているコンタクト層)がスパッタリングにより形成される。一般に、蒸着されたシード層は、10〜300nmの厚さになり得、スパッタリングされたITO層は、50〜800nmの厚さになり得、該スパッタされたITO層に対する該蒸着された層の厚さの比率は、1:3等、1:80から6:1となり得、双方の層の厚さの合計は、450〜800nmとなりうる。
図3Aに示された例とは違って、この実施形態のナノワイヤデバイス1の側壁は、図3Aに示された蒸着法のみのITOコンタクト層11と比べると、相対的に、高密度のITO層12を有する。ITO層12の密度は、ナノワイヤデバイスの側壁において、及び、ナノワイヤデバイス間の領域において、略等しい。
図4A及び4Bは、それぞれ、蒸着法のみによって形成されたITOコンタクトを有するナノワイヤデバイス、及び、蒸着法に続いてスパッタリング法によって形成されたITOコンタクトを有するナノワイヤデバイスの電圧に対する電流のプロットである。蒸着法のみによって製造されたコンタクトを有する11のデバイスのうち、5つのデバイスは不良(failed)となった。即ち、5つのデバイスでは、電圧を大きくしていくテストの際に突発短絡が生じた。一方、ITOコンタクトが蒸着法に続いてスパッタリング法で形成されたとき、11つのデバイスの全てが同テスト条件をパス(pass)した。
図5は、2つの基板であって各基板上で約500のデバイスがテストされた2つの基板について、電流1mAのときの電圧(V)の見込みのプロットを示す図である。ITOコンタクト(即ち電極)が蒸着法(100nmの厚さ)及びスパッタリング法(700nmの厚さ)の組み合わせで形成されたデバイスは、ITOコンタクト(800nmの厚さ)が蒸着法のみで形成されたデバイスに比べて、極めて強い(tighter)電圧分布かつ低い中央値電圧(median voltage)(V)分布を示す。強い分布および低Vfの双方は、発光ダイオードの製造面において望ましい。一般に、蒸着されたITOは、p型GaNとの良いオーミックコンタクトを形成してきたが、スパッタリングされたITOまたは化学気相で堆積された他の透明導電膜は、しばしば、p型GaNとのオーミンクコンタクトを有しない。しかしながら、スパッタリングされ又は化学気相で堆積されたTCFは、蒸着された膜に比べて、3次元特徴(3D features)を超えて、より良い段差被覆(step coverage)を伴って、より高密度の膜を形成しうる。
他の実施形態では、図6に示されるように、200nmの中間点tの厚さを有する蒸着されたITO層12Aが、ナノワイヤの上に堆積され、続いて、層12Aの上に、400nmの中間点tの厚さを有するフッ素がドープされたスズ酸化物(FTO)層12Bが化学気相で堆積される。この組み合わせは、図3Aに示された蒸着法のみのITOと比べて、良い密度を示す。他の実施形態では、第2の層12Bは、インジウムスズ酸化物(ITO)であり、第1の層12Aは、組成が異なる透明導電膜(TCF)である。
図6に示された他の実施形態では、透明導電膜(TCF)は、側壁上の膜の厚さにおいて多様な密度を有しうる。この実施形態は、低コンタクト抵抗および低シート抵抗の最良の組み合わせを提供しうる。TCFの密度は、膜の厚さにおいて、最も低い密度を有するGaNナノワイヤ1の表面に最も近い材料、及び、最も高い密度を有するGaNナノワイヤの表面から最も離れた膜の自由表面の上の材料によって異なる。図6に示されるように、ナノワイヤ1の側壁上の合成膜12A+12Bの厚さはtであり、ここで、tは、ナノワイヤの側壁の表面と垂直に測定され、そして、層12Aにおける材料の密度は、層12Bにおける材料の密度よりも低い。仮に、TCFが理論上の(その結晶構造に基づく)最大密度xを有すると、ナノワイヤのための光学の(optical)TCF膜は、層12Aについて0.5x等、0.3x〜0.6xの密度を有し得、また、層12Bについて0.8x等、0.65x〜0.9xの密度を有しうる。ある実施形態では、層12Aの厚さtは、層12Bの厚さtより小さく、好適には、t=0.01〜0.9(t)等、t<0.1(t)である。
図7は、ナノワイヤLEDを備える約1000のデバイスについての電流10mAのときの電圧の見込みのプロットを示す図であり、ここで、500のデバイスは、200nmの蒸着されたITO、プラス、400nmのCVDのFTOから成るp型コンタクトを有し、500のデバイスは、CVDのFTO膜のみから成るp型コンタクトを有する。蒸着されたITO、プラス、CVDのFTO膜の組み合わせのデバイスの中央値電圧は、CVDのFTO膜のみについてのそれに比べて、低い。
p−GaNシェル上のITO電極について上に記載されたが、ZnO、ドープされたZnO(例えばFTO(フッ素がドープされたスズ酸化物))、アルミニウム酸化物、ドープされたアルミニウム酸化物(例えばAZO(アルミニウム亜鉛酸化物))、インジウム酸化物、スズ酸化物等の如何なる透明導電酸化物(TCO)も、蒸着法に続いてスパッタリング法を行う2ステップを用いて形成されうることに留意されたい。更に、コンタクトについて、コア‐シェルナノワイヤデバイスのp−GaNシェルの上に形成されるとして上に記載されたが、透明導電酸化物の層は、ナノ構造デバイスの如何なるp型またはn型のIII族の窒化物半導体の表面の上にも形成されうる。例えば、コンタクト層は、p型またはn型のAlGaNまたはInGaN材料の上に形成されうる。更に、ナノ構造デバイスは、ナノワイヤまたはバルクシェル3を伴うナノワイヤコア2を有する放射状の(radial)ナノワイヤデバイス1に限られない。デバイスは、端から端まで互いに接触する細長い(elongated)半導体領域を有する縦方向の(longitudinal)ナノワイヤデバイス、又は、基台表面から延在するIII族の窒化物半導体のナノ構造(例えば、ナノベルト、即ち、典型的には、30〜300nmの幅、10〜30nmの厚さ、及び、ミリメートル領域の長さを有し、且つ、ナノワイヤに類する法則で基板の表面から突き出うるリボンのような構造;又は、ナノレール、即ち、その全長が基板の表面の上に横たわったナノ構造;又は、他のナノスケールの突起物)を有する如何なる他のナノ構造デバイスをも含みうる。ナノの突起物は、基台の表面上に成長され得、該基台の表面上に堆積され得、又は、該基台の表面に向かってエッチングされうる。
本発明はナノワイヤLEDのコンタクト形成の観点で記載されたが、電界効果トランジスタ、ダイオード、及び、特に、光検出器、太陽電池、レーザー等、光吸収または光発生に関連するデバイス等の半導体デバイスに基づく他のナノワイヤが、いかなるナノワイヤ構造においても実施されうることを理解されたい。
本明細書で引用された全ての文献及び特許は、あたかも個々の文献または特許が具体的に且つ単独に援用されたかのようにここで援用され、関連して文献が引用された方法及び/又は材料を開示し記載するようにここで援用される。いずれの文献の引用も、出願日に先立つその開示を目的とするものであり、先行発明によって本発明がこのような文献に先行する権利がないとの容認と解釈されるべきではない。更に、記載された公開日は、個別に確認される必要がありうる実際の公開日と異なりうる。

Claims (25)

  1. III族の窒化物半導体のナノ構造の側壁の上に蒸着法によって第1の透明導電膜(TCF)の接触層を堆積する工程と、
    前記第1のTCFの接触層の上にスパッタリング法または化学気層成長法(CVD)によって第2のTCFの接触層を堆積する工程と、を有する
    ことを特徴とする半導体デバイスの製造方法。
  2. 前記TCFは、透明導電酸化物を含む
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  3. 前記ナノ構造は、III族の窒化物半導体ナノワイヤコアを取り囲むIII族の窒化物半導体のシェルを含み、
    前記第1の及び前記第2のTCFの接触層は、インジウムスズ酸化物(ITO)の層を含む
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  4. 前記第1の層は、インジウムスズ酸化物(ITO)を含み、
    前記第2の層は、組成が異なる透明導電膜(TCF)を含む
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  5. 前記第2の層は、インジウムスズ酸化物(ITO)を含み、
    前記第1の層は、組成が異なる透明導電膜(TCF)を含む
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  6. 前記第2の膜は、化学気相成長法によって堆積され、ドープされたZnOまたはドープされたSnOから成る
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  7. 前記デバイスはLEDデバイスのアレイを含み、
    各ナノ構造はLEDデバイスを含み、
    前記III族の窒化物のシェルは、p−GaNシェルを含む
    ことを特徴とする請求項2に記載の半導体デバイスの製造方法。
  8. 前記第1のTCFの接触層は、前記第2のTCFの接触層よりも薄い
    ことを特徴とする請求項1に記載の半導体デバイスの製造方法。
  9. 請求項1に記載の方法により製造された
    ことを特徴とする半導体デバイス。
  10. 基台の上に直立したIII族の窒化物の複数のナノ構造と、
    前記基板から遠位に位置するナノ構造の端部の上の上部コンタクトと、を備え、
    前記上部コンタクトは、
    III族の窒化物のナノ構造上に蒸着された第1の透明導電膜(TCF)の接触層と、
    前記第1のTCFの接触層の上にスパッタリングまたはCVD堆積された第2のTCFの接触層と、
    を含む
    ことを特徴とする半導体デバイス。
  11. 前記第1の及び前記第2のTCFの接触層は、透明導電酸化物(TCO)の層を含む
    ことを特徴とする請求項10に記載の半導体デバイス。
  12. 前記ナノ構造は、III族の窒化物半導体ナノワイヤコアを取り囲むIII族の窒化物半導体のシェルを含み、
    前記蒸着された第1のTCFの接触層および前記スパッタリングまたはCVD堆積された第2のTCFの接触層は、ITO層を含む
    ことを特徴とする請求項11に記載の半導体デバイス。
  13. 前記ナノ構造は、III族の窒化物半導体ナノワイヤコアを取り囲むIII族の窒化物半導体のシェルを含み、
    前記蒸着された第1のTCFの接触層と、前記スパッタリングまたはCVD堆積された第2のTCFの接触層とは、互いに異なる組成を有する
    ことを特徴とする請求項11に記載の半導体デバイス。
  14. 前記デバイスはLEDデバイスのアレイを含み、
    各ナノ構造はLEDデバイスを含み、
    前記III族の窒化物のシェルは、p−GaNシェルを含む
    ことを特徴とする請求項12に記載の半導体デバイス。
  15. 前記蒸着された第1のTCFの接触層は、前記スパッタリングまたはCVD堆積された第2のTCFの接触層よりも薄い
    ことを特徴とする請求項10に記載の半導体デバイス。
  16. 前記基台の上に直立したIII族の窒化物の複数のナノ構造は、
    基台上に位置するn型の複数の半導体ナノワイヤコアと、
    前記基台上に位置する絶縁性マスク層であって、前記ナノワイヤコアが、該絶縁性マスク層の開口を通って露出した前記基台の半導体表面の部分からエピタキシャルに延在する半導体ナノワイヤを含む絶縁性マスク層と、
    ナノワイヤコアの個々の上および周辺に延在するp型GaNの複数の半導体シェルと、
    を含む
    ことを特徴とする請求項10に記載の半導体デバイス。
  17. 前記第1の及び前記第2のTCFの接触層は、インジウムスズ酸化物(ITO)、ドープされた亜鉛酸化物、または、ドープされたスズ酸化物を含む
    ことを特徴とする請求項11に記載の半導体デバイス。
  18. 前記第1のTCFの接触層は、蒸着されたITOを含み、
    前記第2のTCFの接触層は、スパッタリングされたITOを含む
    ことを特徴とする請求項11に記載の半導体デバイス。
  19. 前記第1のTCFの接触層は、蒸着されたITOを含み、
    前記第2のTCFの接触層は、CVD堆積されたスズ酸化物であってフッ素がドープされたスズ酸化物を含む
    ことを特徴とする請求項11に記載の半導体デバイス。
  20. III族の窒化物半導体のナノ構造の側壁の上に第1の透明導電膜(TCF)の接触層を堆積する工程と、
    前記第1のTCFの接触層の上に第2のTCFの接触層を堆積する工程と、を有し、
    前記第1のTCFの接触層の密度は、前記第2の接触層の密度よりも低い
    ことを特徴とする半導体デバイスの製造方法。
  21. 前記第1のTCFの接触層の厚さは、前記第2のTCFの接触層の厚さよりも小さい
    ことを特徴とする請求項20に記載の半導体デバイスの製造方法。
  22. 前記第1のTCFの接触層の厚さは、前記第2のTCFの接触層の厚さの0.1倍より小さい
    ことを特徴とする請求項21に記載の半導体デバイスの製造方法。
  23. 基台の上に直立したIII族の窒化物の複数のナノ構造と、
    前記基板から遠位に位置するナノ構造の端部の上の上部コンタクトと、を備え、
    前記上部コンタクトは、
    前記III族の窒化物のナノ構造上の第1の透明導電膜(TCF)の接触層と、
    前記第1のTCFの接触層の上の第2のTCFの接触層と、
    を含み、
    前記第1のTCFの接触層の密度は、前記第2の接触層の密度よりも低い
    ことを特徴とする半導体デバイス。
  24. 前記第1のTCFの接触層の厚さは、前記第2のTCFの接触層の厚さよりも小さい
    ことを特徴とする請求項23に記載の半導体デバイス。
  25. 前記第1のTCFの接触層の厚さは、前記第2のTCFの接触層の厚さの0.1倍より小さい
    ことを特徴とする請求項24に記載の半導体デバイス。
JP2016501456A 2013-03-15 2014-03-12 2ステップの透明導電膜の堆積方法、及び、GaNナノワイヤデバイスの製造方法 Pending JP2016518703A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361787299P 2013-03-15 2013-03-15
US61/787,299 2013-03-15
PCT/US2014/024268 WO2014150800A1 (en) 2013-03-15 2014-03-12 Two step transparent conductive film deposition method and gan nanowire devices made by the method

Publications (1)

Publication Number Publication Date
JP2016518703A true JP2016518703A (ja) 2016-06-23

Family

ID=51580829

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016501456A Pending JP2016518703A (ja) 2013-03-15 2014-03-12 2ステップの透明導電膜の堆積方法、及び、GaNナノワイヤデバイスの製造方法

Country Status (4)

Country Link
US (1) US20160020364A1 (ja)
EP (1) EP2973757A4 (ja)
JP (1) JP2016518703A (ja)
WO (1) WO2014150800A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020025020A (ja) * 2018-08-07 2020-02-13 豊田合成株式会社 半導体レーザー素子とその製造方法
JP2020057640A (ja) * 2018-09-28 2020-04-09 セイコーエプソン株式会社 発光装置およびプロジェクター
JP2021044329A (ja) * 2019-09-10 2021-03-18 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
JP2021061272A (ja) * 2019-10-03 2021-04-15 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
JP2022141079A (ja) * 2021-03-15 2022-09-29 セイコーエプソン株式会社 発光装置、プロジェクター、およびディスプレイ
US11462659B2 (en) 2019-09-10 2022-10-04 Koito Manufacturing Co., Ltd. Semiconductor light emitting device and manufacturing method of semiconductor light emitting device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016519421A (ja) 2013-03-15 2016-06-30 グロ アーベーGlo Ab ナノワイヤledの抽出効率を向上させる高誘電体膜
KR102345543B1 (ko) * 2015-08-03 2021-12-30 삼성전자주식회사 펠리클 및 이를 포함하는 포토마스크 조립체
US20180173300A1 (en) * 2016-12-19 2018-06-21 Microsoft Technology Licensing, Llc Interactive virtual objects in mixed reality environments
KR20230013728A (ko) * 2021-07-19 2023-01-27 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3394488B2 (ja) * 2000-01-24 2003-04-07 星和電機株式会社 窒化ガリウム系半導体発光素子及びその製造方法
JP4438422B2 (ja) * 2004-01-20 2010-03-24 日亜化学工業株式会社 半導体発光素子
WO2006011497A1 (ja) * 2004-07-30 2006-02-02 Fujikura Ltd. 発光素子及びその製造方法
KR100793337B1 (ko) * 2006-11-20 2008-01-11 삼성전기주식회사 질화물계 반도체 발광소자 및 그 제조방법
TWI366291B (en) * 2007-03-30 2012-06-11 Epistar Corp Semiconductor light-emitting device having stacked transparent electrodes
US8222740B2 (en) * 2008-10-28 2012-07-17 Jagdish Narayan Zinc oxide based composites and methods for their fabrication
JP4886766B2 (ja) * 2008-12-25 2012-02-29 株式会社東芝 半導体発光素子
AU2011268135B2 (en) * 2010-06-18 2014-06-12 Glo Ab Nanowire LED structure and method for manufacturing the same
JP2013008817A (ja) * 2011-06-24 2013-01-10 Toshiba Corp 半導体発光素子及びその製造方法
KR101964890B1 (ko) * 2011-07-12 2019-04-03 삼성전자주식회사 나노구조의 발광소자
US8350249B1 (en) * 2011-09-26 2013-01-08 Glo Ab Coalesced nanowire structures with interstitial voids and method for manufacturing the same
CN103022308A (zh) * 2011-09-26 2013-04-03 展晶科技(深圳)有限公司 发光二极管晶粒及其制造方法
TWI505500B (zh) * 2012-06-07 2015-10-21 Lextar Electronics Corp 發光二極體及其製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020025020A (ja) * 2018-08-07 2020-02-13 豊田合成株式会社 半導体レーザー素子とその製造方法
JP7205820B2 (ja) 2018-08-07 2023-01-17 豊田合成株式会社 半導体レーザー素子とその製造方法
JP2020057640A (ja) * 2018-09-28 2020-04-09 セイコーエプソン株式会社 発光装置およびプロジェクター
JP7320770B2 (ja) 2018-09-28 2023-08-04 セイコーエプソン株式会社 発光装置およびプロジェクター
JP2021044329A (ja) * 2019-09-10 2021-03-18 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
US11462659B2 (en) 2019-09-10 2022-10-04 Koito Manufacturing Co., Ltd. Semiconductor light emitting device and manufacturing method of semiconductor light emitting device
JP7236078B2 (ja) 2019-09-10 2023-03-09 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
JP2021061272A (ja) * 2019-10-03 2021-04-15 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
JP7336767B2 (ja) 2019-10-03 2023-09-01 株式会社小糸製作所 半導体発光素子および半導体発光素子の製造方法
JP2022141079A (ja) * 2021-03-15 2022-09-29 セイコーエプソン株式会社 発光装置、プロジェクター、およびディスプレイ
JP7320794B2 (ja) 2021-03-15 2023-08-04 セイコーエプソン株式会社 発光装置、プロジェクター、およびディスプレイ

Also Published As

Publication number Publication date
EP2973757A1 (en) 2016-01-20
WO2014150800A1 (en) 2014-09-25
EP2973757A4 (en) 2016-11-02
US20160020364A1 (en) 2016-01-21

Similar Documents

Publication Publication Date Title
JP6486519B2 (ja) ナノワイヤサイズの光電構造及びその選択された部分を改質する方法
TWI621278B (zh) 具有應變改質表面活性區域之第三族氮化物奈米線led及其製造方法
JP2016518703A (ja) 2ステップの透明導電膜の堆積方法、及び、GaNナノワイヤデバイスの製造方法
CN107251239B (zh) 具有应变改性表面有源区域的iii价氮化物纳米线和其制造方法
US8901534B2 (en) Coalesced nanowire structures with interstitial voids and method for manufacturing the same
US9570651B2 (en) Coalesced nanowire structures with interstitial voids and method for manufacturing the same
JP6219506B2 (ja) ナノワイヤデバイスの活性領域の平坦化および規定のための絶縁層
US10079331B2 (en) High index dielectric film to increase extraction efficiency of nanowire LEDs
US9196787B2 (en) Nanowire LED structure with decreased leakage and method of making same
US9196792B2 (en) Nanowire LED structure with decreased leakage and method of making same
TW201511334A (zh) 具有經減低漏電之奈米線發光二極體結構及其製造方法