JP2016212837A - 基準電圧生成回路、レギュレータ、半導体装置 - Google Patents

Abstract

【課題】出力精度の高い基準電圧生成回路を提供する。【解決手段】基準電圧生成回路２０は、それぞれ温度特性の異なる基準電圧ＶｒｅｆＡ〜ＶｒｅｆＣを生成する基準電圧源２１Ａ〜２１Ｃと、基準電圧ＶｒｅｆＡと基準電圧ＶｒｅｆＢとを比較して比較信号Ｓｘを生成するコンパレータ２３ｘと、基準電圧ＶｒｅｆＢと基準電圧ＶｒｅｆＣとを比較して比較信号Ｓｙを生成するコンパレータ２３ｙと、比較信号Ｓｘと比較信号Ｓｙから切替信号ＳＡ〜ＳＣを生成する論理演算部２４と、切替信号ＳＡ〜ＳＣに応じて基準電圧ＶｒｅｆＡ〜ＶｒｅｆＣのいずれかを基準電圧Ｖｒｅｆとして選択出力するセレクタ２２と、を有する。【選択図】図５

Description

本発明は、基準電圧生成回路及びレギュレータ、並びに、これらを集積化した半導体装置に関するものである。

近年、入力電圧から電源変動や温度変動の影響を受けにくい出力電圧を生成する半導体装置（いわゆる電圧リファレンスＩＣ）が種々のアプリケーションで用いられている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１１−２３２９３１号公報

しかし、電圧リファレンスＩＣの高精度化については、さらなる改善の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の問題点に鑑み、出力精度の高い基準電圧生成回路及びレギュレータ、並びに、これらを集積化した半導体装置を提供することを目的とする。

本明細書中に開示されている基準電圧生成回路は、第１基準電圧を生成する第１基準電圧源と、前記第１基準電圧とは温度特性の異なる第２基準電圧を生成する第２基準電圧源と、前記第１基準電圧と前記第２基準電圧とを比較して第１比較信号を生成する第１コンパレータと、前記第１比較信号に応じて前記第１基準電圧と前記第２基準電圧の一方を基準電圧として選択出力するセレクタと、を有する構成（第１の構成）とされている。

また、本明細書中に開示されている基準電圧生成回路は、アンプと、前記アンプの出力端と前記アンプの第１入力端との間に接続された第１抵抗と、前記アンプの出力端と前記アンプの第２入力端との間に接続された第２抵抗と、前記アンプの第２入力端と接地端との間に接続された第３抵抗と、前記アンプの第１入力端と接地端との間に接続された第１ダイオードと、前記アンプの第２入力端と接地端との間に接続された複数並列の第２ダイオードと、を有し、前記第１抵抗及び前記第２抵抗の一方は、第１抵抗部と、前記第１抵抗部とは異なる温度特性を備えた第２抵抗部と、トリミング信号に応じて前記第１抵抗部及び前記第２抵抗部の各抵抗値を合成抵抗値不変で調整する第１トリミング部と、を含む構成（第２の構成）とされている。

また、本明細書中に開示されている基準電圧生成回路は、アンプと、前記アンプの出力端と前記アンプの第１入力端との間に接続された第１抵抗と、前記アンプの出力端と前記アンプの第２入力端との間に接続された第２抵抗と、前記アンプの第２入力端と接地端との間に接続された第３抵抗と、前記アンプの第１入力端と接地端との間に接続された第１ダイオードと、前記アンプの第２入力端と接地端との間に接続された複数並列の第２ダイオードと、を有し、前記第１抵抗及び前記第２抵抗の一方は、ポリ抵抗部と拡散抵抗部とを組み合わせて成る構成（第３の構成）とされている。

また、本明細書中に開示されているレギュレータは、帰還電圧が基準電圧と一致するように増幅電圧を出力するアンプと、前記増幅電圧を分圧して前記帰還電圧を生成する抵抗ラダーと、前記抵抗ラダーに含まれる第１抵抗列の両端ノードまたは中間ノードから一つを選択して定電圧の出力端に接続する第１スイッチ群と、前記抵抗ラダーに含まれる第２抵抗列に対して並列接続された第２スイッチ群と、トリミング信号に応じて前記第１スイッチ群及び前記第２スイッチ群を制御するデコーダと、を有する構成（第４の構成）とされている。

また、本明細書中に開示されている半導体装置は、上記第１〜第３いずれかの構成から成る基準電圧生成回路、または、上記第４の構成から成るレギュレータを有する構成（第５の構成）とされている。

なお、本発明のその他の特徴、要素、ステップ、利点、及び、特性については、以下に続く詳細な説明やこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、出力精度の高い基準電圧生成回路及びレギュレータ、並びに、これらを集積化した半導体装置を提供することが可能となる。

半導体装置１の全体構成例を示すブロック図 プリレギュレータ１０の一構成例を示す回路図 基準電圧生成回路２０の第１構成例を示す回路図 第１構成例における基準電圧Ｖｒｅｆの温度特性図 基準電圧生成回路２０の第２構成例を示す回路図 第２構成例における基準電圧Ｖｒｅｆの温度特性図 基準電圧生成回路２０の第３構成例を示す回路図 拡散抵抗部Ｒ２ｂの素子構造を示す縦断面図 拡散抵抗部Ｒ２ｂの温度特性図 第３構成例における基準電圧Ｖｒｅｆの温度特性図 基準電圧生成回路２０の第４構成例を示す回路図 基準電圧生成回路２０の第５構成例を示す回路図 レギュレータ３０の第１構成例を示す回路図 レギュレータ３０の第２構成例を示す回路図 レギュレータ３０の第３構成例を示す回路図 第３構成例におけるトリミング動作図

＜半導体装置＞
図１は、半導体装置１の全体構成例を示すブロック図である。本構成例の半導体装置１は、入力電圧Ｖｉｎから電源変動や温度変動の影響を受けにくい出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ３を生成して装置外部に出力する電圧リファレンスＩＣであり、プリレギュレータ１０と、基準電圧生成回路２０と、レギュレータ３０と、バッファ４０と、不揮発性メモリ５０と、を集積化して成る。なお、出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ３は、後段に接続されるコンパレータやオペアンプなどのリファレンスとして好適に利用することができる。

プリレギュレータ１０は、入力電圧Ｖｉｎの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、入力電圧Ｖｉｎから所定の第１内部電源電圧Ｖａと第２内部電源電圧Ｖｂを生成する。第１内部電源電圧Ｖａは、レギュレータ３０及びバッファ４０の電源電圧として用いられているほか、第１出力電圧Ｖｏｕｔ１として半導体装置１の外部にも出力されている。一方、第２内部電源電圧Ｖｂは、基準電圧生成回路２０の電源電圧として用いられている。

基準電圧生成回路２０は、第２内部電源電圧Ｖｂの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、プリレギュレータ１０から第２内部電源電圧Ｖｂの供給を受けて所定の基準電圧Ｖｒｅｆを生成する。特に、入力電圧Ｖｉｎの変動範囲が広い場合には、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆを直接的に生成するのではなく、入力電圧Ｖｉｎをある程度安定化させた第２内部電源電圧Ｖｂから基準電圧Ｖｒｅｆを生成することが望ましい。このような構成であれば、入力電圧Ｖｉｎの変動に依ることなく所望の基準電圧Ｖｒｅｆを安定に生成することができる。ただし、基準電圧生成回路２０は、必ずしも第２内部電源電圧Ｖｂから基準電圧Ｖｒｅｆを生成する構成に限定されるものではない。すなわち、所望の基準電圧Ｖｒｅｆを安定に生成することができるのであれば、入力電圧Ｖｉｎから基準電圧Ｖｒｅｆを直接的に生成する構成としてもよい。なお、基準電圧Ｖｒｅｆは、出力帰還制御用リファレンスとして、レギュレータ３０に出力されている。

レギュレータ３０は、第１内部電源電圧Ｖａの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、プリレギュレータ１０から第１内部電源電圧Ｖａの供給を受けて所定の定電圧Ｖｒｅｇを生成する。具体的に述べると、レギュレータ３０は、定電圧Ｖｒｅｇ（またはこれに応じた帰還電圧Ｖｆｂ）が基準電圧Ｖｒｅｆと一致するように、出力帰還制御を行う。なお、定電圧Ｖｒｅｇは、バッファ４０に出力されているほか、第２出力電圧Ｖｏｕｔ２として半導体装置１の外部にも出力されている。

バッファ４０は、第１内部電源電圧Ｖａの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、レギュレータ３０から定電圧Ｖｒｅｇの入力を受けてバッファ電圧Ｖｂｕｆｆを出力する。なお、バッファ電圧Ｖｂｕｆｆは、第３出力電圧Ｖｏｕｔ３として半導体装置１の外部に出力されている。

不揮発性メモリ５０は、入力電圧Ｖｉｎの供給を受けて動作し、半導体装置１で用いられる種々の制御データ（例えば、基準電圧生成回路２０の温度特性やレギュレータ３０の出力ゲインを調整するためのトリミング信号）を不揮発的に格納する。なお、不揮発性メモリ５０としては、例えば、ＥＥＰＲＯＭ［electrically erasable programmable read-only memory］などを好適に用いることができる。また、不揮発性メモリ５０には、半導体装置１の外部からデータアクセスを行うためのインタフェイスとして、クロック信号ＳＣＬとデータ信号ＳＤＡを用いるＩ^２Ｃバスが接続されている。

なお、本図では明示されていないが、半導体装置１は、上記各ブロック（特にプリレギュレータ１０、基準電圧生成回路２０、レギュレータ３０、及び、バッファ４０）の動作可否を制御するためのイネーブル信号を受け付ける構成としてもよい。

＜プリレギュレータ＞
図２は、プリレギュレータ１０の一構成例を示す回路図である。本構成例のプリレギュレータ１０は、バンドギャップ基準電圧源１１と、オペアンプ１２及び１３と、抵抗１４〜１７と、を含む。

バンドギャップ基準電圧源１１は、入力電圧Ｖｉｎの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、入力電圧Ｖｉｎから電源変動や温度変動の影響を受けにくいバンドギャップ基準電圧Ｖｂｇを生成する。

オペアンプ１２は、入力電圧Ｖｉｎの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、非反転入力端（＋）に入力されるバンドギャップ基準電圧Ｖｂｇと、反転入力端（−）に入力される分圧電圧Ｖａ’（＝第１内部電源電圧Ｖａの分圧電圧）とが一致するように、第１内部電源電圧Ｖａの出力帰還制御を行う。

オペアンプ１３は、入力電圧Ｖｉｎの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、非反転入力端（＋）に入力されるバンドギャップ基準電圧Ｖｂｇと、反転入力端（−）に入力される分圧電圧Ｖｂ’（＝第２内部電源電圧Ｖｂの分圧電圧）とが一致するように、第２内部電源電圧Ｖｂの出力帰還制御を行う。

抵抗１４及び１５は、オペアンプ１２の出力端（＝第１内部電源電圧Ｖａの印加端）と接地電圧Ｖｓｓの印加端との間に接続されており、互いの接続ノードから分圧電圧Ｖａ’を出力する第１分圧回路として機能する。

抵抗１６及び１７は、オペアンプ１３の出力端（＝第２内部電源電圧Ｖｂの印加端）と接地電圧Ｖｓｓの印加端との間に接続されており、互いの接続ノードから分圧電圧Ｖｂ’を出力する第２分圧回路として機能する。

＜基準電圧生成回路（第１構成例）＞
図３は、基準電圧生成回路２０の第１構成例を示す回路図である。第１構成例の基準電圧生成回路２０としては、バンドギャップ基準電圧源２１を好適に用いることができる。バンドギャップ基準電圧源２１は、抵抗Ｒ１〜Ｒ３（いずれもポリ抵抗）と、ダイオードＤ１及びＤ２と、オペアンプＡＭＰと、を含む。

オペアンプＡＭＰの第１電源端は、第２内部電源電圧Ｖｂの印加端に接続されている。オペアンプＡＭＰの第２電源端は、接地電圧Ｖｓｓの印加端に接続されている。抵抗Ｒ１の第１端と抵抗Ｒ２の第１端は、いずれもオペアンプＡＭＰの出力端（＝基準電圧Ｖｒｅｆの出力端）に接続されている。抵抗Ｒ１の第２端とダイオードＤ１のアノードは、いずれもオペアンプＡＭＰの非反転入力端（＋）に接続されている。抵抗Ｒ２の第２端と抵抗Ｒ３の第１端は、いずれもオペアンプＡＭＰの反転入力端（−）に接続されている。抵抗Ｒ３の第２端は、ダイオードＤ２のアノードに接続されている。ダイオードＤ１のカソードとダイオードＤ２のカソードは、いずれも接地電圧Ｖｓｓの印加端に接続されている。ただし、抵抗Ｒ３は、ダイオードＤ２のアノード側ではなく、ダイオードＤ２のカソード側に接続しても構わない。

ダイオードＤ２は、ダイオードＤ１をｍ個（例えばｍ＝４）並列接続したものに相当する。すなわち、ダイオードＤ２のＰＮ接合面積は、ダイオードＤ１のＰＮ接合面積に対してｍ倍となるように設計されている。従って、ダイオードＤ２の電流密度は、ダイオードＤ１の電流密度よりも小さくなる。ダイオードＤ１及びＤ２としては、ゲート・ドレイン間ないしはベース・コレクタ間がショートされたトランジスタ（＝いわゆるダイオード接続トランジスタ）を用いてもよい。

なお、上記の回路構成は、先出のバンドギャップ基準電圧源１１にも適用することが可能である。

次に、バンドギャップ基準電圧源２１の動作について説明する。オペアンプＡＭＰは、非反転入力端（＋）に入力される第１ノード電圧Ｖ１と、反転入力端（−）に入力される第２ノード電圧Ｖ２とが一致（イマジナリショート）するように、基準電圧Ｖｒｅｆの負帰還制御を行う。その結果、基準電圧Ｖｒｅｆは、次の（１）式で表される。

なお、Ｒ１〜Ｒ３は抵抗Ｒ１〜Ｒ３の抵抗値（例えば、Ｒ１＝Ｒ２＝２５０ｋΩ）、Ｖｆ１はダイオードＤ１の順方向降下電圧、Ｉｓ１及びＩｓ２はダイオードＤ１及びＤ２の飽和電流、並びに、Ｖｔは熱電圧を示している。

上記（１）式において、右辺第１項は負の温度係数を持ち、右辺第２項は正の温度係数を持つ。従って、抵抗Ｒ１〜Ｒ３の抵抗値、及び、飽和電流Ｉｓ１及びＩｓ２の電流値を適宜調整することにより、基準電圧Ｖｒｅｆの温度特性を理想的にはフラットにすることができる。

図４は、第１構成例における基準電圧Ｖｒｅｆの温度特性図である。本図の横軸は温度を示しており、縦軸は基準電圧Ｖｒｅｆを示している。本図で示したように、第１構成例における基準電圧Ｖｒｅｆの温度特性は、実際には必ずしもフラットではなく、温度変化に対して極大値を持つ凸型（卵型）となる。このような温度特性では、基準電圧Ｖｒｅｆに１８ｐｐｍ／℃程度の温度ドリフトが生じるので、さらなる改善の余地があった。

＜基準電圧生成回路（第２構成例）＞
図５は、基準電圧生成回路２０の第２構成例を示す回路図である。第２構成例の基準電圧生成回路２０は、第１バンドギャップ基準電圧源２１Ａと、第２バンドギャップ基準電圧源２１Ｂと、第３バンドギャップ基準電圧源２１Ｃと、セレクタ２２と、第１コンパレータ２３ｘと、第２コンパレータ２３ｙと、論理演算部２４と、を含む。

第１バンドギャップ基準電圧源２１Ａは、第２内部電源電圧Ｖｂの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、第１基準電圧ＶｒｅｆＡを生成する。

第２バンドギャップ基準電圧源２１Ｂは、第２内部電源電圧Ｖｂの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、第１基準電圧ＶｒｅｆＡとは温度特性の異なる第２基準電圧ＶｒｅｆＢを生成する。

第３バンドギャップ基準電圧源２１Ｃは、第２内部電源電圧Ｖｂの印加端と接地電圧Ｖｓｓの印加端との間に接続されており、第１基準電圧ＶｒｅｆＡ及び第２基準電圧ＶｒｅｆＢのいずれとも温度特性の異なる第３基準電圧ＶｒｅｆＣを生成する。

なお、第１バンドギャップ基準電圧源２１Ａ、第２バンドギャップ基準電圧源２１Ｂ、第３バンドギャップ基準電圧源２１Ｃは、それぞれ、図３で示したバンドギャップ基準電圧２１と同様の構成から成る。ただし、抵抗Ｒ２と抵抗Ｒ３の抵抗比（Ｒ２／Ｒ３）は、各基準電圧源毎に異なっている。

セレクタ２２は、ＰＭＯＳＦＥＴ［p-channel type metal oxide semiconductor field effect transistor］２２Ａ〜２２Ｃを含み、論理演算部２４から入力される切替信号ＳＡ〜ＳＣに応じて、第１基準電圧ＶｒｅｆＡ、第２基準電圧ＶｒｅｆＢ、及び、第３基準電圧ＶｒｅｆＣのいずれか一つを基準電圧Ｖｒｅｆとして選択出力する。

ＰＭＯＳＦＥＴ２２Ａは、第１バンドギャップ基準電圧源２１Ａの出力端（＝第１基準電圧ＶｒｅｆＡの出力端）と基準電圧生成回路２０の出力端（＝基準電圧Ｖｒｅｆの出力端）との間に接続されており、切替信号ＳＡがローレベルであるときにオンし、切替信号ＳＡがハイレベルであるときにオフする。

ＰＭＯＳＦＥＴ２２Ｂは、第２バンドギャップ基準電圧源２１Ｂの出力端（＝第２基準電圧ＶｒｅｆＢの出力端）と基準電圧生成回路２０の出力端（＝基準電圧Ｖｒｅｆの出力端）との間に接続されており、切替信号ＳＢがローレベルであるときにオンし、切替信号ＳＢがハイレベルであるときにオフする。

ＰＭＯＳＦＥＴ２２Ｃは、第３バンドギャップ基準電圧源２１Ｃの出力端（＝第３基準電圧ＶｒｅｆＣの出力端）と基準電圧生成回路２０の出力端（＝基準電圧Ｖｒｅｆの出力端）との間に接続されており、切替信号ＳＣがローレベルであるときにオンし、切替信号ＳＣがハイレベルであるときにオフする。

すなわち、切替信号ＳＡがローレベルで切替信号ＳＢ及びＳＣがハイレベルであるときには、第１基準電圧ＶｒｅｆＡが基準電圧Ｖｒｅｆとして選択出力される。また、切替信号ＳＢがローレベルで切替信号ＳＡ及びＳＣがハイレベルであるときには、第２基準電圧ＶｒｅｆＢが基準電圧Ｖｒｅｆとして選択出力される。また、切替信号ＳＣがローレベルで切替信号ＳＡ及びＳＢがハイレベルであるときには、第３基準電圧ＶｒｅｆＣが基準電圧Ｖｒｅｆとして選択出力される。

第１コンパレータ２３ｘは、非反転入力端（＋）に入力される第１基準電圧ＶｒｅｆＡと反転入力端（−）に入力される第２基準電圧ＶｒｅｆＢとを比較して第１比較信号Ｓｘを生成する。第１比較信号Ｓｘは、第１基準電圧ＶｒｅｆＡが第２基準電圧ＶｒｅｆＢよりも高いときにハイレベルとなり、逆に、第１基準電圧ＶｒｅｆＡが第２基準電圧ＶｒｅｆＢよりも低いときにローレベルとなる。

第２コンパレータ２３ｙは、非反転入力端（＋）に入力される第２基準電圧ＶｒｅｆＢと反転入力端（−）に入力される第３基準電圧ＶｒｅｆＣとを比較して第２比較信号Ｓｙを生成する。第２比較信号Ｓｙは、第２基準電圧ＶｒｅｆＢが第３基準電圧ＶｒｅｆＣよりも高いときにハイレベルとなり、逆に、第２基準電圧ＶｒｅｆＢが第３基準電圧ＶｒｅｆＣよりも低いときにローレベルとなる。

論理演算部２４は、第１比較信号Ｓｘと第２比較信号Ｓｙから切替信号ＳＡ〜ＳＣを生成する回路ブロックであり、ＮＡＮＤゲート２４ａと、ＮＡＮＤゲート２４ｂと、ＯＲゲート２４ｃと、を含む。

ＮＡＮＤゲート２４ａは、第１入力端に入力される第１比較信号Ｓｘと第２入力端に入力される第２比較信号Ｓｙとの否定論理積演算を行うことにより、切替信号ＳＡを生成する。切替信号ＳＡは、第１比較信号Ｓｘと第２比較信号Ｓｙがいずれもハイレベルであるときにローレベルとなり、第１比較信号Ｓｘと第２比較信号Ｓｙの少なくとも一方がローレベルであるときにハイレベルとなる。

ＮＡＮＤゲート２４ｂは、第１反転入力端に入力される第１比較信号Ｓｘと第２入力端に入力される第２比較信号Ｓｙとの否定論理積演算を行うことにより、切替信号ＳＢを生成する。切替信号ＳＢは、第１比較信号Ｓｘがローレベルであって第２比較信号Ｓｙがハイレベルであるときにローレベルとなり、第１比較信号Ｓｘがハイレベルであるか第２比較信号Ｓｙがローレベルであるときにハイレベルとなる。

ＯＲゲート２４ｃは、第１入力端に入力される第１比較信号Ｓｘと第２入力端に入力される第２比較信号Ｓｙとの論理和演算を行うことにより、切替信号ＳＣを生成する。切替信号ＳＣは、第１比較信号Ｓｘと第２比較信号Ｓｙがいずれもローレベルであるときにローレベルとなり、第１比較信号Ｓｘと第２比較信号Ｓｙの少なくとも一方がハイレベルであるときにハイレベルとなる。

図６は、第２構成例における基準電圧Ｖｒｅｆの温度特性図であり、上から順に、基準電圧Ｖｒｅｆ（太い実線）、第１基準電圧ＶｒｅｆＡ（破線）、第２基準電圧ＶｒｅｆＢ（一点鎖線）、第３基準電圧ＶｒｅｆＣ（二点鎖線）、第１比較信号Ｓｘ、第２比較信号Ｓｙ、及び、切替信号ＳＡ〜ＳＣが描写されている。また、本図の横軸は温度（−８０℃〜＋１６０℃）を示している。

本図の例において、第１バンドギャップ基準電圧源２１Ａは、第１基準電圧ＶｒｅｆＡが−２０℃付近で極大となる温度特性を示すように設計されている。また、第２バンドギャップ基準電圧源２１Ｂは、第２基準電圧ＶｒｅｆＢが＋４０℃付近で極大となる温度特性を示すように設計されている。また、第３バンドギャップ基準電圧源２１Ｃは、第３基準電圧ＶｒｅｆＣが＋１００℃付近で極大となる温度特性を示すように設計されている。なお、ピーク温度の調整は、抵抗Ｒ２と抵抗Ｒ３との抵抗比を変えることにより、任意に調整することができる。

ＶｒｅｆＡ＞ＶｒｅｆＢ＞ＶｒｅｆＣとなる温度範囲（おおよそ＋１０℃未満）では、第１比較信号Ｓｘと第２比較信号Ｓｙがいずれもハイレベルとなるので、切替信号ＳＡがローレベルとなり、切替信号ＳＢ及びＳＣがハイレベルとなる。その結果、ＰＭＯＳＦＥＴ２２ＡがオンしてＰＭＯＳＦＥＴ２２Ｂ及び２２Ｃがオフするので、第１基準電圧ＶｒｅｆＡが基準電圧Ｖｒｅｆとして出力される。

一方、ＶｒｅｆＢ＞ＶｒｅｆＡ、ＶｒｅｆＣとなる温度範囲（おおよそ＋１０℃〜＋７０℃）では、第１比較信号Ｓｘがローレベルとなり、第２比較信号Ｓｙがハイレベルとなるので、切替信号ＳＢがローレベルとなり、切替信号ＳＡ及びＳＣがハイレベルとなる。その結果、ＰＭＯＳＦＥＴ２２ＢがオンしてＰＭＯＳＦＥＴ２２Ａ及び２２Ｃがオフするので、第２基準電圧ＶｒｅｆＢが基準電圧Ｖｒｅｆとして出力される。

また、ＶｒｅｆＣ＞ＶｒｅｆＢ＞ＶｒｅｆＡとなる温度範囲（おおよそ＋７０℃以上）では、第１比較信号Ｓｘと第２比較信号Ｓｙがいずれもローレベルとなるので、切替信号ＳＣがローレベルとなり、切替信号ＳＡ及びＳＢがハイレベルとなる。その結果、ＰＭＯＳＦＥＴ２２ＣがオンしてＰＭＯＳＦＥＴ２２Ａ及び２２Ｂがオフするので、第３基準電圧ＶｒｅｆＣが基準電圧Ｖｒｅｆとして出力される。

このように、第２構成例の基準電圧生成回路２０では、極めて簡易な回路構成により、温度特性がフラットになっている領域（第１基準電圧ＶｒｅｆＡ、第２基準電圧ＶｒｅｆＢ、及び、第３基準電圧ＶｒｅｆＣそれぞれの極大値付近）をロジカルに選択して出力することができるので、基準電圧Ｖｒｅｆの温度ドリフトを低減することが可能となる。

なお、上記では、３つのバンドギャップ基準電圧源を択一的に用いる構成を例に挙げたが、バンドギャップ基準電圧源の個数はこれに限定されるものではなく、２つであっても構わないし４つ以上であっても構わない。

＜基準電圧生成回路（第３構成例）＞
図７は、基準電圧生成回路２０の第３構成例を示す回路図である。第３構成例は、先の第１構成例（図３）をベースとしつつ、抵抗Ｒ２がポリ抵抗部Ｒ２ａと拡散抵抗部Ｒ２ｂとを組み合わせて成る点に特徴を有する。そこで、第１構成例と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第３構成例の特徴部分について重点的な説明を行う。

ポリ抵抗部Ｒ２ａとしては、抵抗Ｒ１や抵抗Ｒ３と同じく、ポリ抵抗（ポリシリコン抵抗）が用いられている。一方、拡散抵抗部Ｒ２ｂとしては、ポリ抵抗部Ｒ２ａと温度特性の異なる拡散抵抗が用いられている。

ただし、抵抗Ｒ１と抵抗Ｒ２は、いずれも同一の抵抗値を持つように設計されている。すなわち、ポリ抵抗部Ｒ２ａと拡散抵抗部Ｒ２ｂは、その合成抵抗値が抵抗Ｒ１の抵抗値と一致するように設計されている（例えば、Ｒ２ａ＋Ｒ２ｂ＝Ｒ１＝２５０ｋΩ）。

図８は、拡散抵抗部Ｒ２ｂの素子構造を示す縦断面図である。本図で示すように、拡散抵抗部Ｒ２ｂは、ｐ型の半導体基板１０１に形成された一対の第１低濃度ｎ型拡散領域１０２と、一対の第１低濃度ｎ型拡散領域１０２に各々形成された一対の高濃度ｎ型拡散領域１０３（コンタクト領域）と、一対の第１低濃度ｎ型拡散領域１０２に挟まれる形で半導体基板１０１に形成された第２低濃度ｎ型拡散領域１０４と、一対の高濃度ｎ型拡散領域１０３上に各々形成された一対のシリサイド電極１０５と、を含む。

なお、一対のシリサイド電極１０５には、それぞれ、一対の配線１０６が接続されている。また、一対の第１低濃度ｎ型拡散領域１０２、一対の高濃度ｎ型拡散領域１０３、並びに、第２低濃度ｎ型拡散領域１０４は、いずれも絶縁層１０７により被覆されている。また、拡散抵抗部Ｒ２ｂは、その周囲に形成された素子分離領域１０８により、隣接する他の素子から電気的に分離されている。

また、拡散抵抗部Ｒ２ｂは、不揮発性メモリ５０を形成する浮遊ゲート型のセルトランジスタを流用して形成することができる。すなわち、第２低濃度ｎ型拡散領域１０４上には、本図で示すように、絶縁層１０７を挟んで浮遊ゲート領域１０９が形成されている。

上記の素子構造を有する拡散抵抗部Ｒ２ｂでは、第２低濃度拡散領域１０４（すなわちセルトランジスタのトンネル領域）が抵抗成分として利用される。ここで、第２低濃度ｎ型拡散領域１０４は、拡散抵抗部Ｒ２ｂの抵抗値が温度変化に対して極小値を持つようにその不純物濃度が調整されている。

図９は、拡散抵抗部Ｒ２ｂの温度特性図である。本図の横軸は温度を示しており、縦軸は拡散抵抗部Ｒ２ｂの抵抗値を示している。本図で示したように、拡散抵抗部Ｒ２ｂの抵抗値は、第２低濃度ｎ型拡散領域１０４の不純物濃度を適宜調整することにより、温度変化に対して極小値を持つ凹型（椀型）となる。

図１０は、第３構成例における基準電圧Ｖｒｅｆの温度特性図である。本図の横軸は温度を示しており、縦軸は基準電圧Ｖｒｅｆを示している。バンドギャップ基準電圧源２１を形成する抵抗Ｒ２の一部として、図９の温度特性を持つ拡散抵抗部Ｒ２ｂを加えることにより、図４の温度特性をキャンセルすることができる。

従って、本図で示したように、基準電圧Ｖｒｅｆの温度特性を極めてフラットなものとすることが可能となり、延いては、基準電圧Ｖｒｅｆの温度ドリフトを１ｐｐｍ／℃以下（例えば０．２ｐｐｍ／℃）にまで抑え込むことが可能となる。

なお、上記では、抵抗Ｒ２の一部として拡散抵抗部Ｒ２ｂを加える構成を例示したが、抵抗Ｒ１と抵抗Ｒ２との関係を入れ替え、抵抗Ｒ１の一部として拡散抵抗部を加える構成としても、上記と同様の効果を得ることが可能である。

＜基準電圧生成回路（第４構成例）＞
図１１は、基準電圧生成回路２０の第４構成例を示す回路図である。第４構成例は、先の第３構成例（図７）をベースとしつつ、第２抵抗Ｒ２にトリミング機能（＝ポリ抵抗部Ｒ２ａと拡散抵抗部Ｒ２ｂとの配合比率を調整する機能）を追加した点に特徴を有する。そこで、第３構成例と同様の構成要素については、図７と同一の符号を付すことで重複した説明を割愛し、以下では、第４構成例の特徴部分について重点的な説明を行う。

第４構成例の基準電圧生成回路２０において、第２抵抗Ｒ２は、ポリ抵抗部Ｒ２ａと、拡散抵抗部Ｒ２ｂと、トリミング部ＴＲＩＭ１と、を含む。なお、トリミング部ＴＲＩＭ１に入力されるトリミング信号Ｓ１及びＳ２は、不揮発性メモリ５０から読み出される。

拡散抵抗部Ｒ２ｂは、ＡｋΩの抵抗値を持つ拡散抵抗ｒ１と、ＢｋΩ（≠ＡｋΩ）の抵抗値を持つ拡散抵抗ｒ２を含む。一方、ポリ抵抗部Ｒ２ａは、ＡｋΩの抵抗値を持つポリ抵抗ｒ３と、ＢｋΩの抵抗値を持つポリ抵抗ｒ４と、ＣｋΩの抵抗値を持つポリ抵抗ｒ５を含む。拡散抵抗ｒ１及びｒ２とポリ抵抗ｒ３〜ｒ５は、図示の順序でオペアンプＡＭＰの出力端と反転入力端（−）との間に直列接続されている。

トリミング部ＴＲＩＭ１は、トリミング信号Ｓ１及びＳ２に応じてポリ抵抗部Ｒ２ａ及び拡散抵抗部Ｒ２ｂの各抵抗値を合成抵抗値不変で調整する回路部であり、ＮＭＯＳＦＥＴ［N-channel type MOSFET］Ｎ１〜Ｎ４と、インバータＩＮＶ１及びＩＮＶ２を含む。

ＮＭＯＳＦＥＴＮ１は、拡散抵抗ｒ１に並列接続されており、ゲートに入力されるトリミング信号Ｓ１に応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ１は、トリミング信号Ｓ１がハイレベルであるときにオンし、トリミング信号Ｓ１がローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ２は、拡散抵抗ｒ２に並列接続されており、ゲートに入力されるトリミング信号Ｓ２に応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ２は、トリミング信号Ｓ２がハイレベルであるときにオンし、トリミング信号Ｓ２がローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ３は、ポリ抵抗ｒ３に並列接続されており、インバータＩＮＶ１を介してゲートに入力される反転トリミング信号Ｓ１Ｂに応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ３は、反転トリミング信号Ｓ１Ｂがハイレベルであるときにオンし、反転トリミング信号Ｓ１Ｂがローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ４は、ポリ抵抗ｒ４に並列接続されており、インバータＩＮＶ２を介してゲートに入力される反転トリミング信号Ｓ２Ｂに応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ４は、反転トリミング信号Ｓ２Ｂがハイレベルであるときにオンし、反転トリミング信号Ｓ２Ｂがローレベルであるときにオフする。

まず、トリミング信号Ｓ１がローレベルであり、トリミング信号Ｓ２がハイレベルである第１状態を考える。この場合、ＮＭＯＳＦＥＴＮ１及びＮ４がオフし、ＮＭＯＳＦＥＴＮ２及びＮ３がオンする。従って、拡散抵抗ｒ２とポリ抵抗ｒ３がそれぞれショートされるので、抵抗Ｒ２は、拡散抵抗ｒ１とポリ抵抗ｒ４及びｒ５を直列接続した状態となる。

次に、トリミング信号Ｓ１がハイレベルであり、トリミング信号Ｓ２がローレベルである第２状態を考える。この場合、ＮＭＯＳＦＥＴＮ１及びＮ４がオンし、ＮＭＯＳＦＥＴＮ２及びＮ３がオフする。従って、拡散抵抗ｒ２とポリ抵抗ｒ４がそれぞれショートされるので、抵抗Ｒ２は、拡散抵抗ｒ２とポリ抵抗ｒ３及びｒ５を直列接続した状態となる。

上記の第１状態及び第２状態のいずれにおいても、抵抗Ｒ２の合成抵抗値は（Ａ＋Ｂ＋Ｃ）ｋΩとなり、この不変値は抵抗Ｒ１の抵抗値と一致するように設計されている（例えば、Ｒ２＝Ｒ１＝２５０ｋΩ）。

このようなトリミング機能を追加することにより、ポリ抵抗部Ｒ２ａと拡散抵抗部Ｒ２ｂの配合比率を調整することができるので、拡散抵抗部Ｒ２ｂの製造ばらつきが生じた場合であっても、その影響を小さくすることができる。従って、拡散抵抗部Ｒ２ｂの製造ばらつきに依ることなく、基準電圧Ｖｒｅｆの温度特性を極めてフラットなものとすることが可能となる。

なお、ＮＭＯＳＦＥＴが並列接続されていないポリ抵抗ｒ５は、第１状態及び第２状態のいずれにおいても抵抗Ｒ２に組み込まれる。従って、ポリ抵抗ｒ５の抵抗値（ＣｋΩ）を調整することにより、基準となる拡散抵抗部Ｒ２ｂの配合比率を決めることができる。

また、上記では、トリミング信号Ｓ１及びＳ２が互いに排他的論理信号（一方がハイレベルであるときに他方がローレベルとなる２値信号）であるものとして説明を行ったが、抵抗Ｒ２に拡散抵抗ｒ１及びｒ２の双方を組み込んだ場合の挙動や、抵抗Ｒ２をポリ抵抗ｒ３〜ｒ５のみで構成した場合の挙動を確認したい場合には、トリミング信号Ｓ１及びＳ２を同一の論理レベル（ハイレベルまたはローレベル）とすることも可能である。

一方、上記の挙動確認が不要であれば、トリミング信号Ｓ１及びＳ２を単一のトリミング信号Ｓ０にまとめてもよい。その場合には、例えば、ＮＭＯＳＦＥＴＮ１及びＮ４のゲートにトリミング信号Ｓ０を入力し、ＮＭＯＳＦＥＴＮ２及びＮ３のゲートに反転トリミング信号Ｓ０Ｂ（＝トリミング信号Ｓ０の論理反転信号）を入力すればよい。

＜基準電圧生成回路（第５構成例）＞
図１２は、基準電圧生成回路２０の第５構成例を示す回路図である。第５構成例は、先の第４構成例（図１１）をベースとしつつ、第１抵抗Ｒ１にも形式的なトリミング機能を追加した点に特徴を有する。そこで、第４構成例と同様の構成要素については、図１１と同一の符号を付すことで重複した説明を割愛し、以下では、第５構成例の特徴部分について重点的な説明を行う。

第５構成例の基準電圧生成回路２０において、第１抵抗Ｒ１は、ポリ抵抗部Ｒ１ａ及びＲ１ｂと、トリミング部ＴＲＩＭ２と、を含む。

ポリ抵抗部Ｒ１ｂは、ＡｋΩの抵抗値を持つポリ抵抗ｒ６と、ＢｋΩの抵抗値を持つポリ抵抗ｒ７を含む。また、ポリ抵抗部Ｒ１ａは、ＡｋΩの抵抗値を持つポリ抵抗ｒ８と、ＢｋΩの抵抗値を持つポリ抵抗ｒ９と、ＣｋΩの抵抗値を持つポリ抵抗ｒ１０を含む。ポリ抵抗ｒ６〜ｒ１０は、図示の順序でオペアンプＡＭＰの出力端と非反転入力端（＋）との間に直列接続されている。

なお、ここでは、抵抗Ｒ２におけるポリ抵抗部Ｒ２ａ及び拡散抵抗部Ｒ２ｂとの対応付けを明確とするために、抵抗Ｒ１の構成要素をポリ抵抗部Ｒ１ａ及びＲ１ｂの２つに区分している。ただし、ポリ抵抗部Ｒ１ａ及びＲ１ｂをそれぞれ形成している複数の要素抵抗は、いずれもポリ抵抗ｒ６〜ｒ１０である。従って、ポリ抵抗部Ｒ１ａ及びＲ１ｂを一つのポリ抵抗部として理解することも可能である。

トリミング部ＴＲＩＭ２は、トリミング信号Ｓ１及びＳ２に応じてポリ抵抗部Ｒ１ａ及びＲ１ｂの各抵抗値を合成抵抗値不変で調整する回路部であり、ＮＭＯＳＦＥＴＮ５〜Ｎ８と、インバータＩＮＶ３及びＩＮＶ４を含む。

ＮＭＯＳＦＥＴＮ５は、ポリ抵抗ｒ６に並列接続されており、ゲートに入力されるトリミング信号Ｓ１に応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ５は、トリミング信号Ｓ１がハイレベルであるときにオンし、トリミング信号Ｓ１がローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ６は、ポリ抵抗ｒ７に並列接続されており、ゲートに入力されるトリミング信号Ｓ２に応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ６は、トリミング信号Ｓ２がハイレベルであるときにオンし、トリミング信号Ｓ２がローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ７は、ポリ抵抗ｒ８に並列接続されており、インバータＩＮＶ３を介してゲートに入力される反転トリミング信号Ｓ１Ｂに応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ７は、反転トリミング信号Ｓ１Ｂがハイレベルであるときにオンし、反転トリミング信号Ｓ１Ｂがローレベルであるときにオフする。

ＮＭＯＳＦＥＴＮ８は、ポリ抵抗ｒ９に並列接続されており、インバータＩＮＶ４を介してゲートに入力される反転トリミング信号Ｓ２Ｂに応じてオン／オフされる。より具体的に述べると、ＮＭＯＳＦＥＴＮ８は、反転トリミング信号Ｓ２Ｂがハイレベルであるときにオンし、反転トリミング信号Ｓ２Ｂがローレベルであるときにオフする。

まず、トリミング信号Ｓ１がローレベルであり、トリミング信号Ｓ２がハイレベルである第１状態を考える。この場合、ＮＭＯＳＦＥＴＮ５及びＮ８がオフして、ＮＭＯＳＦＥＴＮ６及びＮ７がオンする。従って、ポリ抵抗ｒ７及びｒ８がそれぞれショートされるので、抵抗Ｒ１は、ポリ抵抗ｒ６とポリ抵抗ｒ９及びｒ１０を直列接続した状態となる。

次に、トリミング信号Ｓ１がハイレベルであり、トリミング信号Ｓ２がローレベルである第２状態を考える。この場合、ＮＭＯＳＦＥＴＮ５及びＮ８がオンして、ＮＭＯＳＦＥＴＮ６及びＮ７がオフする。従って、ポリ抵抗ｒ６及びｒ９がそれぞれショートされるので、抵抗Ｒ１は、ポリ抵抗ｒ７及びｒ８とポリ抵抗ｒ１０を直列接続した状態となる。

上記の第１状態及び第２状態のいずれにおいても、抵抗Ｒ１の合成抵抗値は（Ａ＋Ｂ＋Ｃ）ｋΩとなり、この不変値は抵抗Ｒ２の抵抗値と一致するように設計されている（例えば、Ｒ１＝Ｒ２＝２５０ｋΩ）。

このように、拡散抵抗部を含まない抵抗Ｒ１にも形式的なトリミング機能を追加することの技術的意義について説明する。先の第４構成例を採用した場合には、ＮＭＯＳＦＥＴＮ１〜Ｎ４のソース・ドレイン間やサブ間に生じるリーク電流により、抵抗Ｒ１と抵抗Ｒ２との抵抗値マッチングにずれが生じる。特に、リーク電流が大きくなる高温時には、上記の問題が顕著となるので、基準電圧Ｖｒｅｆの温度特性を悪化させる要因となり得る。

一方、第５構成例の基準電圧生成回路２０では、抵抗Ｒ１と抵抗Ｒ２の双方に同等のリーク特性が与えられている。従って、ＮＭＯＳＦＥＴＮ１〜Ｎ４のリーク電流に起因する抵抗値マッチングのずれをキャンセルすることができるので、高温下における基準電圧Ｖｒｅｆの温度特性を改善することが可能となる。

＜レギュレータ（第１構成例）＞
図１３は、レギュレータ３０の第１構成例を示す回路図である。第１構成例のレギュレータ３０は、オペアンプＡＭＰ１と、抵抗ラダーＲＬ１と、スイッチ群ＳＷ１と、デコーダＤＥＣ１と、を含む。なお、デコーダＤＥＣ１に入力されるトリミング信号Ｓｔｒｉｍは、不揮発性メモリ５０から読み出される。

オペアンプＡＭＰ１は、反転入力端（−）に入力される帰還電圧Ｖｆｂが非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと一致するように増幅電圧Ｖａｍｐを出力する。なお、増幅電圧Ｖａｍｐは、先述の定電圧Ｖｒｅｇとして後段に出力される。

抵抗ラダーＲＬ１は、増幅電圧Ｖａｍｐを分圧して帰還電圧Ｖｆｂを生成する抵抗分圧回路であり、オペアンプＡＭＰ１の出力端（＝増幅電圧Ｖａｍｐの印加端）と接地電圧Ｖｓｓの印加端との間に、抵抗Ｒ１１、抵抗Ｒ１２、及び、抵抗列Ｒ１３（＝ｍ個の抵抗Ｒ１３（１）〜Ｒ１３（ｍ））を直列に接続して成る。

本図の例に即して具体的に述べる。抵抗Ｒ１２の第１端は、オペアンプＡＭＰ１の出力端に接続されている。抵抗Ｒ１２の第２端は、抵抗Ｒ１３（１）の第１端に接続されている。抵抗Ｒ１３（ｋ）（ただし、ｋ＝１、２、…、ｍ−１）の第２端は、抵抗Ｒ１３（ｋ＋１）の第１端に接続されている。抵抗Ｒ１３（ｍ）の第２端は、抵抗Ｒ１１の第１端に接続されている。抵抗Ｒ１１の第２端は、接地電圧Ｖｓｓの印加端に接続されている。

スイッチ群ＳＷ１は、抵抗ラダーＲＬ１に含まれる抵抗列Ｒ１３の両端ノードまたは中間ノードから一つを選択してオペアンプＡＭＰ１の反転入力端（−）に接続する回路部であり、ＰＭＯＳＦＥＴＰ１（０）〜Ｐ１（ｍ）を含む。ＰＭＯＳＦＥＴＰ１（０）は、抵抗Ｒ１３（１）の第１端とオペアンプＡＭＰ１の反転入力端（−）との間に接続されており、デコーダＤＥＣ１からの指示に応じてオン／オフされる。ＰＭＯＳＦＥＴＰ１（１）〜Ｐ１（ｍ）は、それぞれ、抵抗Ｒ１３（１）〜Ｒ１３（ｍ）の第２端とオペアンプＡＭＰ１の反転入力端（−）との間に接続されており、デコーダＤＥＣ１からの指示に応じてオン／オフされる。

デコーダＤＥＣ１は、トリミング信号Ｓｔｒｉｍに応じてスイッチ群ＳＷ１に含まれるＰＭＯＳＦＥＴＰ１（０）〜Ｐ１（ｍ）のオン／オフ制御を行う。例えば、ＰＭＯＳＦＥＴＰ１（０）を択一的にオンした場合には、定電圧Ｖｒｅｇが次の（２ａ）式で表される最低値ＶｒｅｇＬに設定される。一方、ＰＭＯＳＦＥＴＰ１（ｍ）を択一的にオンした場合には、定電圧Ｖｒｅｇが次の（２ｂ）式で表される最高値ＶｒｅｇＨに設定される。

なお、両式中におけるＲ１１及びＲ１２は、それぞれ、抵抗Ｒ１１及びＲ１２の抵抗値を示している。また、Ｒ１３は、抵抗列Ｒ１３の最大合成抵抗値（＝抵抗Ｒ１３（１）〜Ｒ１３（ｍ）の各抵抗値を全て足し合わせた値）を示している。

また、ＰＭＯＳＦＥＴＰ１（１）〜Ｐ１（ｍ−１）のいずれかを択一的にオンすれば、定電圧ＶｒｅｇをＶｒｅｇＬ＜Ｖｒｅｇ＜ＶｒｅｇＨの範囲で設定することができる。

このように、第１構成例のレギュレータ３０では、トリミング信号Ｓｔｒｉｍに応じて抵抗ラダーＲＬ１の分圧比（延いてはレギュレータ３０の出力ゲイン）を任意に調整することができるので、定電圧Ｖｒｅｇの高精度化を図ることが可能となる。

特に、第１構成例のレギュレータ３０では、スイッチ群ＳＷ１を形成するＰＭＯＳＦＥＴＰ１（０）〜Ｐ１（ｍ）が電流の流れない経路に挿入されている。従って、それぞれのオン抵抗がトリミング精度に影響を及ぼすおそれがないので、定電圧Ｖｒｅｇの高精度化を図る上で有利である。

ただし、第１構成例のレギュレータ３０では、抵抗列Ｒ１３に含まれている抵抗Ｒ１３（１）〜Ｒ１３（ｍ）の抵抗値をいずれも同一値とする必要があり、それぞれの重み付けを行うことができない。そのため、抵抗ラダーＲＬ１の分圧比を精細にトリミングするためには、抵抗Ｒ１３（１）〜Ｒ１３（ｍ）やＰＭＯＳＦＥＴＰ１（０）〜Ｐ１（ｍ）が多数必要となる。従って、レギュレータ３０の小規模化を図る上では不利となる。

＜レギュレータ（第２構成例）＞
図１４は、レギュレータ３０の第２構成例を示す回路図である。第２構成例のレギュレータ３０は、オペアンプＡＭＰ２と、抵抗ラダーＲＬ２と、スイッチ群ＳＷ２と、デコーダＤＥＣ２と、を含む。なお、デコーダＤＥＣ２に入力されるトリミング信号Ｓｔｒｉｍは、不揮発性メモリ５０から読み出される。

オペアンプＡＭＰ２は、反転入力端（−）に入力される帰還電圧Ｖｆｂが非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと一致するように増幅電圧Ｖａｍｐを出力する。なお、増幅電圧Ｖａｍｐは、先述の定電圧Ｖｒｅｇとして後段に出力される。

抵抗ラダーＲＬ２は、増幅電圧Ｖａｍｐを分圧して帰還電圧Ｖｆｂを生成する抵抗分圧回路であり、オペアンプＡＭＰ２の出力端（＝増幅電圧Ｖａｍｐの印加端）と接地電圧Ｖｓｓの印加端との間に、抵抗Ｒ２１、抵抗Ｒ２２、及び、抵抗列Ｒ２３（＝ｎ個の抵抗Ｒ２３（１）〜Ｒ２３（ｎ））を直列に接続して成る。

本図の例に即して具体的に述べる。抵抗Ｒ２２の第１端は、オペアンプＡＭＰ２の出力端に接続されている。抵抗Ｒ２２の第２端は、抵抗Ｒ２３（１）の第１端に接続されている。抵抗Ｒ２３（ｋ）（ただし、ｋ＝１、２、…、ｎ−１）の第２端は、抵抗Ｒ２３（ｋ＋１）の第１端に接続されている。抵抗Ｒ２３（ｎ）の第２端は、抵抗Ｒ２１の第１端とオペアンプＡＭＰ２の反転入力端（−）に接続されている。抵抗Ｒ２１の第２端は、接地電圧Ｖｓｓの印加端に接続されている。

スイッチ群ＳＷ２は、抵抗Ｒ２３（１）〜Ｒ２３（ｎ）に対してそれぞれ並列接続されたＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）を含む。なお、ＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）は、それぞれ、デコーダＤＥＣ２からの指示に応じてオン／オフされる。

デコーダＤＥＣ２は、トリミング信号Ｓｔｒｉｍに応じてスイッチ群ＳＷ２に含まれるＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）のオン／オフ制御を行う。例えば、ＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）を全てオンした場合には、定電圧Ｖｒｅｇが次の（３ａ）式で表される最低値ＶｒｅｇＬに設定される。一方、ＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）を全てオフした場合には、定電圧Ｖｒｅｇが次の（３ｂ）式で表される最高値ＶｒｅｇＨに設定される。

なお、両式中におけるＲ２１及びＲ２２は、それぞれ、抵抗Ｒ２１及びＲ２２の抵抗値を示している。また、Ｒ２３は、抵抗列Ｒ２３の最大合成抵抗値（＝抵抗Ｒ２３（１）〜Ｒ２３（ｎ）の各抵抗値を全て足し合わせた値）を示している。

また、ＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）のうち、任意の一つまたは複数をオンすることにより、定電圧ＶｒｅｇをＶｒｅｇＬ＜Ｖｒｅｇ＜ＶｒｅｇＨの範囲で設定することができる。

このように、第２構成例のレギュレータ３０では、先出の第１構成例と同じく、トリミング信号Ｓｔｒｉｍに応じて抵抗ラダーＲＬ２の分圧比（延いてはレギュレータ３０の出力ゲイン）を任意に調整することができるので、定電圧Ｖｒｅｇの高精度化を図ることが可能となる。

特に、第２構成例のレギュレータ３０では、抵抗列Ｒ２３に含まれる抵抗Ｒ２３（１）〜Ｒ２３（ｎ）の抵抗値をいずれも異なる値として、それぞれの重み付けを行うことができる。従って、先の第１構成例と比べて、抵抗Ｒ２３（１）〜Ｒ２３（ｎ）やＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）を減らしても、抵抗ラダーＲＬ２の分圧比を同等の精細度でトリミングすることができるので、レギュレータ３０の小規模化を図る上で有利である。

ただし、第２構成例のレギュレータ３０では、スイッチ群ＳＷ２を形成するＰＭＯＳＦＥＴＰ２（１）〜Ｐ２（ｎ）のうち、オンしているものに電流が流れる。従って、そのオン抵抗がトリミング精度に影響を及ぼすおそれがあるので、定電圧Ｖｒｅｇの高精度化を図る上では不利である。

＜レギュレータ（第３構成例）＞
図１５は、レギュレータ３０の第３構成例を示す回路図である。第３構成例のレギュレータ３０は、オペアンプＡＭＰ３と、抵抗ラダーＲＬ３と、スイッチ群ＳＷ３１及びＳＷ３２と、デコーダＤＥＣ３と、を含む。なお、デコーダＤＥＣ３に入力されるトリミング信号Ｓｔｒｉｍは、不揮発性メモリ５０から読み出される。

オペアンプＡＭＰ３は、反転入力端（−）に入力される帰還電圧Ｖｆｂが非反転入力端（＋）に入力される基準電圧Ｖｒｅｆと一致するように増幅電圧Ｖａｍｐを出力する。

抵抗ラダーＲＬ３１は、増幅電圧Ｖａｍｐを分圧して帰還電圧Ｖｆｂ及び定電圧Ｖｒｅｇを生成する抵抗分圧回路であり、オペアンプＡＭＰ３の出力端（＝増幅電圧Ｖａｍｐの印加端）と接地電圧Ｖｓｓの印加端との間に、抵抗列Ｒ３１（＝ｉ個の抵抗Ｒ３１（１）〜Ｒ３１（ｉ））と、抵抗列Ｒ３２（＝ｊ個の抵抗Ｒ３２（１）〜Ｒ３２（ｊ））と、抵抗Ｒ３３及びＲ３４を直列に接続して成る。

本図の例に即して具体的に述べる。抵抗Ｒ３１（１）の第１端は、オペアンプＡＭＰ３の出力端に接続されている。抵抗Ｒ３１（ｐ）（ただしｐ＝１、２、…、ｉ−１）の第２端は、抵抗Ｒ３１（ｐ＋１）の第１端に接続されている。抵抗Ｒ３１（ｉ）の第２端は、抵抗Ｒ３３の第１端に接続されている。抵抗Ｒ３３の第２端は、抵抗Ｒ３２（１）の第１端に接続されている。抵抗Ｒ３２（ｑ）（ただしｑ＝１、２、…、ｊ−１）の第２端は、抵抗Ｒ３２（ｑ＋１）の第１端に接続されている。抵抗Ｒ３２（ｊ）の第２端は、抵抗Ｒ３４の第１端とオペアンプＡＭＰ３の反転入力端（−）に接続されている。抵抗Ｒ３４の第２端は、接地電圧Ｖｓｓの印加端に接続されている。

スイッチ群ＳＷ３１は、抵抗ラダーＲＬ３に含まれる抵抗列Ｒ３１の両端ノードまたは中間ノードから一つを選択して定電圧Ｖｒｅｇの出力端に接続する回路部であり、ＰＭＯＳＦＥＴＰ３１（０）〜Ｐ３１（ｉ）を含む。ＰＭＯＳＦＥＴＰ３１（０）は、抵抗Ｒ３１３（１）の第１端（＝オペアンプＡＭＰ３の出力端）と定電圧Ｖｒｅｇの出力端との間に接続されており、デコーダＤＥＣ３からの指示に応じてオン／オフされる。ＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（ｉ）は、それぞれ、抵抗Ｒ３１（１）〜Ｒ３１（ｉ）の第２端と定電圧Ｖｒｅｇの出力端との間に接続されており、デコーダＤＥＣ３からの指示に応じてオン／オフされる。

スイッチ群ＳＷ３２は、抵抗Ｒ３２（１）〜Ｒ３２（ｊ）に対してそれぞれ並列に接続されたＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）を含んでいる。なお、ＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）は、それぞれ、デコーダＤＥＣ３からの指示に応じてオン／オフされる。

デコーダＤＥＣ３は、トリミング信号Ｓｔｒｉｍに応じて、スイッチ群ＳＷ３１に含まれるＰＭＯＳＦＥＴＰ３１（０）〜Ｐ３１（ｉ）のオン／オフ制御、及び、スイッチング群ＳＷ３２に含まれるＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）のオン／オフ制御を行う。例えば、スイッチ群ＳＷ３１でＰＭＯＳＦＥＴＰ３１（ｉ）を択一的にオンし、スイッチ群ＳＷ３２でＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）を全てオンした場合には、定電圧Ｖｒｅｇが次の（４ａ）式で表される最低値ＶｒｅｇＬに設定される。一方、スイッチ群ＳＷ３１でＰＭＯＳＦＥＴＰ３１（０）を択一的にオンし、スイッチ群ＳＷ３２でＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）をいずれもオフした場合には、定電圧Ｖｒｅｇが次の（４ｂ）式で表される最高値ＶｒｅｇＨに設定される。

なお、両式中において、Ｒ３１は抵抗列Ｒ３１の最大合成抵抗値（＝抵抗Ｒ３１（１）〜Ｒ３１（ｉ）の各抵抗値を全て足し合わせた値）を示している。また、Ｒ３２は抵抗列Ｒ３２の最大合成抵抗値（＝抵抗Ｒ３２（１）〜Ｒ３２（ｊ）の各抵抗値を全て足し合わせた値）を示している。また、Ｒ３３及びＲ３４は、それぞれ、抵抗Ｒ３３及びＲ３４の抵抗値を示している。

また、ＰＭＯＳＦＥＴＰ３１（０）〜Ｐ３１（ｉ）及びＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）を上記以外の組み合わせで適宜オン／オフさせることにより、定電圧ＶｒｅｇをＶｒｅｇＬ＜Ｖｒｅｇ＜ＶｒｅｇＨの範囲で設定することができる。

このように、第３構成例のレギュレータ３０では、先出の第１構成例や第２構成例と同じく、トリミング信号Ｓｔｒｉｍに応じて抵抗ラダーＲＬ３の分圧比（延いてはレギュレータ３０の出力ゲイン）を任意に調整することができるので、定電圧Ｖｒｅｇの高精度化を図ることが可能となる。

ここで、抵抗Ｒ３１（１）〜Ｒ３１（ｉ）は、いずれも同一の抵抗値（例えば５ｋΩ未満）を持つように設計されている。また、抵抗Ｒ３２（１）〜Ｒ３２（ｊ）は、いずれも抵抗Ｒ３１（１）〜Ｒ３１（ｉ）よりも高い抵抗値（例えば５ｋΩ以上）を持ち、かつ、いずれも異なる抵抗値を持つようにそれぞれの重み付けが行われている。

このような構成とすることにより、先出の第１構成例（図１３）及び第２構成例（図１４）の長所を受け継ぎながら、それぞれの短所を克服することができる。従って、定電圧Ｖｒｅｇの高精度化とレギュレータ３０の小型化を両立することが可能となる。

なお、抵抗Ｒ３２（１）〜Ｒ３２（ｊ）の素子サイズについては、これらと並列に接続されるＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）の素子サイズに応じて適切に決定することが望ましい。すなわち、抵抗Ｒ３２（１）〜Ｒ３２（ｊ）の抵抗値は、ＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）のオン抵抗による影響を殆ど無視することのできる大きさに設計することが望ましい。

より具体的に述べると、５ｋΩ以上の抵抗Ｒ３２（１）〜Ｒ３２（ｊ）については、ＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（ｊ）の並列接続を認めることにより、各抵抗値の重み付けを実現し、レギュレータ３０の小型化を図ることが望ましい。

一方、５ｋΩ未満の抵抗Ｒ３１（１）〜Ｒ３１（ｉ）については、ＰＭＯＳＦＥＴのオン抵抗による影響を受けやすいことに鑑み、ＰＭＯＳＦＥＴＰ１（０）〜Ｐ１（ｍ）を電流の流れない経路に挿入し、トリミング精度の向上を図ることが望ましい。

図１６は、第３構成例におけるトリミング動作図であり、上から順に、トリミング信号Ｓｔｒｉｍ、ＰＭＯＳＦＥＴＰ３１（０）〜Ｐ３１（４）のゲート信号、ＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（３）のゲート信号、及び、基準電圧Ｖｒｅｇが描写されている。なお、本図では、説明を簡単とすべく、前提条件として、ｉ＝４かつｊ＝３とし、Ｒ３１（１）＝Ｒ３１（２）＝Ｒ３１（３）＝Ｒ３１（４）＝１ｋΩ、Ｒ３２（１）＝５ｋΩ、Ｒ３２（２）＝１０ｋΩ、Ｒ３２（３）＝２０ｋΩとする。

トリミング信号Ｓｔｒｉｍのデータ値が「０」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（３）が全てオフされる。その結果、定電圧Ｖｒｅｇは、先の（４ｂ）式で表される最高値ＶｒｅｇＨ（＝（３９ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「１」〜「４」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（３）が全てオフされた状態に維持される。その結果、定電圧Ｖｒｅｇは、抵抗列Ｒ３１での電圧降下により、最高値ＶｒｅｇＨから１段階〜４段階引き下げた電圧値に設定される。なお、１段階毎の電圧引き下げ量は（１ｋΩ／Ｒ３４）×Ｖｒｅｆとなる。

トリミング信号Ｓｔｒｉｍのデータ値が「５」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）が択一的にオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が３０ｋΩに引き下げられた状態で増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから５段階引き下げた電圧値（＝（３４ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「６」〜「９」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）だけがオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから６段階〜９段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「１０」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（２）が択一的にオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が２５ｋΩに引き下げられた状態で増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから１０段階引き下げた電圧値（＝（２９ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「１１」〜「１４」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（２）だけオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから１１段階〜１４段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「１５」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）及びＰ３２（２）がオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が２０ｋΩに引き下げられた状態で増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから１５段階引き下げた電圧値（＝（２４ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「１６」〜「１９」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）及びＰ３２（２）がオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから１６段階〜１９段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「２０」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（３）が択一的にオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が１５ｋΩに引き下げられた状態で増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから２０段階引き下げた電圧値（＝（１９ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「２１」〜「２４」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（３）のみオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから２１段階〜２４段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「２５」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）及びＰ３２（３）がオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が１０ｋΩに引き下げられた状態で増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから２５段階引き下げた電圧値（＝（１４ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「２６」〜「２９」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）及びＰ３２（３）がオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから２６段階〜２９段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「３０」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（２）及びＰ３２（３）がオンされる。すなわち、抵抗列Ｒ３２の合成抵抗値が５ｋΩに引き下げられた状態で、増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから３０段階引き下げた電圧値（＝（９ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「３１」〜「３４」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（２）及びＰ３２（３）がオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから３１段階〜３４段階引き下げた電圧値に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「３５」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（０）が再び択一的にオンされ、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（３）がいずれもオンされる。すなわち、抵抗列Ｒ３２がショートされた状態で、増幅電圧Ｖａｍｐが定電圧Ｖｒｅｇとして出力される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから３５段階引き下げた電圧値（＝（４ｋΩ＋Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

トリミング信号Ｓｔｒｉｍのデータ値が「３６」〜「３９」である場合、スイッチ群ＳＷ３１ではＰＭＯＳＦＥＴＰ３１（１）〜Ｐ３１（４）が順次択一的にオンされる一方、スイッチ群ＳＷ３２ではＰＭＯＳＦＥＴＰ３２（１）〜Ｐ３２（３）がいずれもオンされた状態に維持される。その結果、定電圧Ｖｒｅｇは、最高値ＶｒｅｇＨから３６段階〜３９段階引き下げた電圧値に設定される。なお、トリミングデータＳｔｒｉｍのデータ値が「３９」である場合には、定電圧Ｖｒｅｇが先の（４ａ）式で表される最低値ＶｒｅｇＬ（＝（Ｒ３３＋Ｒ３４）／Ｒ３４×Ｖｒｅｆ）に設定される。

例えば、トリミング信号Ｓｔｒｉｍのデータ値「２０」を基準（オフセット０）とした場合、データ値を「２０」よりも小さく設定すれば定電圧Ｖｒｅｇに正極性のオフセットを与えることができ、逆に、データ値を「２０」よりも大きく設定すれば定電圧Ｖｒｅｇに負極性のオフセットを与えることができる。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、バイポーラトランジスタとＭＯＳ電界効果トランジスタとの相互置換や、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、電圧リファレンスＩＣの高精度化に利用することが可能である。

１ 半導体装置（電圧リファレンスＩＣ）
１０ プリレギュレータ
１１ バンドギャップ基準電圧源
１２、１３ オペアンプ
１４〜１７ 抵抗
２０ 基準電圧生成回路
２１、２１Ａ〜２１Ｃ バンドギャップ基準電圧源
２２ セレクタ
２２Ａ〜２２Ｃ ＰＭＯＳＦＥＴ
２３ｘ、２３ｙ コンパレータ
２４ 論理演算部
２４ａ ＡＮＤゲート
２４ｂ ＮＡＮＤゲート
２４ｃ ＯＲゲート
３０ レギュレータ
４０ バッファ
５０ 不揮発性メモリ
１００ 半導体装置
１０１ 半導体基板
１０２ 第１低濃度ｎ型拡散領域
１０３ 高濃度ｎ型拡散領域
１０４ 第２低濃度ｎ型拡散領域（トンネル領域）
１０５ シリサイド電極
１０６ 配線
１０７ 絶縁層
１０８ 素子分離領域
１０９ 浮遊ゲート領域
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｄ１、Ｄ２ ダイオード
ＡＭＰ オペアンプ
Ｎ１〜Ｎ８ ＮＭＯＳＦＥＴ
ＩＮＶ１〜ＩＮＶ４ インバータ
Ｒ１ａ、Ｒ１ｂ、Ｒ２ａ ポリ抵抗部
Ｒ２ｂ 拡散抵抗部
ｒ１〜ｒ１０ 要素抵抗
ＴＲＩＭ１、ＴＲＩＭ２ トリミング部
ＲＬ１〜ＲＬ３ 抵抗ラダー
Ｒ１１、Ｒ１２ 抵抗
Ｒ１３ 抵抗列
Ｒ１３（１）〜Ｒ１３（ｍ） 抵抗
Ｒ２１、Ｒ２２ 抵抗
Ｒ２３ 抵抗列
Ｒ２３（１）〜Ｒ２３（ｎ） 抵抗
Ｒ３１、Ｒ３２ 抵抗列
Ｒ３１（１）〜Ｒ３１（ｉ） 抵抗
Ｒ３２（１）〜Ｒ３２（ｊ） 抵抗
Ｒ３３、Ｒ３４ 抵抗
ＳＷ１、ＳＷ２、ＳＷ３１、ＳＷ３２ スイッチ群
Ｐ１（）、Ｐ２（）、Ｐ３１（）、Ｐ３２（） ＰＭＯＳＦＥＴ
ＡＭＰ１〜ＡＭＰ３ オペアンプ
ＤＥＣ１〜ＤＥＣ３ デコーダ

Claims (31)

1. 第１基準電圧を生成する第１基準電圧源と、
   前記第１基準電圧とは温度特性の異なる第２基準電圧を生成する第２基準電圧源と、
   前記第１基準電圧と前記第２基準電圧とを比較して第１比較信号を生成する第１コンパレータと、
   前記第１比較信号に応じて前記第１基準電圧と前記第２基準電圧の一方を基準電圧として選択出力するセレクタと、
   を有することを特徴とする基準電圧生成回路。
2. 前記第１基準電圧及び前記第２基準電圧のいずれとも温度特性の異なる第３基準電圧を生成する第３基準電圧源と、
   前記第２基準電圧と前記第３基準電圧とを比較して第２比較信号を生成する第２コンパレータと、
   前記第１比較信号と前記第２比較信号から切替信号を生成する論理演算部と、
   をさらに有し、
   前記セレクタは、前記切替信号に応じて前記第１基準電圧、前記第２基準電圧、及び、前記第３基準電圧のいずれかを前記基準電圧として選択出力することを特徴とする請求項１に記載の基準電圧生成回路。
3. 前記第１基準電圧は−２０℃付近で極大となり、前記第２基準電圧は＋４０℃付近で極大となり、前記第３基準電圧は＋１００℃付近で極大となることを特徴とする請求項２に記載の基準電圧生成回路。
4. 各基準電圧源は、いずれもバンドギャップ基準電圧源であることを特徴とする請求項１〜請求項３のいずれか一項に記載の基準電圧生成回路。
5. 各基準電圧源は、
   アンプと、
   前記アンプの出力端と前記アンプの第１入力端との間に接続された第１抵抗と、
   前記アンプの出力端と前記アンプの第２入力端との間に接続された第２抵抗と、
   前記アンプの第２入力端と接地端との間に接続された第３抵抗と、
   前記アンプの第１入力端と接地端との間に接続された第１ダイオードと、
   前記アンプの第２入力端と接地端との間に接続された複数並列の第２ダイオードと、
   を各々含むことを特徴とする請求項４に記載の基準電圧生成回路。
6. 前記第２抵抗と前記第３抵抗の抵抗比は、各基準電圧源毎に異なることを特徴とする請求項５に記載の基準電圧生成回路。
7. アンプと、
   前記アンプの出力端と前記アンプの第１入力端との間に接続された第１抵抗と、
   前記アンプの出力端と前記アンプの第２入力端との間に接続された第２抵抗と、
   前記アンプの第２入力端と接地端との間に接続された第３抵抗と、
   前記アンプの第１入力端と接地端との間に接続された第１ダイオードと、
   前記アンプの第２入力端と接地端との間に接続された複数並列の第２ダイオードと、
   を有し、
   前記第１抵抗及び前記第２抵抗の一方は、
   第１抵抗部と、
   前記第１抵抗部とは異なる温度特性を備えた第２抵抗部と、
   トリミング信号に応じて前記第１抵抗部及び前記第２抵抗部の各抵抗値を合成抵抗値不変で調整する第１トリミング部と、
   を含むことを特徴とする基準電圧生成回路。
8. 前記第２抵抗部は、第１抵抗値を持つ第１要素抵抗と、前記第１抵抗値とは異なる第２抵抗値を持つ第２要素抵抗とを含み、
   前記第１抵抗部は、前記第１抵抗値を持つ第３要素抵抗と、前記第２抵抗値を持つ第４要素抵抗とを含み、
   前記第１トリミング部は、前記第１要素抵抗に並列接続された第１トランジスタと、前記第２要素抵抗に並列接続された第２トランジスタと、前記第３要素抵抗に並列接続された第３トランジスタと、前記第４要素抵抗に並列接続された第４トランジスタとを含み、
   前記第１トランジスタと前記第４トランジスタがオンするときには、前記第２トランジスタと前記第３トランジスタがオフし、前記第１トランジスタと前記第４トランジスタがオフするときには、前記第２トランジスタと前記第３トランジスタがオンすることを特徴とする請求項７に記載の基準電圧生成回路。
9. 前記第１抵抗部は、第３抵抗値を持つ第５要素抵抗をさらに含むことを特徴とする請求項８に記載の基準電圧生成回路。
10. 前記第１抵抗及び前記第２抵抗の他方は、
    前記第１抵抗部と同一の温度特性を備えた第３抵抗部及び第４抵抗部と、
    前記トリミング信号に応じて前記第３抵抗部及び前記第４抵抗部の各抵抗値を合成抵抗値不変で調整する第２トリミング部と、
    を含むことを特徴とする請求項６〜請求項９の何れか一項に記載の基準電圧生成回路。
11. 前記第３抵抗部は、前記第１抵抗値を持つ第６要素抵抗と、前記第２抵抗値を持つ第７要素抵抗とを含み、
    前記第４抵抗部は、前記第１抵抗値を持つ第８要素抵抗と、前記第２抵抗値を持つ第９要素抵抗と、を含み、
    前記第２トリミング部は、前記第６要素抵抗に並列接続された第５トランジスタと、前記第７要素抵抗に並列接続された第６トランジスタと、前記第８要素抵抗に並列接続された第７トランジスタと、前記第９要素抵抗に並列接続された第８トランジスタとを含み、
    前記第５トランジスタと前記第８トランジスタがオンするときには、前記第６トランジスタと前記第７トランジスタがオフし、前記第５トランジスタと前記第８トランジスタがオフするときには、前記第６トランジスタと前記第７トランジスタがオンすることを特徴とする請求項１０に記載の基準電圧生成回路。
12. 前記第３抵抗部は、前記第３抵抗値を持つ第１０要素抵抗をさらに含むことを特徴とする請求項１１に記載の基準電圧生成回路。
13. アンプと、
    前記アンプの出力端と前記アンプの第１入力端との間に接続された第１抵抗と、
    前記アンプの出力端と前記アンプの第２入力端との間に接続された第２抵抗と、
    前記アンプの第２入力端と接地端との間に接続された第３抵抗と、
    前記アンプの第１入力端と接地端との間に接続された第１ダイオードと、
    前記アンプの第２入力端と接地端との間に接続された複数並列の第２ダイオードと、
    を有し、
    前記第１抵抗及び前記第２抵抗の一方は、ポリ抵抗部と拡散抵抗部とを組み合わせて成ることを特徴とする基準電圧生成回路。
14. 前記第１抵抗と前記第２抵抗は、いずれも同一の抵抗値を持つように設計されていることを特徴とする請求項１３に記載の基準電圧生成回路。
15. 前記拡散抵抗部の抵抗値は、温度変化に対して極小値を持つことを特徴とする請求項１３または請求項１４に記載の基準電圧生成回路。
16. 前記拡散抵抗部は、
    ｐ型の半導体基板に形成された一対の第１低濃度ｎ型拡散領域と、
    前記一対の第１低濃度ｎ型拡散領域に各々形成された一対の高濃度ｎ型拡散領域と、
    前記一対の第１低濃度ｎ型拡散領域に挟まれる形で前記半導体基板に形成された第２低濃度ｎ型拡散領域と、
    前記一対の高濃度ｎ型拡散領域に各々形成された一対の電極と、
    を含むことを特徴とする請求項１３〜請求項１５のいずれか一項に記載の基準電圧生成回路。
17. 前記第２低濃度ｎ型拡散領域は、前記拡散抵抗部の抵抗値が温度変化に対して極小値を持つように、その不純物濃度が調整されていることを特徴とする請求項１６に記載の基準電圧生成回路。
18. 前記拡散抵抗部は、不揮発性メモリを形成する浮遊ゲート型のセルトランジスタを流用して形成されていることを特徴とする請求項１３〜請求項１７のいずれか一項に記載の基準電圧生成回路。
19. 帰還電圧が基準電圧と一致するように増幅電圧を出力するアンプと、
    前記増幅電圧を分圧して前記帰還電圧を生成する抵抗ラダーと、
    前記抵抗ラダーに含まれる第１抵抗列の両端ノードまたは中間ノードから一つを選択して定電圧の出力端に接続する第１スイッチ群と、
    前記抵抗ラダーに含まれる第２抵抗列に対して並列接続された第２スイッチ群と、
    トリミング信号に応じて前記第１スイッチ群及び前記第２スイッチ群を制御するデコーダと、
    を有することを特徴とするレギュレータ。
20. 前記第１抵抗列を形成する複数の第１抵抗は、いずれも同一の抵抗値を持つことを特徴とする請求項１９に記載のレギュレータ。
21. 前記第２抵抗列を形成する複数の第２抵抗は、それぞれ、異なる抵抗値を持つことを特徴とする請求項１９または請求項２０に記載のレギュレータ。
22. 前記第２抵抗列を形成する複数の第２抵抗は、いずれも、前記第１抵抗列を形成する複数の第１抵抗よりも高い抵抗値を持つことを特徴とする請求項１９〜請求項２１のいずれか一項に記載のレギュレータ。
23. 前記複数の第１抵抗は、いずれも５ｋΩ未満の抵抗値を持ち、
    前記複数の第２抵抗は、いずれも５ｋΩ以上の抵抗値を持つ、
    ことを特徴とする請求項２２に記載のレギュレータ。
24. 前記抵抗ラダーは、
    前記アンプの出力端と前記帰還電圧の出力端との間に接続された前記第１抵抗列及び前記第２抵抗列のほかに、
    前記アンプの出力端と前記帰還電圧の出力端との間に接続された第３抵抗と、
    前記帰還電圧の出力端と接地端との間に接続された第４抵抗と、
    を含むことを特徴とする請求項１９〜請求項２３の何れか一項に記載のレギュレータ。
25. 請求項１〜請求項１８のいずれか一項に記載の基準電圧生成回路を有することを特徴とする半導体装置。
26. 入力電圧から第１内部電源電圧と第２内部電源電圧を生成するプリレギュレータと、
    前記第１内部電源電圧から定電圧を生成するレギュレータと、
    をさらに有し、
    前記基準電圧生成回路は、前記プリレギュレータから前記第２内部電源電圧の供給を受けて前記基準電圧を生成し、
    前記レギュレータは、前記定電圧またはこれに応じた帰還電圧が前記基準電圧と一致するように出力帰還制御を行うことを特徴とする請求項２５に記載の半導体装置。
27. 請求項１９〜請求項２４のいずれか一項に記載のレギュレータを有することを特徴とする半導体装置。
28. 入力電圧から第１内部電源電圧と第２内部電源電圧を生成するプリレギュレータと、
    前記プリレギュレータから前記第２内部電源電圧の供給を受けて前記基準電圧を生成する基準電圧生成回路と、
    をさらに有し、
    前記レギュレータは、前記帰還電圧が前記基準電圧と一致するように、前記第１内部電源電圧から前記定電圧を生成することを特徴とする請求項２７に記載の半導体装置。
29. 前記定電圧の入力を受けてバッファ電圧を出力するバッファをさらに有することを特徴とする請求項２６または請求項２８に記載の半導体装置。
30. 前記第１内部電源電圧、前記定電圧、及び、前記バッファ電圧の少なくとも一つを外部出力することを特徴とする請求項２９に記載の半導体装置。
31. トリミング信号を不揮発的に格納する不揮発性メモリをさらに有することを特徴とする請求項２５〜請求項３０のいずれか一項に記載の半導体装置。

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