JP2016158148A5

JP2016158148A5 -

Info

Publication number: JP2016158148A5
Application number: JP2015035368A
Authority: JP
Filing date: 2015-02-25
Publication date: 2018-01-11
Anticipated expiration: 2035-02-25

Claims

行列状に配置された複数の画素を含む画素アレイと、
各画素は、第１の光電変換素子と、第２の光電変換素子と、ノードと、前記ノードの電圧をデータ出力線に出力する出力部と、前記第１の光電変換素子と前記ノードの間の第１のスイッチと、前記第２の光電変換素子と前記ノードの間の第２のスイッチを含み、
焦点検出有りで撮影する場合に、第１のタイミング以前の期間において、前記第１のスイッチおよび前記第２のスイッチをオフに設定することによって、前記画素から第１の信号を出力させ、前記第１のタイミングから所定の期間、前記第１のスイッチのみをオンに設定することによって、前記画素から第２の信号を出力させ、前記第１のタイミングの後の第２のタイミングから所定の期間、前記第１のスイッチおよび前記第２のスイッチをオンに設定することによって、前記画素から第３の信号を出力させることが可能に構成された走査回路と、
焦点検出有りで動画を撮影する場合に、前記第２の信号と前記第１の信号との差分と、参照信号とを比較することによってＡＤ変換することが可能に構成された第１のＡＤ変換器と、
焦点検出有りで動画を撮影する場合に、前記第３の信号と前記第２の信号との差分と、前記参照信号とを比較することによってＡＤ変換することが可能に構成された第２のＡＤ変換器とを備えた、半導体装置。
前記第１のＡＤ変換器は、さらに前記第１の信号と前記参照信号とを比較することが可能に構成され、
前記第２のＡＤ変換器は、さらに前記第２の信号と前記参照信号とを比較することが可能に構成される、請求項１記載の半導体装置。
前記第１のＡＤ変換器は、第１の比較器を備え、
前記第２のＡＤ変換器は、第２の比較器を備え、
前記第１の比較器にオートゼロを実行させ、その後、前記第１の比較器に前記第１の信号と前記参照信号とを比較させ、その後、前記第１の比較器に前記第２の信号と前記第１の信号の差分と、前記参照信号とを比較させ、
前記第２の比較器にオートゼロを実行させ、その後、前記第２の比較器に前記第２の信号と前記参照信号とを比較させ、その後、前記第２の比較器に前記第３の信号と前記第２の信号の差分と、前記参照信号とを比較させる制御部を備えた、請求項２記載の半導体装置。
前記画素アレイの複数の画素は、第１の画素、第２の画素、および第３の画素が１組を構成し、
前記半導体装置は、
前記第１の画素に対応する前記第１のＡＤ変換器と、
前記第２の画素に対応する前記第２のＡＤ変換器と、
前記第３の画素に対応する第３のＡＤ変換器とを備え、
前記第１のＡＤ変換器は、
前記第１の画素から出力される信号を保持することが可能な複数個の容量素子で構成される第１のサンプル回路と、
前記第１の比較器と、
前記第１の比較器の入力と接続される複数個の容量素子で構成される第１の入力回路とを含み、
前記第２のＡＤ変換器は、
前記第２の画素から出力される信号を保持することが可能な複数個の容量素子で構成される第２のサンプル回路と、
前記第２の比較器と、
前記第２の比較器の入力と接続される複数個の容量素子で構成される第２の入力回路とを含み、
前記第３のＡＤ変換器は、
前記第３の画素から出力される信号を保持することが可能な第３のサンプル回路と、
第３の比較器と、
前記第３の比較器と接続される複数個の容量素子で構成される第３の入力回路とを含む、請求項３記載の半導体装置。
前記第１のＡＤ変換器は、前記第１のサンプル回路からの出力を受ける第１のバッファを含み。
前記第２のＡＤ変換器は、前記第２のサンプル回路からの出力を受ける第２のバッファを含み、
前記第３のＡＤ変換器は、前記第３のサンプル回路からの出力を受ける第３のバッファを含み、
前記第１のＡＤ変換器は、前記第１のバッファの出力、および前記第２のバッファの出力が前記第１の入力回路に入力されることを可能とする第１の接続切替回路を含み、
前記第２のＡＤ変換器は、前記第１のバッファの出力、前記第２のバッファの出力、および前記第３のバッファの出力が前記第２の入力回路に入力されることを可能とする第２の接続切替回路を含み、
前記第３のＡＤ変換器は、前記第３のバッファの出力が前記第３の入力回路に入力されることを可能とする第３の接続切替回路を含む、請求項４記載の半導体装置。
前記走査回路は、焦点検出無しで撮影する場合に、前記第１のタイミング以前の期間において、前記第１のスイッチおよび前記第２のスイッチをオフに設定することによって、前記画素から前記第１の信号を出力させ、前記第１のタイミングから前記所定の期間、前記第１のスイッチおよび前記第２のスイッチをオンに設定することによって、前記画素から前記第３の信号を出力させることが可能に構成される、請求項５記載の半導体装置。
前記制御部は、焦点検出無しで静止画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、
前記第１のバッファの出力が前記第１の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第３の入力回路に出力されるように前記第３の接続切替回路を制御し、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、
前記第１のバッファの出力が前記第１の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第３のバッファの出力が前記第３の入力回路に出力されるように前記第３の接続切替回路を制御し
前記第１の比較器、前記第２の比較器、および前記第３の比較器は、焦点検出無しで静止画を撮影する場合には、前記第３の信号と前記第１の信号の差分と、前記参照信号とを比較する、請求項６記載の半導体装置。
前記制御部は、焦点検出無しで動画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、
前記第１のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、前記第１のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、
前記第２の比較器は、焦点検出無しで動画を撮影する場合には、前記第３の信号と前記第１の信号の差分と、前記参照信号とを比較する、請求項６記載の半導体装置。
前記制御部は、焦点検出有りで静止画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、
前記第１のバッファの出力が前記第１の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第３の入力回路に出力されるように前記第３の接続切替回路を制御し、、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第２の信号が出力されたときには、前記第１のバッファの出力が前記第１の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第３の入力回路に出力されるように前記第３の接続切替回路を制御し、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、前記第１のバッファの出力が前記第１の入力回路に出力されるように前記第１の接続切替回路を制御し、前記第２のバッファの出力が前記第２の入力回路に出力されるように前記第２の接続切替回路を制御し、前記第３のバッファの出力が前記第３の入力回路に出力されるように前記第３の接続切替回路を制御し、
前記第１の比較器、前記第２の比較器、および前記第３の比較器は、焦点検出有りで静止画を撮影する場合には、前記第２の信号と前記第１の信号の差分と、前記参照信号とを比較し、その後、前記第３の信号と前記第２の信号の差分と、前記参照信号とを比較する、請求項５記載の半導体装置。
前記制御部は、焦点検出有りで動画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、前記第１のバッファの出力、前記第２のバッファの出力、および前記第３のバッファの出力が前記第１の入力回路に接続されるように前記第１の接続切替回路を制御し、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第２の信号が出力されたときには、前記第１のバッファの出力、前記第２のバッファの出力、および前記第３のバッファの出力が前記第１の入力回路および前記第２の入力回路に接続されるように前記第１の接続切替回路および前記第２の接続切替回路を制御し、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、前記第１のバッファの出力、前記第２のバッファの出力、および前記第３のバッファの出力が前記第２の入力回路に接続されるように前記第２の接続切替回路を制御する、請求項５記載の半導体装置。
前記第１のサンプル回路の前段、前記第１のバッファの後段、または前記第１の比較器の前段に設けられた第１のＰＧＡ、
前記第２のサンプル回路の前段、前記第２のバッファの後段、または前記第２の比較器の前段に設けられた第２のＰＧＡ、
前記第３のサンプル回路の前段、前記第３のバッファの後段、または前記第３の比較器の前段に設けられた第３のＰＧＡとをさらに備えた、請求項５記載の半導体装置。
前記画素アレイの複数の画素は、第１の画素、第２の画素、および第３の画素が１組を構成し、
前記半導体装置は、
前記第１の画素に対応する前記第１のＡＤ変換器と、
前記第２の画素に対応する前記第２のＡＤ変換器と、
前記第３の画素に対応する第３のＡＤ変換器とを備え、
前記第１のＡＤ変換器は、
前記第１の画素から出力される信号を保持することが可能な第１の容量素子、第２の容量素子および第３の容量素子で構成される第１のサンプル回路と、
前記第１のサンプル回路の前記第１の容量素子からの出力、または前記第１のサンプル回路の前記第２の容量素子からの出力を受ける第１のバッファと、
前記第１のサンプル回路の前記第２の容量素子からの出力、または前記第１のサンプル回路の前記第３の容量素子からの出力を受ける第２のバッファと、
前記第２の比較器と、
前記第２の比較器の入力と接続される複数個の容量素子で構成される第１の入力回路とを含み、
前記第２のＡＤ変換器は、
前記第２の画素から出力される信号を保持することが可能第１の容量素子、第２の容量素子および第３の容量素子で構成される第２のサンプル回路と、
前記第２のサンプル回路の前記第１の容量素子からの出力、または前記第２のサンプル回路の前記第２の容量素子からの出力を受ける第３のバッファと、
前記第２のサンプル回路の前記第２の容量素子からの出力、または前記第２のサンプル回路の前記第３の容量素子からの出力を受ける第４のバッファと、
前記第１の比較器と、
前記第１の比較器の入力と接続される複数個の容量素子で構成される第２の入力回路とを含み、
前記第３のＡＤ変換器は、
前記第３の画素から出力される信号を保持することが可能な第１の容量素子、第２の容量素子および第３の容量素子で構成される第３のサンプル回路と、
前記第３のサンプル回路の前記第１の容量素子からの出力、または前記第３のサンプル回路の前記第２の容量素子からの出力を受ける第５のバッファと、
前記第３のサンプル回路の前記第２の容量素子からの出力、または前記第３のサンプル回路の前記第３の容量素子からの出力を受ける第６のバッファと、
第３の比較器と、
前記第３の比較器と接続される複数個の容量素子で構成される第３の入力回路とを含み、
前記第１のバッファの出力を前記第１の入力回路、または前記第２の入力回路に出力することを可能にし、前記第２のバッファの出力を前記第１の入力回路に出力することを可能にし、前記第３のバッファの出力を前記第２の入力回路に出力することを可能にし、前記第４のバッファの出力を前記第１の入力回路に出力することを可能にし、前記第５のバッファの出力を前記第２の入力回路、または前記第３の入力回路に出力することを可能にし、前記第６のバッファの出力を前記第１の入力回路に出力することを可能にする接続切替部とを備えた、請求項３記載の半導体装置。
前記制御部は、焦点検出有りで動画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、前記第１のサンプル回路の前記第１の容量素子、前記第２のサンプル回路の前記第１の容量素子、前記第３のサンプル回路の前記第１の容量素子に前記第１の信号を保持させ、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第２の信号が出力されたときには、前記第１のサンプル回路の前記第２の容量素子、前記第２のサンプル回路の前記第２の容量素子、前記第３のサンプル回路の前記第２の容量素子に前記第１の信号を保持させ、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、前記第１のサンプル回路の前記第３の容量素子、前記第２のサンプル回路
の前記第３の容量素子、前記第３のサンプル回路の前記第３の容量素子に前記第３の信号を保持させ、
第１の期間において、
前記第１のバッファが前記第１のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第２の入力回路に出力するように制御するとともに、前記第２のバッファが前記第１のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第１の入力回路に出力するように制御し、
前記第３のバッファが前記第２のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第２の入力回路に出力するように制御するとともに、前記第４のバッファが前記第２のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第１の入力回路に出力するように制御し、
前記第５のバッファが前記第３のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第２の入力回路に出力するように制御するとともに、前記第６のバッファが前記第３のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第１の入力回路に出力するように制御し、
第２の期間において、
前記第１のバッファが前記第１のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第２の入力回路に出力するように制御するとともに、前記第２のバッファが前記第１のサンプル回路の前記第３の容量素子内の前記第３の信号を前記第１の入力回路に出力するように制御し、
前記第３のバッファが前記第２のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第２の入力回路に出力するように制御するとともに、前記第４のバッファが前記第２のサンプル回路の前記第３の容量素子内の前記第３の信号を前記第１の入力回路に出力するように制御し、
前記第５のバッファが前記第３のサンプル回路の前記第２の容量素子内の前記第２の信号を前記第２の入力回路に出力するように制御するとともに、前記第６のバッファが前記第３のサンプル回路の前記第３の容量素子内の前記第３の信号を前記第１の入力回路に出力するように制御する、請求項１２記載の半導体装置。
前記走査回路は、焦点検出無しで静止画を撮影する場合に、前記第１のタイミング以前の期間において、前記第１のスイッチおよび前記第２のスイッチをオフに設定することによって、前記画素から前記第１の信号を出力させ、前記第１のタイミングから前記所定の期間、前記第１のスイッチおよび前記第２のスイッチをオンに設定することによって、前記画素から前記第３の信号を出力させることが可能に構成され、
前記制御部は、焦点検出無しで静止画を撮影する場合に、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第１の信号が出力されたときには、前記第１のサンプル回路の前記第１の容量素子、前記第２のサンプル回路の前記第１の容量素子、前記第３のサンプル回路の前記第１の容量素子に前記第１の信号を保持させ、
前記第１の画素、前記第２の画素、および前記第３の画素から前記第３の信号が出力されたときには、前記第１のサンプル回路の前記第２の容量素子、前記第２のサンプル回路の前記第２の容量素子、前記第３のサンプル回路の前記第２の容量素子に前記第３の信号を保持させ、
第１の期間において、
前記第１のバッファが前記第１のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第１の入力回路に出力するように制御し、
前記第３のバッファが前記第２のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第２の入力回路に出力するように制御し、
前記第５のバッファが前記第３のサンプル回路の前記第１の容量素子内の前記第１の信号を前記第３の入力回路に出力するように制御し、
第２の期間において、
前記第１のバッファが前記第１のサンプル回路の前記第２の容量素子内の前記第３の信号を前記第１の入力回路に出力するように制御し、
前記第３のバッファが前記第２のサンプル回路の前記第２の容量素子内の前記第３の信号を前記第２の入力回路に出力するように制御し、
前記第５のバッファが前記第３のサンプル回路の前記第２の容量素子内の前記第３の信号を前記第３の入力回路に出力するように制御する、請求項１２記載の半導体装置。
行列状に配置された複数の画素を含む画素アレイと、
各画素は、第１の光電変換素子と、第２の光電変換素子と、ノードと、前記ノードの電圧をデータ出力線に出力する出力部と、前記第１の光電変換素子と前記ノードの間の第１のスイッチと、前記第２の光電変換素子と前記ノードの間の第２のスイッチを含み、
前記画素からダーク信号、前記第１の光電変換素子が出力する信号、前記第１の光電変換素子が出力する信号と前記第２の光電変換素子が出力する信号とが合成された信号の順に出力させることが可能に構成された走査回路と、
第１の期間において、前記ダーク信号と参照信号とを比較することによってＡＤ変換を実行し、第２の期間において、前記第１の光電変換素子が出力する信号と前記ダーク信号との差分と、前記参照信号とを比較することによってＡＤ変換を実行する第１のＡＤ変換器と、
前記第２の期間において、前記第１の光電変換素子が出力する信号と前記参照信号とを比較することによってＡＤ変換を実行し、第３の期間において、前記第１の光電変換素子が出力する信号と前記第２の光電変換素子が出力する信号とが合成された信号と前記第１の光電変換素子が出力する信号との差分と、前参照信号とを比較することによってＡＤ変換を実行する第２のＡＤ変換器とを備えた、半導体装置。