JP7063884B2 - 差動デジタル二重サンプリング方法およびこの方法を実行するためのｃｍｏｓイメージ・センサ - Google Patents

差動デジタル二重サンプリング方法およびこの方法を実行するためのｃｍｏｓイメージ・センサ Download PDF

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Description

関連出願の相互参照
本出願は、２０１６年９月８日出願の米国特許仮出願第６２／３８５，０２７号、および２０１７年８月２９日出願の米国特許出願第１５／６９０，０３４号の優先権を主張し、これらそれぞれの内容全体を参考として本明細書に援用する。
本明細書での開示は一般に、ＣＭＯＳイメージ・センサに関し、より詳細には、差動二重サンプリングを実行する方法、およびその方法を実行するためのＣＭＯＳイメージ・センサに関する。
光信号を電気信号に変換することによってデジタル・イメージを生成するために、相補型金属酸化膜半導体（「ＣＭＯＳ」）イメージ・センサがデジタル・カメラで広く使用されている。動作時には、ＣＭＯＳイメージ・センサは、フォトダイオードおよび読出し回路をそれぞれが備える多数のピクセルを使用して、光信号を電気信号に変換する。フォトダイオードは、吸収した光を使用して電荷を生成し、生成したこの電荷をアナログ電流に変換し、このアナログ電流を読出し回路に供給する。読出し回路は、アナログ信号をデジタル信号に変換し、このデジタル信号を出力する。
ある特定のＣＭＯＳイメージ・センサのピクセル回路は、４つのトランジスタを使用して形成されており、４Ｔ型イメージ・センサ・ピクセルまたは「４Ｔ型ピクセル」として知られており、またそう呼ばれている。図１は、ビット線２０に接続された４Ｔ型ピクセル１０の典型的な設計図を示す。図に示すように、４Ｔ型ＣＭＯＳイメージ・センサ・ピクセル１０は、光子から電子に変換するフォトダイオード（「ＰＤ」）を備え、フローティング・ディフュージョン（「ＦＤ」）ポイントが、電子から電圧に変換する。ＦＤでの電子変換ごとの電圧は変換利得（「ＣＧ」）として知られており、ＣＭＯＳイメージ・センサにとって重要なパラメータである。変換利得は、アナログ・ノイズに対してピクセル信号を増大させ、これによってノイズ・フロアを低下させ、それによって比較的低い光レベルでの性能を可能にする。
このようなＣＭＯＳイメージ・センサでは、アナログ・デジタル変換プロセス中に、比較器が、アナログ電圧を受け取り、このアナログ電圧をランプ電圧と比較する。ＣＭＯＳイメージ・センサの一実装形態では、この比較器は、アナログ電圧をランプ電圧と比較し、このランプ電圧がアナログ電圧より高くなるまでカウンタを使用してカウントする。カウンタがカウントを停止すると、カウント値は、アナログ電圧に対応するデジタル・データ、すなわちアナログ電圧が変換された結果のデジタル・データである。
いずれにしても、通常はアップダウン・カウンタを使用して、デジタル二重サンプリング（「ＤＤＳ」）を実行することが、当業者には理解される。ＤＤＳは、初期化されたピクセルが出力する第１のアナログ信号をデジタル・データに変換することによって得られるデジタル・データＤｒｓｔと、外部のイメージ信号を受け取ったピクセルから受け取る第２のアナログ信号を、デジタル・データに変換することによって得られるデジタル・データＤｓｉｇとの差分（Ｄｓｉｇ－Ｄｒｓｔ）を得ることを意味し、ここで、第２のアナログ信号は、外部のイメージ信号に対応する。図１を参照すると、リセット・トランジスタ（「ＲＳＴ」）およびトランスファ・ゲート（「ＴＧ」）が同時にオンになるとピクセルがリセットされ、フローティング・ディフュージョンＦＤとフォトダイオードＰＤの両方がＶＤＤの電圧レベルに設定される。次に、トランスファ・ゲートＴＧがオフになり（フォトダイオードＰＤとフローティング・ディフュージョンＦＤを切り離し）、このフォトダイオードＰＤを残して光をまとめる。
まとめた後、信号測定がおこなわれる。まず、リセット・トランジスタＲＳＴをオン／オフして、フローティング・ディフュージョンＦＤをリセットする。この直後に、リセット・レベルがフローティング・ディフュージョンＦＤからサンプリングされ、列回路、すなわちビット線２０に蓄積される。次に、トランスファ・ゲートＴＧをオン／オフし、これによって、フォトダイオードＰＤ上の電荷がフローティング・ディフュージョン（ＦＤ）に移動できるようになる。電荷移動が完了すると、この電荷（フォトダイオード信号レベルに加えてフローティング・ディフュージョン・リセット・レベル）が測定され、同様にビット線２０に蓄積される。
これら２つの蓄積された電圧は、次いでその差をとって（「Ｄｓｉｇ－Ｄｒｓｔ」）、フォトダイオードの信号レベルを決定する。次に、絶対ピクセル・レベルを決定するのに使用されるリセット・レベルが測定された後に、測定全体を通して信号レベルおよびそのリセット・レベルが参照されるので、この設計により、相関二重サンプリング（「ＣＤＳ」）動作を実行することができる。４Ｔ型ピクセルの設計１０により、他のＣＭＯＳイメージ・センサの性能が著しく改善され、読取りノイズと読取り残像の両方が低減する。さらに、この設計によって、ピクセル・ソースの追従オフセットなどが減少する。
しかし、デジタル二重サンプリングを使用してノイズを抑制するこのような４Ｔ型ピクセル設計での１つの欠点は、列回路上の出力信号が２倍になり、使用する帯域幅が事実上２倍になることである。したがって、やはりｋＴＣノイズを抑制し、すべてのアナログ外乱を抑制しながら、必要となる出力帯域幅を低減するＣＭＯＳイメージ・センサ用のシステムおよび方法が必要とされる。
したがって、本明細書において提示するように、差動二重サンプリングを実行する方法、およびその方法を実行するためのＣＭＯＳイメージ・センサを開示する。開示されたＣＭＯＳイメージ・センサは、複数の４Ｔ型の４つの共有ピクセルを有するピクセル配列を備える。この方法は、差動読出しを実現して、各ピクセルについての蓄積ノード（すなわち、フローティング・ディフュージョン・ポイント）のリセットを有し、暗値を読み出す。次に、ピクセルの１つのサブピクセルからの移動がおこなわれて、暗値に加えて明値が読み出される。処理中、これら２つのサンプルを減算して、第１のサブピクセルを読み出すことになる。次に、第２のサブピクセルからの移動がおこなわれ、電荷が蓄積ノードに加えられる。次に、この蓄積ノードは、２つの明るいサンプル、すなわち、ピクセルの２つのサブピクセルからの２倍の明るさの値を保持する。この２倍の明値から暗値および初期の明値が減算され、その結果、ピクセルの２つのサブピクセルからビデオの値が得られる。さらに、駆動回路の規模を減らして４Ｔ型共有ピクセルを読み出すために、２つの隣接ピクセル内の２つのフローティング・ディフュージョン・ポイントがサンプリングされ、並列に読み出される。
本明細書での開示によれば、例示的な方法およびセンサが、必要とされる出力帯域幅を低減し、アナログの一連のピクセル配列全体を通してデジタル二重サンプリングを可能にする、ピクセル配列からのピクセル値の効率的な読出しを実現する。さらに、開示された技法を使用すると、ブラック・サンおよび変動するアナログ外乱のような影響が回避および抑制される。
したがって、例示的な態様では、隣接ピクセルの並列読出しを用いてデジタル二重サンプリングを実行して、ピクセル・サンプリング中に必要となる出力帯域幅を最小限に抑えるためのＣＭＯＳイメージ検知装置が提供される。この態様では、イメージ検知装置は、複数のピクセルを有するピクセル配列であって、それぞれのピクセルが、複数のフォトダイオード、フローティング・ディフュージョン・ポイント、および複数のフォトダイオードに電気的に結合された複数のトランジスタを有するピクセル配列と、複数のスイッチによってピクセル配列に選択的に結合された複数の蓄積キャパシタを有する列読出し回路であって、この複数の蓄積キャパシタが、フローティング・ディフュージョン・ポイントによって蓄積されたサンプリング済みのピクセル値を蓄積するように構成されている列読出し回路と、ピクセル配列内の少なくとも１対の隣接ピクセルにおいて複数のトランジスタを選択的に起動するように構成されたピクセル・サンプリング装置であって、その結果、隣接ピクセルのそれぞれが、ピクセルのサンプリング済みの暗値、ピクセル内の複数のフォトダイオードのうち第１のフォトダイオードのサンプリング済みの明値、ならびに、ピクセル内の複数のフォトダイオードのうち第１のフォトダイオードおよび第２のフォトダイオードのサンプリング済みの２倍の明値を、列読出し回路に出力するピクセル・サンプリング装置と、第１のフォトダイオードのサンプリング済みの明値から、サンプリング済みの暗値を減算することによって、隣接ピクセルのそれぞれの第１のフォトダイオードのそれぞれの出力済みの明値をそれぞれ計算するように構成され、またそれぞれのピクセルの第１および第２のフォトダイオードのサンプリング済みの２倍の明値から、ピクセルのサンプリング済みの暗値およびそれぞれの第１のフォトダイオードのサンプリング済みの明値を減算することによって、隣接ピクセルの第２のフォトダイオードのそれぞれの出力済みの明値を計算するように構成されたピクセル出力計算装置とを備える。
別の態様によれば、隣接ピクセルの並列読出しを用いるイメージ・センサが、ピクセル・サンプリング中に必要となる出力帯域幅を最小限に抑える。この態様では、イメージ・センサは、ピクセル配列内の１対のピクセルを制御して、この１対のピクセルのそれぞれにおいてサンプリング済みの第１のフォトダイオードのそれぞれの明値を並列に出力し、続いて、この１対のピクセルをリセットするのと並行して、またこれをリセットすることなく、それぞれのピクセル内でサンプリング済みの第１のフォトダイオードと、サンプリング済みの第２のフォトダイオードとを組み合わせて、それぞれ２倍の明値を出力するように構成されたフォトダイオード・サンプリング装置と、複数のスイッチによってピクセル配列に選択的に結合された複数の蓄積キャパシタを有する読出し回路であって、この複数の蓄積キャパシタが、出力済みの明値および出力済みの２倍の明値をそれぞれ蓄積するように構成された読出し回路と、この読出し回路に結合され、出力済みの蓄積された２倍の明値から、出力済みの蓄積された明値をそれぞれ減算することによって、サンプリング済みの第２のフォトダイオードのそれぞれの明値を計算するように構成されたピクセル出力計算装置とを備える。
さらに別の態様では、イメージ・センサにピクセルの並列読出しが設けられて、ピクセル・サンプリング中の出力帯域幅を最小限に抑える。この態様では、イメージ・センサは、ピクセル配列内の少なくとも２つのピクセルを二重サンプリングして、この少なくとも２つのピクセルのそれぞれの少なくとも第１および第２のフォトダイオードのそれぞれの明値を生成するように構成されたフォトダイオード・サンプリング装置と、少なくとも２つのピクセルをリセットすることなく、生成された明値を並列に出力するように、少なくとも２つのピクセルを制御するように構成されたピクセル配列出力制御装置と、生成され、出力された明値に基づいて表示装置に表示させるイメージを生成するように構成されたイメージ信号発生器とを備える。
例示的な態様の上記簡略化された概要は、本開示を基本的に理解するのに役立つ。この概要は、企図されたすべての態様を広範囲にわたって概説するものではなく、すべての態様の鍵となる要素または重要な要素を識別するものでもなく、本開示のいずれかまたはすべての態様の範囲を述べるものでもない。その唯一の目的は、以下の本開示のさらに詳細な説明の前置きとして、１つまたは複数の態様を簡略化した形で提示することである。前述の目的を達成するために、本開示の１つまたは複数の態様は、特許請求の範囲において説明され、例示的に指摘される特徴を含む。
添付図面は、本明細書に組み込まれ、その一部分を構成し、本開示の１つまたは複数の例示的な態様を示し、詳細な説明とともに、それらの原理および実装形態を説明するのに役立つ。
列回路に接続されたＣＭＯＳイメージ・センサの４Ｔ型ピクセル構成の従来の設計図を示す。 例示的な実施形態とともに実装することができる、例示的な４Ｔ型共有ピクセルのＣＭＯＳイメージの概略図を示す。 例示的な実施形態による差動デジタル二重サンプリングを実行するように構成された、ピクセル・セル配列の一部分の上から見下ろす図を示す。 図３に示すピクセル・セル配列の一部分の、さらに詳細な図のブロック図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するためのピクセル配列内の複数の４Ｔ型共有ピクセルの概略図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するためのピクセル配列内の複数の４Ｔ型共有ピクセルの概略図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサの読出し回路を示す。 例示的な実施形態による、図６Ａに示す読出し回路の動作状態を示す。 例示的な実施形態による、図６Ａに示す読出し回路の動作状態を示す。 例示的な実施形態による、図６Ａに示す読出し回路の概略図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列のタイミング図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列の測定されたピクセル出力値のシミュレーションを示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列向けの垂直読出し方式のタイミング図を示す。 例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのブロック図を示す。
開示されたシステムおよび方法の様々な態様は、ここで各図面を参照して説明され、全体を通して同じ参照番号は同様の要素を指すのに使用される。以下の記述では、説明するために、本開示の１つまたは複数の態様を十分に理解できるようにするため、数多くの具体的な詳細を説明する。しかし、一部またはすべての場合において、以下に述べる具体的な設計詳細を採用することなく、以下に述べる任意の態様を実施できることが明らかになり得る。他の例では、１つまたは複数の態様の説明を容易にするために、よく知られた構造および装置がブロック図の形式で示してある。以下では、本発明の１つまたは複数の態様の簡略化された概要を提示して、その基本的な理解を得る。
図２には、例示的な実施形態とともに実装することができる、例示的な４Ｔ型共有ピクセルのＣＭＯＳイメージ・センサの概略図が示してある。ピクセル１００は、４つのサブピクセル、すなわち、それぞれのトランスファ・ゲート（ＴＧ０～ＴＧ３で示す）によってそれぞれが駆動される、フォトダイオード１１０Ａ、１１０Ｂ、１１０Ｃ、および１１０Ｄ（ＰＤ０～ＰＤ３で示す）を備えることを除いて、前述の４Ｔ型ピクセルと同様の構成を含む。トランスファ・ゲートは、ＣＭＯＳトランジスタであり、参照番号１１２Ａ、１１２Ｂ、１１２Ｃ、および１１２Ｄで識別される。図に示すように、トランスファ・ゲート１１２Ａ～１１２Ｄのそれぞれは、共通の読出し回路を共有し、フローティング・ディフュージョン・ポイント１１４、すなわちキャパシタＣｆｄに接続されている。さらに示すように、トランジスタ１１６（リセット・トランジスタ）とトランジスタ１１７の両方は、ピクセルの電圧源（すなわち、ＶＤＤ ＰＩＸ）に接続されたドレインを有する。リセット・トランジスタ１１６のソースは、フローティング・ディフュージョン・ポイント１１４に接続されており、トランジスタ１１７のソースは、選択トランジスタ１１８のドレインに接続されている。選択トランジスタ１１８のソースは、列回路１１９に接続されている。
以下でさらに詳細に述べるように、各サブピクセル（すなわち、フォトダイオードＰＤ０～ＰＤ３のそれぞれ）は、その対応するトランスファ・ゲートを起動することによって別々に読み出すことができる。したがって、フォトダイオード１１０Ａを読み出すために、トランスファ・ゲート１１２Ａをオンにし／起動し、次いでトランスファ・ゲート１１２Ｂを起動することによってフォトダイオード１１０Ｂの読出しなどを実行する。場合によっては、それぞれのトランスファ・ゲートを同時に起動することによって、単一の読出し動作として複数のサブピクセルが一斉に読み出されることになる。一例としてタイミング図について、具体的な動作および読出し方法を以下で詳細に説明する。さらに、図２に示す例示的な４Ｔ型の４つの共有ピクセルは、本明細書に記載の差動デジタル二重サンプリング技法を使用して実装することができるピクセル配列に、ピクセルの一例を提供するものであることを理解されたい。しかし、この発明性のある技法は、他の同様のタイプのピクセル設計でも実施することができ、図２に示す特定の構成に限定されるものではない。
図３には、例示的な実施形態による差動デジタル二重サンプリングを実行するように構成された、ピクセル・セル配列の一部分の上から見下ろす図が示してある。ピクセル配列２００は、前述の多数のピクセルを含む。たとえば、例示的な配列２００の中央に示すように、ピクセル１００は、黒っぽい正方形の実線で示してあり、フォトダイオード１１０Ａ～１１０Ｄと識別されるサブピクセル（すなわち、フォトダイオードＰＤ０～ＰＤ３）を含む。さらに図に示すように、フォトダイオード１２０Ａ、１２０Ｂ、１２０Ｃ、および１２０Ｄを含むピクセルが、ピクセル１００の行の上方に行配列で示してあり、フォトダイオード１３０Ａ、１３０Ｂ、１３０Ｃ、および１３０Ｄを含む別のピクセルが、ピクセル１００の行の下方に行配列で示してある。
例示的な実施形態によれば、この配列内に６列のサブピクセルがあり、各列のペアがそれぞれ、ともにピクセルを形成するそれぞれのペアのサブピクセルを有する。さらに、配列２００は、深さが１１２５ライン、すなわち配列２００内の１１２５の行である、垂直シフト・レジスタを含むことが好ましい。したがって、この実施形態では、配列のプラットフォームは、最大速度において１１２５行×６列、すなわち６７５０ラインに制限される。さらに、以下で詳細に説明するように、差動デジタル二重サンプリングは、２つのサブピクセルごとに１つの暗レベルで実行され、これにより、既存のピクセル配列読出し技法と比較して消費帯域幅を低減するのが容易になる。
さらに図に示すように、ピクセル１００のフォトダイオードのそれぞれは、前述の通り、そのそれぞれのトランスファ・ゲートに接続される。したがって、フォトダイオード１１０Ａがトランジスタ１１２Ａに接続され、フォトダイオード１１０Ｂがトランジスタ１１２Ｂに接続され、フォトダイオード１１０Ｃがトランジスタ１１２Ｃに接続され、フォトダイオード１１０Ｄがトランジスタ１１２Ｄに接続される。ピクセル１００は実線の正方形で示してあるが、配列２００は、隣接したピクセルのサブピクセルが同時に読み出されて帯域幅を最小限に抑えるように、各ピクセルの交差接続を設ける。各読出しが、破線およびボックスで示してある。したがって、以下の開示に基づいて容易に明らかになるように、サブピクセル２１０のグループ化を形成するサブピクセルが最初に読み出され、それに続いてサブピクセル２２０のグループ化についても同様である。図３に示す読出し方式は例示的な実施形態であるが、本明細書に記載の差動デジタル二重サンプリング技法は、交差接続設計なしで他の構成において実装できることを理解されたい。たとえば、発明性のあるこの差動デジタル・サンプリング技法は、サブピクセルが個別にアドレス指定されるピクセル構成においても実装することができる。
したがって、ピクセル１００のフォトダイオード１１０Ｃ（ＰＤ２）は、上の行のピクセルのフォトダイオード１２０Ｂ（ＰＤ１）が読み出されるときに同時に読み出される。同様に、ピクセル１００のフォトダイオード１１０Ｄ（ＰＤ３）は、上の行でのピクセルのフォトダイオード１２０Ａ（ＰＤ０）が読み出されるときに同時に読み出される。さらに、ピクセル１００のフォトダイオード１１０Ａ（ＰＤ０）が読み出されると、下の行でのピクセルのフォトダイオード１３０Ｄ（ＰＤ３）も読み出される。同様に、ピクセル１００のフォトダイオード１１０Ｂ（ＰＤ１）が読み出されると、下の行でのピクセルのフォトダイオード１３０Ｃ（ＰＤ３）も読み出される。
図２を参照して先に説明したように、特定のフォトダイオードの値を読み出すためには、それぞれのトランスファ・ゲートを起動しなければならない。この場合、２つの値を同時に読み出すために、トランスファ・ゲートの信号が、隣接する行でのピクセルに印加されるが、これはピクセルの一部ではない。たとえば、図に示すように、トランスファ・ゲート信号ＴＧ０／３（すなわち、信号２３０Ａ）がトランジスタ１１２Ａに印加され、その結果、先に図に示すようにピクセル１１０Ａを読み出すことができる。さらに図に示すように、このトランスファ・ゲート信号２３０Ａは、ピクセル１００の行の下方での隣接した行でのフォトダイオード１３０Ｄ用のトランスファ・ゲートにも印加される。トランスファ・ゲート信号２３０Ａが起動されるのと同じクロック・サイクル中に、制御回路も、トランスファ・ゲート信号２３０Ｂを起動し、これがピクセル１００のフォトダイオード１１０Ｂ、およびピクセル１００の真下のピクセルのフォトダイオード１３０Ｃ（すなわちＰＤ２）のトランスファ・ゲートを起動する。図に示すように、トランスファ・ゲート信号２３０Ａおよびトランスファ・ゲート信号２３０Ｂは、シフト・レジスタの同じ行に存在する。
さらに、次の読出し期間中、トランスファ・ゲート信号２３２Ａおよび２３２Ｂが同様に印加されることになる。トランスファ・ゲート信号２３２Ａは、配列２００でのピクセル１００のフォトダイオード１１０Ｃ、およびピクセル１００の真上のピクセルのフォトダイオード１２０Ｂについて、トランスファ・ゲートを起動する。同様に、トランスファ・ゲート信号２３２Ｂは、配列２００でのピクセル１００のフォトダイオード１１０Ｂ、およびピクセル１００の真上のピクセルのフォトダイオード１２０Ｃについて、トランスファ・ゲートを起動する。ピクセル読出しの具体的なタイミングおよび動作は、タイミング図ついて以下で詳細に説明することにし、その技術的利点が、帯域幅の要求条件を低減することによって容易に明らかになろう。
図４には、図３に示すピクセル・セル配列の一部分の、さらに詳細な図のブロック図が示してある。具体的には、図示した列は、サブピクセルＡｎ、Ｂｎ、Ｃｎ、およびＤｎを含む、上記のピクセル１００を含む。これらのサブピクセルは、前述のサブピクセル１１０Ａ～１１０Ｄに対応する。さらに、前述の通り、各４Ｔ型共有ピクセルは、フローティング・ディフュージョン・ポイントを含み、これは、この図ではＦＤｎと示してあり１１０Ｅで表してある。さらに示すように、直前の行での４Ｔ型ピクセルは、サブピクセルＡｎ－１、Ｂｎ－１、Ｃｎ－１、およびＤｎ－１（フローティング・ディフュージョン・ポイントＦＤｎ－１を含む）によって形成され、２つのサブピクセルＣｎ－２およびＤｎ－２がこのピクセルの上方に形成される。同様に、ピクセルに追従する行は、サブピクセルＡｎ＋１、Ｂｎ＋１、Ｃｎ＋１、およびＤｎ＋１（フローティング・ディフュージョン・ポイントＦＤｎ＋１を含む）によって形成された４Ｔ型ピクセルを含み、このピクセルの下方には、２つのサブピクセルＡｎ＋２およびＢｎ＋２が形成される。本開示のために、各ピクセルでの行は、行ｎ－２、ｎ－１、ｎ、ｎ＋１、およびｎ＋２とみなすことができる。
前述の通り、互いに異なる隣接ピクセル行（たとえば、ｎ－１行とｎ行、またはｎ行とｎ＋１行）に存在する（配列に対して）垂直方向での２つの隣接サブピクセルにおいて、各トランスファ・ゲートが起動される。したがって、サブピクセルＣｎ－１およびＢｎでのトランスファ・ゲートが、トランスファ・ゲート信号２３０Ｂによってまず起動される。これらのサブピクセルＣｎ－１およびＢｎは互いに異なる行、すなわち互いに異なるピクセル内に存在するので、同じクロック・サイクル中に各値を読み出すことができる。次に、トランスファ・ゲート信号２３０Ａを印加して、サブピクセルＡｎおよびＤｎ－１を起動する。以下でより詳細に述べるように、ｎ番目のピクセル行（すなわち、ピクセル１００）の読出し値は、ＡｎとＢｎの２倍の明値である。トランスファ・ゲート信号２３０Ｂによる起動に応答して、Ｂｎの値が既に決定しているので、ＡｎとＢｎの２倍の明値からＢｎの値を減算することによって、ならびにピクセルの暗値を減算することによって、Ａｎのピクセル値を決定することができる。トランスファ・ゲート信号２３０Ａと２３０Ｂのペアによる起動の後、ＣＭＯＳイメージ・センサが、サブピクセルＡｎ、Ｂｎ、Ｃｎ－１、およびＤｎ－１の読出しの実行を完了する。この読出しは、サブピクセル１１０Ａ（すなわちＡｎ）、サブピクセル１１０Ｂ（すなわちＢｎ）、サブピクセル１３０Ｃ（すなわちＣｎ－１）、およびサブピクセル１３０Ｄ（すなわちＤｎ－１）が１クロック・サイクル中にすべて読み出される図３に示す破線ボックスに対応することを理解されたい。
図４に戻って参照すると、読出しの次のサイクル中に、トランスファ・ゲート信号２３２Ｂおよび２３２Ａが印加されて、対応する各ピクセルを起動する。先に述べたのと同様に、サブピクセルＣｎおよびＢｎ＋１でのトランスファ・ゲートは、トランスファ・ゲート信号２３２Ｂによってまず起動される。次に、トランスファ・ゲート信号２３２Ａを印加して、サブピクセルＡｎ＋１およびＤｎを起動する。ｎ番目のピクセル行（すなわち、ピクセル１００）の読出し値は、ＣｎとＤｎの２倍の明値である。Ｃｎの値は、トランスファ・ゲート信号２３２Ｂによる起動に応答して既に決定されているので、Ｃｎのピクセル値は、Ｃｎに加えてＤｎの２倍の明値からＤｎの値とピクセルの暗値とを減算することによって決定することができる。したがって、トランスファ・ゲート信号２３２Ａと２３２Ｂのペアによる起動の後、ＣＭＯＳイメージ・センサは、サブピクセルＣｎ、Ｄｎ、Ｃｎ－１、Ａｎ＋１、およびＢｎ＋１の読出しの実行を完了する。
図５Ａおよび図５Ｂには、例示的な実施形態による差動デジタル二重サンプリングを提供するためのピクセル配列内の複数の４Ｔ型共有ピクセルの概略図が示してある。図５Ａに示すように、この配列は、配列の垂直方向に１対の隣接行、すなわち第１のピクセル行ｎ－１と第２のピクセル行ｎを含む。行ｎおよびｎ－１内のそれぞれ別々のピクセルが、図２について先に述べたのと同じ４Ｔ型共有トランジスタ回路構成を含むことを理解されたく、本明細書においてこのことは繰り返さない。図に示すように、１つのトランスファ・ゲート信号２３０Ａが、サブピクセルＣｎ－１のトランスファ・ゲート（ＴＧ０）およびサブピクセルＢｎのトランスファ・ゲート（ＴＧ３）に印加される。同様に、別のトランスファ・ゲート信号２３０Ｂが、サブピクセルＡｎのトランスファ・ゲート（ＴＧ２）およびサブピクセルＤｎ－１のトランスファ・ゲート（ＴＧ１）に印加される。
図５Ｂには、同じピクセル配列の回路図が示してあり、追加のトランスファ・ゲート信号２３２Ａおよび２３２Ｂの印加も示してあり、これらは先に述べたのと同じトランスファ・ゲート信号である。両方の図では、各ピクセルの出力が列回路に接続されて、以下でより詳細に説明するように読出しをおこなう。ピクセル配列の読出しのタイミングは以下のように説明される。
図６Ａには、例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサの読出し回路が示してある。図に示すように、この回路は、デジタル二重サンプリング用に、ビデオ・レベルおよび暗レベルを蓄積するために設けられる４つのキャパシタ６１０Ａ、６１０Ｂ、６２０Ａ、および６２０Ｂを備える。具体的には、２つの「明るい」キャパシタ（すなわち、キャパシタ６２０Ａおよび６２０Ｂ）が、ビデオ・レベルをサンプリングするために設けられ、２つの「暗い」キャパシタ（すなわち、キャパシタ６１０Ａおよび６１０Ｂ）が、基準レベルをサンプリングするために設けられる。したがって、図に示すように、キャパシタ６１０Ａおよび６１０Ｂは、キャパシタ基準電圧に結合されて、基準電圧から固定値を読み出し、キャパシタ６２０Ａおよび６２０Ｂは、ピクセル配列のビット線（すなわち、列読出し）に結合されて、各ピクセル出力の暗値、明値、２倍の明値のピクセル電圧（ビデオ・レベル）をサンプリングする。以下で詳細に説明するように、読出し経路は完全に差動であり、各キャパシタの接続は動作モードに依存する。
列の線１１９の端部には、ピクセル配列の出力を蓄積キャパシタ６２０Ａおよび６２０Ｂに選択的に接続して、ピクセル配列から、暗値、明値、および２倍の明値をそれぞれサンプリングするための、２つのスイッチ６２１Ａおよび６２１Ｂが存在する。さらに、読出し回路は、蓄積キャパシタ６１０Ａおよび６１０Ｂをキャパシタ用の基準電圧に選択的に接続するための、さらに２つのスイッチ６１１Ａおよび６１１Ｂを備える。
キャパシタ６２０Ａ、６２０Ｂ、６１０Ａ、および６１０Ｂはそれぞれ、これらのキャパシタを以前の値ＧＮＤにリセットするために、リセット・スイッチ６３１Ａ、６３１Ｂ、６３１Ｃ、および６３１Ｄにそれぞれ並列に接続される。以下で考察するように、ピクセルのサンプリング中および読出し中に、カウンタ・サイクルのあらゆるカウントでリセット信号ＲＳＴ＿ＣＣＡＰが周期的に印加される。さらに、蓄積キャパシタと母線（図示せず）の間に列選択スイッチ６４１Ａ～６４１Ｄがそれぞれ設けられており、この母線は、最終的には、測定された差動電圧をＡ／Ｄ変換器（やはり図示せず）に、次いでバッファに出力する。したがって、列選択スイッチ６４１Ａ～６４１Ｄを制御して、蓄積キャパシタ６１０Ａ、６１０Ｂ、６２０Ａ、および６２０Ｂから、一度に各列のうちの１列に、また母線に蓄積信号を出力する。ピクセルのそれぞれが、所与の時点で、行デコーダによって起動される。
有利には、この設計を使用して、ピクセル配列からのピクセル出力電圧のサンプリングが、Ａ／Ｄ変換から切り離される。こうして切り離すことにより、直列動作の代わりに、これら２つの動作を並列にすることによって、ピクセル出力電圧の高速読出しが可能になる。
図６Ｂおよび図６Ｃには、例示的な実施形態による、図６Ａに示す読出し回路の動作状態が示してある。図に示すように、スイッチ６２１Ａおよび６４１Ａ、ならびにスイッチ６２１Ｂおよび６４１Ｂが、開状態と閉状態の間で交互に切り替わり、その結果、キャパシタ６２０Ａが、ピクセル配列（たとえば図６Ｂ）から読出し値を取得している間、キャパシタ６２０Ｂでの値が読み出されている。基準電圧用のスイッチ６１１Ａおよび６４１Ｃ、ならびに６１１Ｂおよび６４１Ｄにおいても、同様の動作が実行される。回路の詳細およびその動作を、以下のように説明する。
具体的には、図６Ｄには、例示的な実施形態による、図６Ａに示す読出し回路の概略図が示してある。一般に、列読出し回路は、複数のスイッチによってピクセル配列に選択的に結合された４つの列キャパシタ、すなわちキャパシタ６１０Ａ、６１０Ｂ、６２０Ａ、および６２０Ｂから形成される。前述の通り、蓄積キャパシタ６２０Ａおよび６２０Ｂが設けられて、暗値、明値、および２倍の明値を、それぞれピクセル配列からサンプリングする。さらに、蓄積キャパシタ６１０Ａおよび６１０Ｂが設けられて、キャパシタでの基準電圧をサンプリングする。
例示的な実施形態によれば、各キャパシタは、ビット線１１９上のサンプリング値を受け取ることによって、ピクセル配列からの水平読出しを切り離すように構成される。この態様では、それぞれのカウントにおいて、２つのキャパシタがサンプリングされ、２つのキャパシタが交互に読み出される。したがって、スイッチのそれぞれが、対応するリセット信号および制御信号に基づいて駆動される。前述の通り、キャパシタのそれぞれが、リセット・スイッチ６３１Ａ、６３１Ｂ、６３１Ｃ、および６３１Ｄにそれぞれ並列に接続されている。動作のそれぞれのカウント中に、短いパルス（たとえば、４９ナノ秒）が起動されて、スイッチを閉じて強制的に接地接続することによってキャパシタをリセットする。
さらに、キャパシタ６２０Ａおよび６２０Ｂは、スイッチ６２１Ａおよび６２１Ｂによってビット線１１９に結合されている。図６Ｄの例では、スイッチ６２１Ａは閉じているので、キャパシタ６２０Ａはビット線１１９に接続されている。したがって、キャパシタ６２０Ａは、サンプリング・モードにあり、すなわちピクセル配列から出力されている暗値、明値、および２倍の明値のうち１つをサンプリングしている。あるいは、スイッチ６２１Ｂは開いているので、現在、キャパシタ６２０Ｂはビット線１１９に接続されていない。次のカウントで、制御信号がスイッチ６２１Ｂを閉じ、スイッチ６２１Ａを開いて、動作を逆転させることになる。さらに図に示すように、列接続スイッチ６４１Ａおよび６４１Ｂは、Ａ／Ｄ変換器（図示せず）を含む下流の回路にキャパシタ６２０Ａおよび６２０Ｂを接続する。この例では、スイッチ６４１Ｂが閉じていて、キャパシタ６２０Ｂを母線の下流側に接続し、したがって回路によって読み出される。次のカウントで列接続スイッチ６４１Ａと６４１Ｂが逆転し、したがってキャパシタ６２０Ａを読み出すことができる。
キャパシタ６１０Ａおよび６１０Ｂに接続されたスイッチが、前述のスイッチと同様に動作する。図に示すように、キャパシタ６１０Ａおよび６１０Ｂは、スイッチ６１１Ａおよび６１１Ｂによって、キャパシタ基準電圧（すなわち、ＲＥＦ１）に結合される。図に示す例では、スイッチ６１１Ａは閉じているので、キャパシタ６１０Ａは基準電圧に接続されている。したがって、キャパシタ６１０Ａは、サンプリング・モードにあり、すなわち、基準電圧をサンプリングしている。あるいは、スイッチ６１１Ｂは開いているので、現在、キャパシタ６１０Ｂは基準電圧に接続されていない。次のカウントで、制御信号がスイッチ６１１Ｂを閉じ、スイッチ６１１Ａを開いて、動作を逆転させることになる。さらに図に示すように、列接続スイッチ６４１Ｃおよび６４１Ｄは、Ａ／Ｄ変換器（図示せず）を含む下流の回路にキャパシタ６１０Ａおよび６１０Ｂを接続する。この例では、スイッチ６４１Ｄが閉じていて、キャパシタ６１０Ｂを母線の下流側に接続し、したがって回路によって読み出される。次のカウントで、これらのスイッチが逆転し、したがってキャパシタ６１０Ａを読み出すことができる。
動作にあたっては、キャパシタＣＢ１およびＣＢ２（すなわち、キャパシタ６２０Ａおよび６２０Ｂ）が、（ビット線１１９を介して）ピクセル配列からの値を交互にサンプリングし、Ａ／Ｄ変換器の下流側で値を読み出す。同様に、キャパシタＣＤ１およびＣＤ２（すなわち、キャパシタ６１０Ａおよび６１０Ｂ）が、基準電圧からの値を交互にサンプリングし、Ａ／Ｄ変換器の下流側で値を読み出す。したがって、サンプリングされたピクセル値とサンプリングされた基準値との電圧差が、列読出し回路から連続して出力されて、デジタル二重サンプリング処理での非励振状態と励振状態の両方を含む各サブピクセルの値が得られる。以下に述べるタイミング図で、ＣＭＯＳイメージ・センサの動作をより詳細に説明する。
特に、図７Ａには、例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列のタイミング図が示してある。図に示すように、水平読出し方式は、カウンタ、すなわち各読出しを実行するために６カウントを実現する４ｋ ＳｕｂＣｎｔに基づく。この点に関して、このカウンタは、周期が固定のクロックに同期してカウント動作を実行する。一実施形態では、読出しは、１０８０ｐ規格に従って実行され、それぞれの読出し（すなわち、各クロック・サイクル）は１４．８６μｓで実行される。一般に、各読出しサイクルの後に、得られる６つの値、すなわち２つの暗値、２つの明値、および２つの２倍の明値が存在する。これらの値を使用して、差動デジタル二重サンプリング技法を用いた後、４つのピクセルの訂正されたデジタル出力を得ることができ、これが４ｋ／ＵＨＤ規格を生成する。
例示するために、タイミング図には、図４に示し、先に述べたサブピクセルに従って注釈が付いている。図に示すように、第１のカウント値において、リセット信号Ｒｓｔ１が、行ｎ－１に印加され、より具体的には、フローティング・ディフュージョン・ポイントｆｄｎ－１をリセットするために印加される。リセット信号の幅は、２２２ＭＨｚで２２クロック、すなわち９９ナノ秒であることが好ましい。この同じカウント中に、選択信号Ｓｅｌ１が、行ｎ－１、すなわちＲｎ－１に印加される。選択信号の幅は、２２２ＭＨｚで２１０クロック、すなわち９４３ナノ秒であることが好ましい。同様に、第２のカウント値において、リセット信号Ｒｓｔ２が、行ｎ、すなわちフローティング・ディフュージョン・ポイントｆｄｎに印加され、選択信号Ｓｅｌ２が、行ｎ、すなわちＲｎに印加される。したがって、ＤＤＳフィルタリング技法によれば、各ピクセルについてデジタル・データＤｒｓｔ（すなわち、暗値）を得ることができるように、行ｎ－１および行ｎのそれぞれがリセットされていることを理解されたい。これは、読出し行（すなわち「ＲＥＡＤ」）に示してあり、ここで、クロック・サイクルのカウント２および３の間に、暗値Ｒｎ－１およびＲｎがピクセル配列から読み出される。
一般に、当業者には理解されるように、タイミング図には、キャパシタが、各カウントの先頭でＲＳＴ＿ＣＣＡＰ値によってリセットされ、キャパシタ６２０Ａおよび６２０Ｂ用の制御信号ＳＷ＿Ｂ、およびキャパシタ６１０Ａおよび６１０Ｂ用の制御信号ＳＷ＿Ｄが連続して印加されて（すなわち、前述の通り、各スイッチが開状態から閉状態に繰り返し切り替わって）、ビット線上のデータをサンプリングすることが示してある。これらキャパシタのリセットおよびサンプリングは、サイクル内の別々の各カウントについては説明しないことにする。
暗値Ｒｎ－１およびＲｎがカウント１および２でサンプリングされ、カウント２および３で読み出されると、タイミングは、サイクルのカウント３へと続く。図に示すように、トランスファ・ゲートＴＧ１／２が印加されて、行ｎ－１およびｎでの対応するサブピクセルを起動する。たとえば、このトランスファ・ゲート信号ＴＧ１／２は、前述の信号２３０Ｂに対応し、サブピクセルＣｎ－１、Ｂｎを起動する。したがって、選択信号Ｓｅｌ１が行ｎ－１に再び印加されると、カウント４においてさらに示すように、サブピクセルＣｎ－１を読み出すことができる。同様に、選択信号Ｓｅｌ２が行ｎに再び印加されると、カウント５においてさらに示すように、サブピクセルＢｎを読み出すことができる。トランスファ・ゲート信号の幅は、２２２ＭＨｚで３２０クロック、すなわち１４３７ナノ秒であることが好ましい。読み出された明値（たとえば、サブピクセルＣｎ－１）はまた、対応する暗値（たとえば、暗値Ｒｎ－１）を含むようになることに留意されたい。したがって、本明細書でさらに説明するように、この明値は、測定された明値Ｃｎ－１から測定された暗値Ｒｎ－１を減算することなどによって計算される。
さらに、カウント５において、トランスファ・ゲートＴＧ０／３が印加されて、行ｎおよびｎ－１での対応するサブピクセルを起動する。このトランスファ・ゲート信号ＴＧ０／３は、前述の信号２３０Ａに対応し、サブピクセルＤｎ－１およびＡｎを起動する。したがって、選択信号Ｓｅｌ１が行ｎ－１に再び印加されると、カウント６においてさらに示すように、サブピクセルＣｎ－１とＤｎ－１の両方の２倍の明値を読み出すことができる。同様に、選択信号Ｓｅｌ２が行ｎに再び印加されると、次のクロック・サイクルのカウント１においてさらに示すように、サブピクセルＢｎおよびサブピクセルＡｎの２倍の明値を読み出すことができる。したがって、このカウンタ・サイクル中に、読出し回路が、サブピクセルＣｎ－１およびＢｎからの値、サブピクセルＣｎ－１およびＤｎ－１、ならびにサブピクセルＡｎおよびＢｎからの２倍の明値、ならびに対応する暗値Ｒｎ－１およびＲｎのサンプリングを完了する。以下に述べるように、サブピクセルＤｎ－１の値は、２倍の明値および暗値Ｒｎ－１からＣｎ－１の値を差し引くことなどによって求めることができる。同様に、サブピクセルＡｎでの各値は、２倍の明値ならびに暗値ＲｎからＢｎの値を差し引くことによって求めることができる。
クロック・サイクルの６カウントの後、シフト・レジスタのクロックは、ピクセル配列での次の行にシフトする。図７Ｂには、配列内の次の行での制御信号のタイミング図が示してある。図７Ａのタイミング図について先に述べたものと同じ動作が実行され、本明細書においてこの動作は繰り返さない。
図８には、例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列の測定されたピクセル出力値のシミュレーションが示してある。図に示すように、初期の暗値（すなわち、Ｄａｒｋｎ－１すなわちＤｎ－１、およびＤａｒｋｎすなわちＤｎ）は、２８３ｄよりわずかに低い第１の値で測定される。次に、サブピクセルＣｎ－１またはＢｎの測定値は、ほぼ６８０ｄで測定される。さらに、Ｃｎ－１とＤｎ－１の２倍の明値は、９４０ｄの値をわずかに超える値で測定される。したがって、本明細書に記載のデジタル二重サンプリング方法を適用すると、サブピクセルＣｎ－１およびＢｎの値は、暗値Ｄａｒｋｎ－１（すなわち、Ｄｎ－１）およびＤａｒｋｎ（すなわちＤｎ）をそれぞれ減算することによって計算することができる。さらに、サブピクセルＤｎ－１の値は、測定値から、サブピクセルＣｎ－１の値および暗値Ｄａｒｋｎ－１（すなわちＤｎ－１）を減算することによって求めることができる。このシミュレーションは、先に説明し、たとえば図４など各図に示した現在の交差接続ピクセル読出し方式に基づいていることを理解されたい。代替実施形態では、技法として交差接続が使用されなかった場合、ピクセル読出しの順序は、（暗い、暗い、明るい、明るい、２倍明るい、２倍明るいの代わりに）、たとえば、暗い、明るい、２倍明るい、暗い、明るい、２倍明るいとすることもできる。
図９には、例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのピクセル配列向けの垂直読出し方式のタイミング図が示してある。前述の通り、本明細書に記載のピクセル配列（すなわち、図３に示すピクセル配列２００）は、深さが１１２５ライン、すなわち配列２００内で１１２５行である垂直シフト・レジスタを含むことが好ましい。したがって、クライアントＶＣ１０８０ｐは、カウントが１～１１２５であるものとして示してある。当業者には理解されるように、リセット信号ＲＳＴ１およびＲＳＴ、選択信号ＳＥＬ１およびＳＥＬ２、ならびにトランスファ・ゲート起動信号ＴＧ０／３およびＴＧ１／２のそれぞれが、行デコーダから受け取った制御信号に応答して、各行内で繰り返すように示してある。ピクセル配列２００での各行に対して、対応するリセット信号、選択信号、およびトランスファ・ゲート起動信号が存在することを理解されたい。したがって、本明細書に記載のタイミング動作を使用して説明するように、各行が繰り返してサンプリングされる。
最後に、図１０には、例示的な実施形態による差動デジタル二重サンプリングを提供するための、ＣＭＯＳイメージ・センサのブロック図が示してある。図に示すように、ＣＭＯＳイメージ・センサ９００はピクセル配列９１０を含み、これは、たとえば多数の４Ｔ型共有ピクセル構成を含む、本明細書に記載のピクセル配列２００とすることができる。さらに、ピクセル配列９１０の出力は、アナログ読出し経路およびＡ／Ｄ変換器９２０に供給され、このＡ／Ｄ変換器は、ピクセル配列９１０からのアナログ出力電圧を処理して、アナログ・ピクセル信号をデジタル信号に変換するために設けられる。当業者には知られているように、アナログ読出し経路およびＡ／Ｄ変換器９２０は、図６Ａ～図６Ｄに示す読出し回路、および測定されたアナログ信号をデジタル信号に変換するためのＡ／Ｄ変換器を備えることを理解されたい。
さらに図に示すように、アナログ読出し経路およびＡ／Ｄ変換器９２０から出力されたデジタル信号を記憶するために、ラッチ配列ユニット（またはライン・バッファ）９３０が設けられる。ライン・バッファ９３０は、ピクセル配列９１０の各ピクセルの読出し順序に応じて、複数のラインを含むことができると理解されたい。さらに、前述のユニットを制御し、インターフェースを介して外側（たとえば、表示装置）にデータを出力する際に使用される制御信号を供給するために、制御ユニット９５０が設けられる。たとえば、制御ユニット９５０は、行デコーダ９４０（まとめて、ピクセル・サンプリング装置）と連携して、図７Ａおよび図７Ｂについて先に述べた起動信号を生成することができる。さらに、一実施形態では、制御ユニット９５０は、キャパシタ読出しの各スイッチを開閉するための制御信号を生成することもできる。
さらに、ラッチ配列ユニット８３０から制御ユニット９５０に、データ信号を供給することができる。例示的な実施形態によれば、サンプリングされた明値からピクセルのそれぞれの暗値を減算することにより、制御ユニット９５０、すなわちピクセル出力計算装置によって各フォトダイオードの明値を計算することができる。たとえば、図７Ａに示すようなサンプリングされた明値Ｂｎは、Ｂｎ＋Ｒｎの合成出力値から暗値Ｒｎを減算することによって計算することができる。同様に、明値Ａｎは、明値Ａｎと明値Ｂｎの合成出力値に暗値Ｒｎを加えた値から、暗値Ｒｎおよびサンプリングされた明値Ｂｎを減算することによって計算することができる。当業者には理解されるように、これらの計算は、ソフトウェア、ハードウェア、またはその組合せで実行することができる。
制御ユニット９５０は、本明細書に記載の制御アルゴリズムを実行するための、１つまたは複数のプロセッサ、および１つまたは複数のモジュールを含むことができる。各モジュールは、プロセッサ内で実行されるか、もしくはメモリに常駐／記憶されるソフトウェア・モジュール、プロセッサに結合された１つもしくは複数のハードウェア・モジュール、またはこれら何らかの組合せでもよい。プロセッサの例には、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、状態機械、ゲート・ロジック、ディスクリート・ハードウェア回路、および本開示全体を通して説明される様々な機能を実行するように構成された他の適切なハードウェアが含まれる。処理システム内の１つまたは複数のプロセッサが、ソフトウェアを実行してもよい。ソフトウェアは、これをソフトウェア、ファームウェア、ミドルウェア、マイクロコード、ハードウェア記述言語または他の方法などと呼ぶかどうかはともかく、命令、命令セット、コード、コード・セグメント、プログラム・コード、プログラム、サブプログラム、ソフトウェア・モジュール、アプリケーション、ソフトウェア・アプリケーション、ソフトウェア・パッケージ、ルーチン、サブルーチン、オブジェクト、実行可能ファイル、実行のスレッド、手順、機能などを意味するように広く解釈される。
さらに、制御ユニット９５０は行デコーダ９４０に結合されており、この行デコーダは、たとえば、制御ユニット９５０から送出された制御信号に基づいて、ピクセル配列９１０での行を選択するための信号を出力するように構成された、ピクセル配列のピクセル・サンプリング装置とみなすことができる。
アナログ読出し経路、およびＡ／Ｄ変換器９２０は、前述の通りピクセル配列９１０の列の数と同数の比較器を備えることが好ましい。比較器はそれぞれ、配置されている列のアナログ・ピクセル値を、デジタル信号に変換する役割を果たす。デジタル信号は、ピクセル配列９１０の列の数と同数のラッチを含む、ラッチ配列ユニット９３０に記憶される。ラッチ配列ユニット９３０に記憶されたデジタル信号は、制御ユニット９５０によって画像処理を受け、次いで、画像処理順にイメージ・センサの出力ピンを介して順次出力される。したがって、当業者には理解されるように、制御ユニット９５０は、電子装置の画面上に表示される画像データを生成するためのデータを出力するように構成される。
本明細書での開示によれば、例示的な方法およびセンサが、必要とされる出力帯域幅を低減し、アナログの一連のピクセル配列全体を通してデジタル二重サンプリングを可能にする、ピクセル配列からのピクセル値の効率的な読出しを実現する。さらに、開示された技法を使用すると、ブラック・サンおよび変動するアナログ外乱のような影響が回避および抑制される。
有利には、暗値のサンプリング中に、第１のサンプルにおいてイメージ・センサが光を受光しないとき、暗値はｋＴＣを保持し、光電荷が加えられないので第２および第３のサンプルもｋＴＣを含む。したがって、すべてのピクセルが読取りノイズのみを保持し、ｋＴＣが抑制される。
さらに、本明細書に記載のＣＭＯＳイメージ・センサおよび方法によって、デジタル・クランプを用いる光学的なブラック・ラインの必要性が回避される。一般に、放送用の照明は非常に明るく、１００％遮蔽することができないので、光学的な黒を作り出すのが非常に困難である。この技術的な制限によって、目に見えるアーティファクトが生じる。開示されたＣＭＯＳイメージ・センサおよび方法によって、このようなアーティファクトが防止および／または制限される。クランプは、常に何らかの低周波ノイズを発生させ、これが非常に邪魔になる。さらに、ラインクランプでの残留誤差によって、画像内に垂直線が生じる。したがって、ＣＭＯＳイメージ・センサによって、デジタル・クランプを用いる光学的なブラック・ラインの必要性が回避される。
上記の例では、すべてのスイッチング信号が正論理信号であり、すなわち、ハイレベルすなわち「１」の場合にはスイッチを閉じると考えられることを理解されたい。しかし、逆の論理を使用することも可能であり、または正と負の両方の論理を混在するように使用することも可能である。さらに、開示されたＣＭＯＳイメージ・センサおよび方法によって、前述の通り、デジタル二重サンプリング段で生じるノイズが低減し、読出し回路全体の速度が上がる。一態様では、読出し回路の速度が上がることによって、マトリックス内のピクセルの数が増加し、これは高精細イメージングにとって重要な特徴である。
先に述べた例示的な実装形態とともに各態様を説明してきたが、様々な代替形態、修正形態、変形形態、改良形態、および／または実質的な均等物は、それが知られているかどうか、または今は予想できないもしくは予想できない場合もあるかどうかにかかわらず、少なくとも当業者には明らかになろう。したがって、本発明の例示的な実装形態は、先に述べたように、例示的なものであり、限定するものではない。各態様の精神および範囲から逸脱することなく、様々な変更を加えてもよい。したがって、各態様は、既知のまたは今後開発されるあらゆる代替形態、修正形態、変形形態、改良形態、および／または実質的な均等物を包含するものである。
したがって、特許請求の範囲は、本明細書に示す各態様に限定されるものではなく、特許請求の範囲の文言と一致するすべての範囲が調和すべきであり、単数形のある要素への言及は、特段の言及がない限り、「ただ１つ」を意味するものではなく、むしろ「１つまたは複数」を意味するものである。他に特段の言及がない限り、「いくつか」という用語は、１つまたは複数を指す。当業者に知られているか、または後に知られることになる、本開示全体を通して説明した様々な態様の各要素に対するすべての構造的かつ機能的な均等物は、明示的に参考として本明細書に援用され、特許請求の範囲によって包含されるものである。さらに、本明細書に開示されたものは、このような開示が特許請求の範囲に明示的に記載されているかどうかにかかわらず、公にゆだねるものではない。要素が「ミーンズ・フォー」という語句を使用して明示的に記載されていない限り、いかなるクレーム構成要素もミーンズ・プラス・ファンクションと解釈すべきではない。

Claims (7)

  1. 隣接ピクセルの並列読出しを用いてデジタル二重サンプリングを実行して、ピクセル・サンプリング中に必要となる出力帯域幅を最小限に抑えるためのＣＭＯＳイメージ検知装置であって、
    列構成において、複数のピクセルを有するピクセル配列であって、各ピクセルが、４つのフォトダイオード、フローティング・ディフュージョン・ポイント、および前記フォトダイオードに電気的に結合された複数のトランジスタを有するピクセル配列と、
    複数のスイッチによって前記ピクセル配列に選択的に結合された複数の蓄積キャパシタを有する列読出し回路であって、前記複数の蓄積キャパシタが、前記フローティング・ディフュージョン・ポイントによって蓄積されたサンプリング済みのピクセル値を蓄積するように構成されている列読出し回路と、
    前記ピクセル配列内の少なくとも１対の隣接ピクセルにおいて前記複数のトランジスタを選択的に起動するように構成されたピクセル・サンプリング装置であって、その結果、前記隣接ピクセルのそれぞれが、前記ピクセルのサンプリング済みの暗値、前記ピクセル内の前記フォトダイオードのうち第１のフォトダイオードのサンプリング済みの明値、ならびに、前記ピクセル内の前記フォトダイオードのうち前記第１のフォトダイオードおよび第２のフォトダイオードのサンプリング済みの２倍の明値を、前記列読出し回路に出力するピクセル・サンプリング装置と、
    前記第１のフォトダイオードの前記サンプリング済みの明値から、前記サンプリング済みの暗値を減算することによって、前記隣接ピクセルのそれぞれの前記第１のフォトダイオードのそれぞれの出力済みの明値をそれぞれ計算するように構成され、かつ前記それぞれのピクセルの前記第１および第２のフォトダイオードの前記サンプリング済みの２倍の明値から、前記ピクセルの前記サンプリング済みの暗値および前記それぞれの第１のフォトダイオードの前記サンプリング済みの明値を減算することによって、前記隣接ピクセルの前記第２のフォトダイオードのそれぞれの出力済みの明値を計算するように構成されたピクセル出力計算装置と
    を備え、
    前記ピクセル・サンプリング装置がさらに、前記ピクセルの隣接ペアでの前記複数のトランジスタを起動し、その結果、前記複数のピクセルの２つの隣接ピクセルでの２つのフォトダイオードが、各クロック・サイクル中にサンプリングされるように構成される、ＣＭＯＳイメージ検知装置。
  2. 前記列読出し回路内の前記複数のスイッチに制御信号を送出し、その結果、少なくとも１対の前記複数の蓄積キャパシタが、前記サンプリング済みの明値および前記サンプリング済みの２倍の明値を交互に蓄積し、出力するように構成された列読出し回路制御装置をさらに備える、請求項１に記載のＣＭＯＳイメージ検知装置。
  3. 隣接ピクセルの並列読出しを用いてデジタル二重サンプリングを実行して、ピクセル・サンプリング中に必要となる出力帯域幅を最小限に抑えるためのＣＭＯＳイメージ検知装置であって、
    複数のピクセルを有するピクセル配列であって、各ピクセルが、複数のフォトダイオード、フローティング・ディフュージョン・ポイント、および前記複数のフォトダイオードに電気的に結合された複数のトランジスタを有するピクセル配列と、
    複数のスイッチによって前記ピクセル配列に選択的に結合された複数の蓄積キャパシタを有する列読出し回路であって、前記複数の蓄積キャパシタが、前記フローティング・ディフュージョン・ポイントによって蓄積されたサンプリング済みのピクセル値を蓄積するように構成されている列読出し回路と、
    前記ピクセル配列内の少なくとも１対の隣接ピクセルにおいて前記複数のトランジスタを選択的に起動するように構成されたピクセル・サンプリング装置であって、その結果、前記隣接ピクセルのそれぞれが、前記ピクセルのサンプリング済みの暗値、前記ピクセル内の前記複数のフォトダイオードのうち第１のフォトダイオードのサンプリング済みの明値、ならびに、前記ピクセル内の前記複数のフォトダイオードのうち前記第１のフォトダイオードおよび第２のフォトダイオードのサンプリング済みの２倍の明値を、前記列読出し回路に出力するピクセル・サンプリング装置と、
    前記第１のフォトダイオードの前記サンプリング済みの明値から、前記サンプリング済みの暗値を減算することによって、前記隣接ピクセルのそれぞれの前記第１のフォトダイオードのそれぞれの出力済みの明値をそれぞれ計算するように構成され、かつ前記それぞれのピクセルの前記第１および第２のフォトダイオードの前記サンプリング済みの２倍の明値から、前記ピクセルの前記サンプリング済みの暗値および前記それぞれの第１のフォトダイオードの前記サンプリング済みの明値を減算することによって、前記隣接ピクセルの前記第２のフォトダイオードのそれぞれの出力済みの明値を計算するように構成されたピクセル出力計算装置と、
    前記列読出し回路内の前記複数のスイッチに制御信号を送出し、その結果、少なくとも１対の前記複数の蓄積キャパシタが、前記サンプリング済みの明値および前記サンプリング済みの２倍の明値を交互に蓄積し、出力するように構成された列読出し回路制御装置と、
    を備え、
    前記列読出し回路が、基準電圧をサンプリングするように構成された少なくとも別のペアのキャパシタを備える、ＣＭＯＳイメージ検知装置。
  4. 前記列読出し回路制御装置がさらに、前記列読出し回路の前記複数のスイッチを制御して、前記サンプリング済みの基準電圧と、前記サンプリング済みの明値および前記サンプリング済みの２倍の明値のそれぞれとの間の電圧差を出力するように構成される、請求項３に記載のＣＭＯＳイメージ検知装置。
  5. 前記ピクセル配列が、列構成において複数のピクセルを含み、各ピクセルが４つのフォトダイオードを含む、請求項３に記載のＣＭＯＳイメージ検知装置。
  6. 前記ピクセル・サンプリング装置がさらに、前記ピクセルの隣接ペアでの前記複数のトランジスタを起動し、その結果、前記複数のピクセルの２つの隣接ピクセルでの２つのフォトダイオードが、各クロック・サイクル中にサンプリングされるように構成される、請求項５に記載のＣＭＯＳイメージ検知装置。
  7. 前記列読出し回路に結合され、対応するイメージを生成するように構成されたそれぞれのデジタル信号を生成して、電子表示装置上に表示されるように構成された、複数のアナログ・デジタル変換器をさらに備える、請求項１に記載のＣＭＯＳイメージ検知装置。
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