JP2004135136A

JP2004135136A - エリアイメージセンサ

Info

Publication number: JP2004135136A
Application number: JP2002298667A
Authority: JP
Inventors: Makoto Shimizu; 清水　誠
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2004-04-30
Also published as: CN1703902A; CN100407773C

Abstract

【課題】フレームレートを容易に高めることができ、消費電力を抑えつつも高分解能化を図ることができるようにする。
【解決手段】光電変換素子１０とスイッチング素子２０との接続対からなる撮像素子を多数有し、これらの撮像素子が多行多列に配列されたエリアイメージセンサ１であって、撮像素子の各列に対応させて４本ずつ割り当てられた信号線Ｌ…と、各信号線Ｌの出力端にそれぞれ接続されたＡＤコンバータ３０…とを備えており、撮像素子の各列に属するスイッチング素子２０…は、当該列に割り当てられた信号線Ｌ…の数（４本）と同じ数の４組に分けられているとともに、撮像素子の各列において、各組に属するスイッチング素子２０…の出力端２０Ａ…は、組ごとに異なる信号線Ｌ…に接続されている。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本願発明は、たとえばデジタルカメラなどに組み込まれたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のエリアイメージセンサに関する。
【０００２】
【従来の技術】
たとえば従来のＣＭＯＳ型エリアイメージセンサは、撮像素子の各列に平行して１本ずつ信号線を有するとともに、各行に平行して１本ずつアドレス線を有する。各信号線には、１列分の撮像素子（同列に含まれるスイッチングトランジスタの出力端）が共通に接続され、各アドレス線には、１行分の撮像素子（同行に含まれるスイッチングトランジスタのゲート）が共通に接続されている。各信号線の出力端には、アナログ／デジタルコンバータが接続され、さらにアナログ／デジタルコンバータの出力端には、シフトレジスタが接続されている（たとえば、特許文献１参照）。
【０００３】
このようなエリアイメージセンサでは、たとえばプログレッシブスキャン方式の場合、アドレス線が１本ずつ順に選択（スキャン）され、それに応じて１行ごとに撮像素子からの信号電圧がアナログ／デジタルコンバータに入力される。アナログ／デジタルコンバータは、１本のアドレス線スキャン時間内に入力された信号電圧と同時間内に変化する基準電圧とを逐次比較し、両電圧が一致したときのカウント数をデジタル画素信号としてシフトレジスタに出力する。シフトレジスタは、各アナログ／デジタルコンバータからのデジタル画素信号をシフトパルスに同期して列順に出力する。これにより、デジタル画像信号は、行ごとに連続する画像データとして出力される。
【０００４】
つまり、１フレーム分の画像データは、全てのアドレス線を選択し終えて全行分のデジタル画素信号がシフトレジスタから出力されることで得られる。これは、１フレーム当たり少なくとも全アドレス線のスキャン時間を要することを意味する。そのため、たとえばフレームレートを６０ｆｐｓ（ｆｒａｍｅ　ｐｅｒ　ｓｅｃｏｎｄ：単位時間（秒）当たりのフレーム数）、アドレス線の全本数（撮像素子の全行数に等しい）をｎとした場合、アナログ／デジタルコンバータは、１／（６０×ｎ）秒程度のサイクルタイムでアナログ入力の信号電圧をデジタル画素信号に変換する。
【０００５】
【特許文献１】
特開２００１−０３６８１６号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようにアドレス線を１本ずつ順番にスキャンする従来のエリアイメージセンサでは、極めて短いサイクルタイムでアナログ／デジタル変換しなければならないので、アナログ／デジタルコンバータを安定動作させる点から高フレームレート化を図るのは困難とされる。
【０００７】
一方、フレームレートを抑えつつもアナログ／デジタル変換の分解能を高めるべく、アナログ／デジタルコンバータに入力するクロック周波数を高めて基準電圧を細かく変化させることがある。ところが、クロック周波数を高くすると消費電力が多くなるので、消費電力の低減と高分解能化とを両立することはできなかった。
【０００８】
【発明の開示】
本願発明は、このような事情のもとで考え出されたものであって、フレームレートを容易に高めることができ、消費電力を抑えつつも高分解能化を図ることができるエリアイメージセンサを提供することを、その課題としている。
【０００９】
上記の課題を解決するため、本願発明では、次の技術的手段を講じている。
【００１０】
すなわち、本願発明によれば、光電変換素子とスイッチング素子との接続対からなる撮像素子を多数有し、これらの撮像素子が多行多列に配列されたエリアイメージセンサであって、撮像素子の各列に対応させて複数本ずつ割り当てられた信号線と、各信号線の出力端にそれぞれ接続されたアナログ／デジタルコンバータとを備えており、撮像素子の各列に属するスイッチング素子は、当該列に割り当てられた信号線の数と同じ数の組に分けられているとともに、撮像素子の各列において、各組に属するスイッチング素子の出力端は、組ごとに異なる信号線に接続されていることを特徴とする、エリアイメージセンサが提供される。
【００１１】
好ましい実施形態としては、上記撮像素子の各列に属するスイッチング素子は、当該列に割り当てられた上記信号線の数と同じ個数おきに共通組をなす構成とすることができる。
【００１２】
また、上記撮像素子の各行に対応させて１本ずつ割り当てられ、１本につき当該行に属する上記スイッチング素子全ての入出力ゲートが接続されたアドレス線と、上記アドレス線を所定本数ずつまとめて選択するアドレス線選択回路と、上記アナログ／デジタルコンバータの各々から出力されたデジタル信号を列順に出力するシフトレジスタとを有する構成とすることができる。
【００１３】
上記アナログ／デジタルコンバータは、上記アドレス線選択回路が上記アドレス線を選択するごとに上記信号線から入力される信号電圧と当該アドレス線の選択時間内に変化する基準電圧とを逐次比較し、両電圧が一致したときの電圧値そのものあるいはカウント値をデジタル画素信号として上記シフトレジスタに出力する。
【００１４】
本願発明によれば、たとえば撮像素子の各列に平行して４本ずつ信号線を設けた場合、各列に属するスイッチング素子を４個おきに共通組として４組に分け、各組に属するスイッチング素子の出力端を組ごとに異なる信号線に接続することができる。すなわち、共通組をなすスイッチング素子の出力端については、１本の信号線に共通接続できる。このような接続形態では、たとえばアドレス線を４本（４行分）ずつまとめて選択することができ、それに応じて４行分の光電変換素子の信号電圧を各アナログ／デジタルコンバータに同時入力させることができる。つまり、アナログ／デジタルコンバータ全体からは、アドレス線を選択するごとに４行分のデジタル画素信号が出力され、シフトレジスタからは、行ごとにデジタル画像信号を連続させた４行分の画像データが出力される。たとえば、フレームレートを６０ｆｐｓ、アドレス線の全本数（撮像素子の全行数に等しい）をｎとして４本ずつ選択する場合、アナログ／デジタルコンバータは、１／（１５×ｎ）秒程度とした従来に比べて長いサイクルタイムでアナログ入力の信号電圧をデジタル画素信号に変換できる。
【００１５】
したがって、本願発明によれば、複数行分の信号電圧を同一時間内にまとめてアナログ／デジタル変換できるので、アナログ／デジタルコンバータのサイクルタイムを従来と変わりなく同程度としてもフレームレートを従来より大きくすることができ、高フレームレート化を容易に図ることができる。また、フレームレートを従来と同レベルとした場合、上記したようにサイクルタイムが比較的長くなるので、アナログ／デジタルコンバータに入力するクロック周波数を高めなくても基準電圧を細かくなだらかに変化させることができ、ひいては消費電力を抑えて高分解能化を図ることができる。もちろん、アナログ／デジタルコンバータのサイクルタイムやクロック周波数などを適当に調整すれば、高フレームレート化と高分解能化とを両立できるのは言うまでもない。
【００１６】
本願発明のその他の特徴および利点は、添付図面を参照して以下に行う発明の実施の形態の説明から、より明らかになるであろう。
【００１７】
【発明の実施の形態】
以下、本願発明の好ましい実施の形態を、図面を参照して具体的に説明する。
【００１８】
図１は、本願発明の一実施形態に係るエリアイメージセンサの構成図である。エリアイメージセンサ１は、たとえばデジタルカメラ用のＣＭＯＳ型イメージセンサであって、横長長方形状の撮像部１Ａを備える。撮像部１Ａとその周辺回路は、多数のフォトダイオード（光電変換素子）１０…、多数のスイッチング素子２０…、多数のアナログ／デジタルコンバータ（以下、「ＡＤコンバータ」と呼ぶ）３０…、シフトレジスタ４０、アドレス線選択回路５０、縦方向に延びる信号線Ｌ…、および横方向に延びるアドレス線Ａ…などで概略構成される。
【００１９】
フォトダイオード１０とスイッチング素子２０とは、互いに接続されて対をなし、撮像素子として機能する。この撮像素子を１つずつ仕切る単位区画が１ピクセル（画素）に相当し、撮像部１Ａは、多数の撮像素子を多行多列に配列したピクセルアレイ構造からなる。信号線Ｌ…は、撮像素子の列ごとに一例として４本ずつ引かれている。１本の信号線Ｌには、スイッチング素子２０…の出力端２０Ａ…が４個おきに接続されている。信号線Ｌの出力端には、ＡＤコンバータ３０が接続され、ＡＤコンバータ３０の出力端は、シフトレジスタ４０に接続されている。アドレス線Ａ…は、撮像素子の行ごとに１本ずつ引かれている。１本のアドレス線Ａには、１行全てのスイッチング素子２０…の入出力ゲート２０Ｂ…が接続されている。これら全てのアドレス線Ａ…は、アドレス線選択回路５０に接続されている。
【００２０】
なお、本実施形態では、横方向に並ぶ一まとまりの素子群を「行」と呼び、「行」に直交して縦方向に並ぶ一まとまりの素子群を「列」と呼ぶ。たとえば、上から順に「第１行，第２行，…」とし、左から順に「第１列，第２列，…」とする。信号線Ｌ…については、第１列目の左から順に「Ｌ１１，Ｌ１２，Ｌ１３，Ｌ１４」、第２列目の左から順に「Ｌ２１，Ｌ２２，Ｌ２３，Ｌ２４」などとなるように符号を付す。アドレス線Ａ…については、上から順に第１行目，第２行目，…が「Ａ１，Ａ２，…」などとなるように符号を付す。
【００２１】
図２は、１つの撮像素子についての回路図である。スイッチング素子２０は、図２に代表例を示すように、リセット用トランジスタＴＲ１、スイッチング用トランジスタＴＲ２、およびソースフォロワアンプ用トランジスタＴＲ３を組み合わせてなる。リセット用トランジスタＴＲ１とスイッチング用トランジスタＴＲ２とは、ＣＭＯＳ構造により実現される。また、図１では省略したが、行ごとにリセット線Ｒ（第１行目については符号Ｒ１）が引かれ、列ごとにコモン線Ｃ（第１列目については符号Ｃ１）が引かれている。リセット用トランジスタＴＲ１のソース、ゲート、ドレインは、フォトダイオード１０の出力端、リセット線Ｒ１、コモン線Ｃ１に接続され、スイッチング用トランジスタＴＲ２のソース、ゲート、ドレインは、コモン線Ｃ１、アドレス線Ａ１、ソースフォロワアンプ用トランジスタＴＲ３のソースに接続されている。ソースフォロワアンプ用トランジスタＴＲ３のゲートは、フォトダイオード１０の出力端に接続され、ドレインが信号線Ｌ１１に接続されている。これらのうち、ソースフォロワアンプ用トランジスタＴＲ３のドレインと信号線Ｌ１１との接点がスイッチング素子２０の出力端２０Ａに相当し、スイッチング用トランジスタＴＲ２のゲートとアドレス線Ａ１との接点がスイッチング素子２０の入出力ゲート２０Ｂに相当する。簡単に言うと、各ピクセルでは、入出力ゲート２０Ｂを通電状態としてスイッチング素子２０がオンされると、フォトダイオード１０からの受光量に応じた信号電荷が信号線Ｌに流れ込み、この信号線Ｌを通じてＡＤコンバータ３０に信号電圧が入力される。
【００２２】
ここで、一例として第１列目に属するスイッチング素子２０…と信号線Ｌ１１〜Ｌ１４とに着目し、これらの接続関係について見ると、第１列目に並ぶスイッチング素子２０…は、４行（４個）おきに共通組をなすように組み分けされている。具体的に言うと、第１＋４ｎ（ｎは整数）行目のスイッチング素子２０…の出力端２０Ａ…は、信号線Ｌ１１に接続され、第２＋４ｎ行目のスイッチング素子２０…については、信号線Ｌ１２に接続されている。第３＋４ｎ行目のスイッチング素子２０…の出力端２０Ａ…は、信号線Ｌ１３に接続され、第４ｎ行目のスイッチング素子２０については、信号線Ｌ１４に接続されている。他の列についても同様である。これによれば、４行ずつまとめてスイッチング素子２０…をオンさせ、連続する４行分の信号電圧を全ての信号線Ｌ…を通じてＡＤコンバータ３０…に入力させることができる。
【００２３】
図３は、１つのＡＤコンバータ３０についてのブロック図である。ＡＤコンバータ３０は、比較器３１およびカウンタ３２などで構成される。比較器３１には、アナログ信号としてサンプルホールドされた信号電圧が信号線Ｌを通じて入力されるとともに、動作クロックに同期してスロープ状に変化する基準電圧が入力される。この基準電圧は、アドレス線選択回路５０の選択周期（これを、「サイクルタイム」と呼ぶ）ごとに入力される。比較器３１は、サイクルタイム内に入力された信号電圧と基準電圧とを同時間内に逐次比較し、両電圧が一致した時点でカウンタ３２にラッチ信号を出力する。カウンタ３２は、サイクルタイムごとにクロック数をカウントしており、比較器３１からラッチ信号を受けると、その時点のクロックカウント数をデジタル画素信号としてシフトレジスタ４０に出力する。つまり、ＡＤコンバータ３０…は、各列４本ずつの信号線Ｌ…に対応して４個ずつ設けられ、各ＡＤコンバータ３０は、サイクルタイムごとに１ピクセル分のアナログ信号電圧をデジタル画素信号に変換して出力する。
【００２４】
シフトレジスタ４０は、図１に示すようにフリップフロップ回路などで個別に構成されたレジスタ４１…を備える。各レジスタ４１は、ＡＤコンバータ３０の出力端に接続されている。つまり、レジスタ４１…は、各列４個ずつのＡＤコンバータ３０…と同様に４個ずつ設けられ、信号線Ｌ１１，Ｌ２１，…に対応する一群、信号線Ｌ１２，Ｌ２２，…に対応する一群、信号線Ｌ１３，Ｌ２３，…に対応する一群、信号線Ｌ１４，Ｌ２４，…に対応する一群が行をなすように相互に接続されている。このようなシフトレジスタ４０は、各ＡＤコンバータ３０からのデジタル画素信号を各レジスタ４１に取り込んだ後、クロックなどに同期して左から右のレジスタ４１にデジタル画素信号を順番に移しながら順次出力する。これにより、４行ずつデジタル画素信号が得られる。
【００２５】
アドレス線選択回路５０は、上から順に４本ずつまとめてアドレス線Ａ…を周期的に選択することで通電状態とする。このアドレス線選択回路５０の選択動作は、スキャンと呼ばれ、１スキャンごとに４本のアドレス線Ａが一括選択される。また、１回のスキャン時間がサイクルタイムとされ、その時間内にＡＤコンバータ３０のＡＤ変換処理が行われる。
【００２６】
次に、エリアイメージセンサ１の全体動作を図４および図５を参照して説明する。
【００２７】
図４および図５は、ＡＤコンバータ３０の動作タイミングを説明するためのタイムチャートである。なお、図４の（ａ）は本実施形態によるタイムチャート、（ｂ）は比較用の従来例によるタイムチャートである。
【００２８】
まず、アドレス線選択回路５０は、第１行目から第４行目までのアドレス線Ａ１〜Ａ４をまとめてスキャン（選択）する。すると、これらのアドレス線Ａ１〜Ａ４に接続された第１行目から第４行目までのスイッチング素子２０…がオンとなる。同時に、オンしたスイッチング素子２０…と対をなすフォトダイオード１０…からは、光電変換による信号電圧が全ての信号線Ｌ…を通じてＡＤコンバータ３０…に供給される。
【００２９】
各ＡＤコンバータ３０は、図４の（ａ）に一例として示すように、アドレス線選択回路５０がスキャンするサイクルタイム内において、スロープ状に変化する基準電圧とアナログ入力の信号電圧（図中にプロットで示す）とを逐次比較する。そして、ＡＤコンバータ３０は、両電圧が一致したときのクロックカウント数をデジタル画像信号としてシフトレジスタ４０に出力する。シフトレジスタ４０は、次の第５行目から第８行目までのスキャン中などに第１行目から第４行目までのデジタル画像信号を出力する。第１行目から第４行目までのスキャンが終わると、同行のリセット線Ｒ…が選択されることでフォトダイオード１０…がリセットされ、次の第５行目から第８行目までのスキャンが開始される。このような一連の動作が繰り返されることにより、画像データは、上から順にピクセル単位で４行ずつ得られる。そして、撮像部１Ａ全体に対応する１フレーム分の画像データは、全行にわたる画像データが得られることで完成する。たとえば、デジタルカメラの液晶モニタには、撮影直前などに動きのある画像が表示されるが、この動画像は、極めて短い時間内に多数のフレームが連続出力されることで実現される。
【００３０】
ここで、たとえばフレームレートを６０ｆｐｓ、アドレス線Ａ…の全本数（全行数）をｎとした場合について考える。その場合、ＡＤコンバータ３０は、１フレーム当たり１／６０秒程度の処理時間を要する。そして、１フレーム分の処理時間内にＡＤコンバータ３０は、４行分ずつＡＤ変換するので総計ｎ／４回のＡＤ変換を行う。よって、１回のＡＤ変換に要するサイクルタイムは、１／（１５×ｎ）秒程度になる。
【００３１】
一方、フレームレートやアドレス線の全本数を上記と同一条件としつつも、プログレッシブスキャン方式によりアドレス線を１本ずつ選択して１行ごとにＡＤ変換を行う従来例によれば、１フレーム分の処理時間内に総計ｎ回のＡＤ変換を行う必要があるので、１回のＡＤ変換に要するサイクルタイムは、１／（６０×ｎ）秒程度になる。
【００３２】
このような本実施形態と従来例との関係によれば、図４の（ａ）および（ｂ）に示すように、本実施形態の方が従来例よりサイクルタイムが４倍程度長くなり、１サイクルタイムにおける基準電圧の変化率（傾きに相当）が小さくなる。そして、ＡＤコンバータ３０の動作クロック（クロック周波数）を従来例でも同じとすれば、信号電圧と基準電圧との比較精度の点において本実施形態の方が従来例より高くなる。これは、ＡＤコンバータ３０の分解能が高まることを意味する。ＡＤコンバータ３０の分解能が高まると、ＡＤ変換後のデジタル画素信号のビット数が大きくなり、１ピクセル当たりの階調数が増える。
【００３３】
また、図５に示すように、サイクルタイムを図４の（ａ）によるものの半分程度とした場合でも、従来例よりサイクルタイムが長くなり、ＡＤコンバータ３０の高分解能化につながる。しかも、図５のサイクルタイムによれば、４行ずつＡＤ変換を行うタイミングが図４の（ａ）に比べて速くなるので、１フレーム分の画像データを得るタイミングも速まり、フレームレートが大きくなる。
【００３４】
さらに、図４の（ａ）や図５に示す動作クロックを低くしても、ある程度までであれば従来例より分解能を高く保つことができ、動作クロックを低くすることでＡＤコンバータ３０などにおいて消費される電力を低減することができる。
【００３５】
したがって、上記エリアイメージセンサ１によれば、４行分ずつ信号電圧をサイクルタイム内にまとめてＡＤ変換できるので、ＡＤコンバータのサイクルタイムを従来例と変わりなく同一時間とした場合、フレームレートを大きくすることができ、高フレームレート化を容易に図ることができる。
【００３６】
逆に、フレームレートを従来例と同レベルにすれば、サイクルタイムを長くとれるので、ＡＤコンバータ３０の動作クロックを高めなくても基準電圧を細かくなだらかに変化させることができ、さらには動作クロックをある程度下げて消費電力を低減しつつ高階調化を図ることができる。
【００３７】
上記の効果は、たとえば液晶モニタに動画像を表示させる際や、記録用メモリなどに動画像データを取り込む際に特に有効とされる。また、撮像部１Ａ全体を高画素化しやすくなるとも言える。
【００３８】
なお、本願発明は、上記の実施形態に限定されるものではない。
【００３９】
上記エリアイメージセンサ１は、デジタルカメラに限らず、たとえばデジタルビデオカメラや撮影機能付きの携帯型電話機などにも適用することができ、さらには工業用の検査装置などにも広く適用できる。
【００４０】
また、エリアイメージセンサ１は、カラー入力方式あるいはモノクロ入力方式を問わず、いずれの入力方式にも適用できる。
【００４１】
撮像部１Ａは、厳密に撮像素子を多行多列に配列した構造でなくても良く、たとえばハニカム構造などであっても良い。
【００４２】
図２には、１フォトダイオードおよび３トランジスタからなる撮像素子の一例を示したが、たとえばスイッチング素子２０については、４トランジスタ構造などとしても良い。
【００４３】
各列に割り当てる信号線Ｌの本数は、４本に限らず、好ましくは４〜８本程度とすることができる。
【００４４】
各列に属するスイッチング素子２０…は、１列に割り当てられた信号線Ｌ…の本数（上記実施形態では４本）と同数の４組に分ける限り、たとえば上下に隣り合うもの同士が共通組をなすように分けられていても良い。ただし、アドレス線選択回路５０は、１スキャン中に共通組をなす２以上のスイッチング素子２０…を同時にオンさせてはならない。
【００４５】
ＡＤコンバータ３０は、スロープ状の基準電圧を用いる方式に限らない。たとえば動作クロックを基にデジタル量としての基準電圧を発生し、この基準電圧と信号電圧とを逐次比較して両電圧が一致したときの電圧値そのものをデジタル画素信号として出力する方式でも良い。
【００４６】
アドレス線選択回路５０は、たとえば第１〜第４行目のアドレス線Ａ…をスキャンした後、第５〜第８行目を飛び越して第９〜第１２行目をスキャンし、順次同様の手順を繰り返すようにしてスキャンするものとしても良い。
【図面の簡単な説明】
【図１】本願発明の一実施形態に係るエリアイメージセンサの構成図である。
【図２】１つの撮像素子についての回路図である。
【図３】１つのＡＤコンバータについてのブロック図である。
【図４】ＡＤコンバータの動作タイミングを説明するためのタイムチャートである。
【図５】ＡＤコンバータの動作タイミングを説明するためのタイムチャートである。
【符号の説明】
１　　　エリアイメージセンサ
１Ａ　　撮像部
１０　　フォトダイオード
２０　　スイッチング素子
２０Ａ　スイッチング素子の出力端
２０Ｂ　スイッチング素子の入出力ゲート
３０　　ＡＤコンバータ
４０　　シフトレジスタ
５０　　アドレス線選択回路
Ａ　　　アドレス線
Ｌ　　　信号線

Claims

光電変換素子とスイッチング素子との接続対からなる撮像素子を多数有し、これらの撮像素子が多行多列に配列されたエリアイメージセンサであって、
撮像素子の各列に対応させて複数本ずつ割り当てられた信号線と、
各信号線の出力端にそれぞれ接続されたアナログ／デジタルコンバータとを備えており、
撮像素子の各列に属するスイッチング素子は、当該列に割り当てられた信号線の数と同じ数の組に分けられているとともに、
撮像素子の各列において、各組に属するスイッチング素子の出力端は、組ごとに異なる信号線に接続されていることを特徴とする、エリアイメージセンサ。
上記撮像素子の各列に属するスイッチング素子は、当該列に割り当てられた上記信号線の数と同じ個数おきに共通組をなす、請求項１に記載のエリアイメージセンサ。
上記撮像素子の各行に対応させて１本ずつ割り当てられ、１本につき当該行に属する上記スイッチング素子全ての入出力ゲートが接続されたアドレス線と、
上記アドレス線を所定本数ずつまとめて選択するアドレス線選択回路と、
上記アナログ／デジタルコンバータの各々から出力されたデジタル信号を列順に出力するシフトレジスタとを有する、請求項１または２に記載のエリアイメージセンサ。
上記アナログ／デジタルコンバータは、上記アドレス線選択回路が上記アドレス線を選択するごとに上記信号線から入力される信号電圧と当該アドレス線の選択時間内に変化する基準電圧とを逐次比較し、両電圧が一致したときの電圧値そのものあるいはカウント値をデジタル画素信号として上記シフトレジスタに出力する、請求項３に記載のエリアイメージセンサ。