JP2016144213A - ラッチを用いたレーザ検出器及びそれを含む半導体装置 - Google Patents

ラッチを用いたレーザ検出器及びそれを含む半導体装置 Download PDF

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Abstract

【課題】ラッチを用いたレーザ検出器及びそれを含む半導体装置を提供する。
【解決手段】本発明のレーザ検出器は、出力信号及び反転出力信号を出力するラッチと、出力信号及び反転出力信号のうち少なくとも１つの初期値を設定する初期値設定回路と、を含み、ラッチは、初期値によって初期にターンオンになるように制御される第１トランジスタと、初期値によって初期ターンオフになるように制御され、第１トランジスタに比べて大きなサイズを有する第２トランジスタと、を含む。
【選択図】図２

Description

本発明は、レーザ検出器及びそれを含む半導体装置（例えば、メモリ装置、システム・オン・チップなど）に係り、特に、ラッチを用いたレーザ検出器及びそれを含む半導体装置に関する。
コンピュータ技術の発達につれて、保存された情報に不法にアクセスする技術や、有害な影響を及ぼすハッキング（ｈａｃｋｉｎｇ）技術が日増しに緻密になっている。
ハッキング技術としては、種々のものがあるが、レーザ（ｌａｓｅｒ）を用いたハッキングが多く使われる。したがって、レーザを用いた攻撃（ハッキング）を検出するために、レーザ検出器が使われる。
通常、フリップフロップを用いたレーザ検出器が使われる。しかし、通常のレーザ検出器としては、レーザ検出可能性が低く、サイズが大きい。また、半導体微細工程の発達につれて、レーザ攻撃を検出することがさらに難しくなっている。
米国特許第８７６６７０５号明細書 米国特許出願公開第２０１３／０２００３７１号明細書 米国特許第８４８８３６０号明細書 米国特許出願公開第２０１４／０１１１２３０号明細書 米国特許出願公開第２０１４／００７７８３５号明細書 米国特許出願公開第２０１３／０３１４１２１号明細書 米国特許出願公開第２００９／０１１３５４６号明細書 米国特許第７８４７５８１号明細書 特開平２０１０−０３３６２６号公報 米国特許第８３５０５７４号明細書 米国特許第７７４８６３７号明細書
本発明が解決しようとする技術的な課題は、レーザ検出性能を向上させ、サイズを減らすことができるラッチを用いたレーザ検出器及びそれを含む半導体装置を提供することにある。
本発明の実施形態によれば、レーザ攻撃を検出するためのレーザ検出器が提供される。
前記レーザ検出器は、反転出力信号を反転して出力信号を発生する第１インバータと、前記出力信号を受信して、前記反転出力信号を発生する第２インバータと、を含むラッチと、前記出力信号及び前記反転出力信号のうち少なくとも１つの初期値を設定する初期値設定回路と、を含む。
前記第１インバータは、前記初期値によって初期ターンオフになるように制御される第１トランジスタと、前記初期値によって初期にターンオンになるように制御される第２トランジスタと、を含み、前記第２インバータは、前記初期値によって初期ターンオンになるように制御される第３トランジスタと、前記初期値によって初期ターンオフになるように制御される第４トランジスタと、を含む。
実施形態によって、前記第１トランジスタ及び前記第３トランジスタは、それぞれＰＭＯＳトランジスタであり、前記第２トランジスタ及び前記第４トランジスタは、それぞれＮＭＯＳトランジスタであり得る。
実施形態によって、前記第１トランジスタの長さ対幅の比（ｒａｔｉｏ ｏｆ ｗｉｄｔｈ ｔｏ ｌｅｎｇｔｈ、Ｗ／Ｌ）は、前記第３トランジスタの長さ対幅の比よりも大きく、前記第２トランジスタのアクティブ領域の長さ対幅の比（Ｗ／Ｌ）は、前記第４トランジスタのアクティブ領域の長さ対幅の比よりも小さい。
実施形態によって、前記第２トランジスタ及び前記第３トランジスタのそれぞれのアクティブ領域は、メタル層によって覆われるようにレイアウトされ、前記第１トランジスタ及び前記第４トランジスタのそれぞれのアクティブ領域の少なくとも一部は、前記メタル層によって覆われないようにレイアウトされうる。
実施形態によって、前記第１トランジスタは、第１電源電圧ＶＤＤと第１ノードＮ１との間に連結され、そのゲートには、前記反転出力信号ＯＵＴＢを受信し、前記第２トランジスタは、前記第１ノードＮ１と第２電源電圧ＶＳＳとの間に連結され、そのゲートには、前記反転出力信号ＯＵＴＢを受信し、前記第３トランジスタは、前記第１電源電圧ＶＤＤと第２ノードＮ２との間に連結され、そのゲートには、前記出力信号ＯＵＴを受信し、前記第４トランジスタは、前記第２ノードＮ２と前記第２電源電圧ＶＳＳとの間に連結され、そのゲートには、前記出力信号ＯＵＴを受信することができる。
実施形態によって、前記初期値設定回路は、前記第１ノードまたは前記第２ノードと前記第２電源電圧との間に連結され、リセット信号に応答して動作するトランジスタを含みうる。
本発明の実施形態によれば、レーザ攻撃を検出するためのレーザ検出器が提供される。
前記レーザ検出器は、出力信号及び反転出力信号を出力するラッチと、前記出力信号及び前記反転出力信号のうち少なくとも１つの初期値を設定する初期値設定回路と、を含み、前記ラッチは、前記初期値によって初期にターンオンになるように制御される第１トランジスタと、前記初期値によって初期ターンオフになるように制御され、前記第１トランジスタに比べて大きなサイズを有する第２トランジスタと、を含む。
実施形態によって、前記第２トランジスタのアクティブ領域の長さ対幅の比（Ｗ／Ｌ）は、前記第１トランジスタのアクティブ領域の長さ対幅の比よりも大きい。
実施形態によって、前記第1トランジスタのアクティブ領域は、メタル層によって覆われるようにレイアウトされ、前記第2トランジスタのアクティブ領域の少なくとも一部は、前記メタル層によって覆われないようにレイアウトされうる。
実施形態によって、前記第１トランジスタは、レーザに反応せず、前記第２トランジスタは、前記レーザに反応して漏れ電流を発生させることによって、前記初期値を有する前記出力信号を反転させることができる。
実施形態によって、前記第２トランジスタは、並列連結される２つ以上のトランジスタを含むことによって、前記第１トランジスタに比べて大きなサイズを有しうる。
実施形態によって、前記第１トランジスタは、直列連結される２つ以上のトランジスタを含むことによって、前記第２トランジスタに比べて小さなサイズを有しうる。
本発明の実施形態によれば、第１ないし第ｋ（ｋは２以上の整数）レーザ検出器と、第１ないし第ｋ（ｋは２以上の整数）レーザ検出器から出力される第１ないし第ｋ出力信号を論理演算してレーザ検出信号を発生する論理演算器と、を含む半導体装置が提供される。
第１ないし第ｋ（ｋは２以上の整数）レーザ検出器のそれぞれは、前記出力信号の初期値を設定する初期値設定回路と、初期には前記初期値でラッチし、レーザに応答して、前記出力信号を反転させるラッチと、を含み、前記ラッチは、前記初期値によって初期にターンオンになるように制御される第１トランジスタと、前記初期値によって初期ターンオフになるように制御され、前記第１トランジスタに比べて大きなサイズを有する第２トランジスタと、を含む。
実施形態によって、前記論理演算器は、第１ないし第ｋ出力信号を論理和演算する論理和演算器と、第１ないし第ｋ出力信号を論理和演算する論理積演算器と、を含みうる。
実施形態によって、前記半導体装置は、それぞれが１ビット以上のデータを保存する複数のメモリセルを含むメモリセルアレイをさらに含みうる。
実施形態によって、前記第１ないし第ｋ（ｋは２以上の整数）レーザ検出器は、前記メモリセルアレイの内部に分散配置されるか、前記メモリセルアレイの周辺に分散配置される。
本発明の実施形態によれば、出力信号及び反転出力信号をラッチするラッチと、前記ラッチの前記出力信号の初期値を設定する初期値設定回路と、を含み、前記ラッチは、第１トランジスタ及び第２トランジスタを含むレーザ検出器が提供される。
前記第１トランジスタは、前記第１トランジスタのオン／オフ状態が前記第１初期値に応答して、オン状態またはオフ状態のうち何れか１つになるように構成されて配され、前記第２トランジスタは、前記第２トランジスタのオン／オフ状態が前記第２初期値に応答して、オン状態またはオフ状態のうち、前記第１トランジスタの前記状態と異なる１つになるように構成されて配され、前記第１トランジスタは、レーザエネルギに露出された時、前記オン／オフ状態を保持し、前記第２トランジスタは、前記レーザエネルギに露出された時、漏れ電流を発生させて、前記オン／オフ状態を変更する。
前記第１トランジスタのアクティブ領域は、前記レーザエネルギが前記金属層によって遮断されるために、前記金属層によって垂直方向に覆われるように位置し、前記第２トランジスタのアクティブ領域の少なくとも一部は、前記レーザエネルギが金属層を通過するように、前記金属層によって垂直方向に覆われないように位置しうる。
前記第２トランジスタの前記アクティブ領域は、前記第１トランジスタの前記アクティブ領域よりも大きい。
本発明の実施形態によれば、ラッチを用いてレーザ検出器を具現することによって、小さなサイズで具現可能である。また、本発明の実施形態によるラッチを用いたレーザ検出器によれば、レーザを検出するやいなや、出力信号が変わるので、判断（ｄｅｃｉｓｉｏｎ）回路を検出（ｓｅｎｓｉｎｇ）回路と別途に備える必要がなく、小さなサイズで具現可能である。
また、本発明の実施形態によれば、ラッチを構成するトランジスタのうち、レーザによく反応しなければならないトランジスタとレーザに反応してはならないトランジスタとのサイズ及びレイアウトを異ならせることによって、レーザ検出性能が向上する。
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
本発明の一実施形態によるレーザ検出器の概略的な構成ブロック図。 本発明の一実施形態によるレーザ検出器の回路図。 図２に示されたレーザ検出器の概略的な動作タイミング図。 図２に示されたレーザ検出器の動作を説明する図。 本発明の他の実施形態によるレーザ検出器の回路図。 本発明のさらに他の実施形態によるレーザ検出器の回路図。 本発明のさらに他の実施形態によるレーザ検出器の回路図。 図２に示された第１ＮＭＯＳトランジスタの垂直レイアウトの一実施形態を概略的に示す図。 図２に示された第２ＮＭＯＳトランジスタの垂直レイアウトの一実施形態を概略的に示す図。 本発明の一実施形態による電子システムの概略的な構成ブロック図。 図１０に示されたメモリ装置の一実施形態を概略的に示す図。 図１０に示されたメモリ装置の他の実施形態を概略的に示す図。 本発明の実施形態によるレーザ検出モジュールを概略的に示す図。 本発明の他の実施形態による電子システムの構成ブロック図。 本発明のさらに他の実施形態による電子システムの構成ブロック図。
以下、本明細書に添付の図面を参照して、本発明の実施形態を詳しく説明する。
図１は、本発明の一実施形態によるレーザ検出器の概略的な構成ブロック図である。これを参照すれば、レーザ検出器１０は、ラッチ１００及び初期値設定回路２０を含む。
初期値設定回路２０は、ラッチ１００の初期値を設定する。
ラッチ１００は、初期には初期値設定回路２０によって設定された初期値を出力信号（または、反転出力信号）にラッチし、レーザ攻撃があれば、レーザに応答して出力信号を反転させることによって、レーザを検出する。
ラッチ１００は、第１及び第２インバータ１１０、１２０を含みうる。
第１インバータ１１０の出力ノードＮ１は、第２インバータ１２０の入力に連結され、第２インバータ１２０の出力ノードＮ２は、第１インバータ１１０の入力に連結される。
第１インバータ１１０は、出力信号ＯＵＴを発生し、第２インバータ１２０は、第１インバータ１１０の出力信号ＯＵＴを反転して反転出力信号ＯＵＴＢを発生する。反転出力信号ＯＵＴＢは、第１インバータ１１０の入力信号として提供される。
初期値設定回路２０は、リセット信号ＲＥＳＥＴに応答してラッチ１００の出力信号ＯＵＴ及び反転出力信号ＯＵＴＢのうち少なくとも１つの初期値を設定する。
図１の実施形態では、初期値設定回路２０は、第１ノードＮ１に連結されて、ラッチ１００の出力信号ＯＵＴの初期値を設定するが、他の実施形態では、初期値設定回路２０は、第２ノードＮ２に連結されて、ラッチ１００の反転出力信号ＯＵＴＢの初期値を設定することもできる。
図２は、本発明の一実施形態によるレーザ検出器の回路図である。これを参照すれば、レーザ検出器１０ａは、ラッチ１００ａ及び初期値設定回路２０ａを含む。
レーザ検出器１０ａは、第１及び第２インバータ１１０ａ、１２０ａを含む。
第１インバータ１１０ａは、第１電源電圧ＶＤＤと第１ノードＮ１との間に連結され、そのゲートには、反転出力信号ＯＵＴＢを受信する第１ＰＭＯＳトランジスタＰＴ１及び第１ノードＮ１と第２電源電圧ＶＳＳとの間に連結され、そのゲートには、反転出力信号ＯＵＴＢを受信する第１ＮＭＯＳトランジスタＮＴ１を含みうる。
第２インバータ１２０ａは、第１電源電圧ＶＤＤと第２ノードＮ２との間に連結され、そのゲートには、出力信号ＯＵＴを受信する第２ＰＭＯＳトランジスタＰＴ２及び第２ノードＮ２と第２電源電圧ＶＳＳとの間に連結され、そのゲートには、出力信号ＯＵＴを受信する第２ＮＭＯＳトランジスタＮＴ２を含みうる。
実施形態によって、第１電源電圧ＶＤＤは、正（＋）の電圧であり、第２電源電圧ＶＳＳは、接地電圧または０以下の電圧であり得る。
初期値設定回路２０ａは、第１ノードＮ１と第２電源電圧ＶＳＳとの間に連結され、そのゲートには、リセット信号ＲＥＳＥＴを受信するＮＭＯＳトランジスタ２１を含みうる。
ＮＭＯＳトランジスタ２１は、リセット信号ＲＥＳＥＴに応答してターンオンになって出力信号ＯＵＴをローレベル（例えば、ＶＳＳ）に初期化することができる。
第１及び第２ＰＭＯＳトランジスタＰＴ１、ＰＴ２及び第１及び第２ＮＭＯＳトランジスタＮＴ１、ＮＴ２の一部は、レーザに対する反応性を高めるように設計（例えば、レイアウト）され、残りは、レーザに対する反応性を抑制するように設計（例えば、レイアウト）されうる。
例えば、第１及び第２ＰＭＯＳトランジスタＰＴ１、ＰＴ２及び第１及び第２ＮＭＯＳトランジスタＮＴ１、ＮＴ２の一部は、レーザに対する反応性を高めるためにサイズ（例えば、アクティブ領域）が大きく、残りは、レーザに対する反応性を抑制するためにサイズ（例えば、アクティブ領域）が小さく設計されうる。
実施形態によって、第１ＮＭＯＳトランジスタＮＴ１及び第２ＰＭＯＳトランジスタＰＴ２は、初期値設定回路２０ａによって初期にターンオン（ｔｕｒｎ−ｏｎ）になるように制御され、第１ＰＭＯＳトランジスタＰＴ１及び第２ＮＭＯＳトランジスタＮＴ２は、初期値設定回路２０ａによって初期にターンオフ（ｔｕｒｎ−ｏｆｆ）になるように制御される。
初期にターンオンになるように制御される第１ＮＭＯＳトランジスタＮＴ１及び第２ＰＭＯＳトランジスタＰＴ２は、レーザに反応しないように小さなサイズを有し、初期にターンオフになるように制御される第１ＰＭＯＳトランジスタＰＴ１及び第２ＮＭＯＳトランジスタＮＴ２は、レーザによく反応できるように大きなサイズを有しうる。
第１ＮＭＯＳトランジスタＮＴ１及び第２ＰＭＯＳトランジスタＰＴ２、第１ＰＭＯＳトランジスタＰＴ１及び第２ＮＭＯＳトランジスタＮＴ２のそれぞれのサイズを調節するために、各トランジスタのアクティブ領域の長さ対幅の比（Ｗ／Ｌ）が調節され、長さ対幅の比（Ｗ／Ｌ）を調節するために、各トランジスタのアクティブ領域の長さ（ｌｅｎｇｔｈ）及び／または幅（ｗｉｄｔｈ）が調節される。
実施形態によって、第１ＮＭＯＳトランジスタＮＴ１対第２ＮＭＯＳトランジスタＮＴ２のアクティブ領域の長さ対幅の比は、１：２であり、第２ＰＭＯＳトランジスタＰＴ２対第１ＰＭＯＳトランジスタＰＴ１のアクティブ領域の長さ対幅の比も、１：２であるが、これに限定されるものではない。
実施形態によって、第１ＮＭＯＳトランジスタＮＴ１及び第２ＰＭＯＳトランジスタＰＴ２が、レーザに反応しないようにするために、第１ＮＭＯＳトランジスタＮＴ１及び第２ＰＭＯＳトランジスタＰＴ２は、メタル層によって覆われるようにレイアウトされ、第１ＰＭＯＳトランジスタＰＴ１及び第２ＮＭＯＳトランジスタＮＴ２が、レーザによく反応させるために、第１ＰＭＯＳトランジスタＰＴ１及び第２ＮＭＯＳトランジスタＮＴ２は、メタル層によって覆われないようにレイアウトされうる。トランジスタのレイアウトについては、図８及び図９を参照して詳しく後述する。
図３は、図２に示されたレーザ検出器の概略的な動作タイミング図である。図４は、図２に示されたレーザ検出器１０ａの動作を説明する図である。
図２ないし図４を参照して、レーザ検出器１０ａの動作を説明すれば、次の通りである。
第１区間（初期リセット区間、図３の１区間）でリセット信号ＲＥＳＥＴがハイレベルに設定されれば、初期値設定回路２０ａのＮＭＯＳトランジスタ２１がターンオンになって、出力信号ＯＵＴは、ローレベル（例えば、０Ｖ）の初期値を有する。そうすると、第２インバータ１２０ａは、ローレベルの出力信号ＯＵＴを反転して、ハイレベル（例えば、ＶＤＤ）の反転出力信号ＯＵＴＢを出力する。
したがって、初期リセット区間（図３の１区間）で初期値設定回路２０ａによって、ラッチ１００ａの出力信号ＯＵＴ及び反転出力信号ＯＵＴＢは、それぞれローレベル（例えば、０Ｖ）及びハイレベル（例えば、ＶＤＤ）に設定される。
以後、第２区間（図３の２区間）でリセット信号ＲＥＳＥＴがローレベルに変更されても、ラッチ１００ａの出力信号ＯＵＴ及び反転出力信号ＯＵＴＢは、初期値で保持される。
ローレベル（例えば、０Ｖ）に初期化された出力信号ＯＵＴによって、初期リセット区間（図３の１区間）及び第２区間（図３の２区間）で第２ＰＭＯＳトランジスタＰＴ２は、ターンオン状態であり、第２ＮＭＯＳトランジスタＮＴ２は、ターンオフ状態である。
第３区間（図３の３区間）でレーザ攻撃（ｌａｓｅｒ ａｔｔａｃｋ）が発生すれば、第２ＰＭＯＳトランジスタＰＴ２に比べて、第２ＮＭＯＳトランジスタＮＴ２が、レーザにさらによく反応するように設計されているので、第２ＮＭＯＳトランジスタＮＴ２の漏れ電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ、ＩＬＥＡＫ）が増加する。
具体的には、レーザ攻撃が発生すれば、第２ＮＭＯＳトランジスタＮＴ２のリバースジャンクション（Ｒｅｖｅｒｓｅ ｊｕｎｃｔｉｏｎ）で電子正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）が発生して、漏れ電流（ＩＬＥＡＫ）が発生する。
これにより、第２ノードＮ２の電圧が、第１電源電圧ＶＤＤで漏れ電流（ＩＬＥＡＫ）及び第２ＰＭＯＳトランジスタＰＴ２のターンオン抵抗（ＲＰＯＮ）を乗算した電圧（ＩＬＥＡＫ＊ＲＰＯＮ）だけ低くなる。この際、漏れ電流（ＩＬＥＡＫ）は、ジャンクションのサイズとレーザに露出される量とに比例する。
レーザ攻撃によって発生する漏れ電流（ＩＬＥＡＫ）が、第２ＰＭＯＳトランジスタＰＴ２のターンオン電流（ｔｕｒｎ−ｏｎ ｃｕｒｒｅｎｔ）よりも大きくなれば、出力信号ＯＵＴ及び反転出力信号ＯＵＴＢが反転される。すなわち、反転出力信号ＯＵＴＢは、ローレベル（例えば、０Ｖ）になり、出力信号ＯＵＴは、ハイレベル（例えば、ＶＤＤ）になる。
このように、レーザ攻撃が発生すれば、ラッチ１００ａの出力信号ＯＵＴが初期値（例えば、ローレベル）から反対値（例えば、ハイレベル）に変更されるので、レーザ攻撃を検出することができる。
前述したように、本発明の実施形態によるレーザ検出器１０ａは、レーザを検出するやいなや、ラッチ１００ａの出力信号ＯＵＴが変わるので、判断回路を別途に備える必要がない。
したがって、本発明の実施形態によるレーザ検出器１０ａは、小さなサイズで具現可能である。
図５は、本発明の他の実施形態によるレーザ検出器の回路図である。図５に示されたレーザ検出器１０ｂは、図２に示されたレーザ検出器１０ａと類似しているので、説明の重複を避けるために、差異点を中心に記述する。
レーザ検出器１０ｂは、ラッチ１００ｂ及び初期値設定回路２０ａを含む。ラッチ１００ｂは、第１及び第２インバータ１１０ａ、１２０ｂを含む。
第１インバータ１１０ａは、図２の第１インバータ１１０ａと同一である。
第２インバータ１２０ｂは、図２の第２インバータ１２０ａと類似しているが、第２ノードＮ２と第２電源電圧ＶＳＳとの間に並列連結される第３及び第４ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２を含む点で差がある。第２−１及び第２−２ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２のそれぞれのゲートは、第１ノードＮ１に共通連結される。
図５の実施形態では、第２ノードＮ２と第２電源電圧ＶＳＳとの間に２つ以上のＮＭＯＳトランジスタを並列連結することによって、図２の第２ＮＭＯＳトランジスタＮＴ２のサイズ（例えば、アクティブ領域の幅）を増加させたものと同じ効果が得られる。
図５の実施形態では、第３及び第４ＮＭＯＳトランジスタＮＴ２１、ＮＴ２２を並列連結して、図２の第２ＮＭＯＳトランジスタＮＴ２のサイズを増加させたが、実施形態によって、第１ＰＭＯＳトランジスタＰＴ１のサイズを増加させるために、第１電源電圧ＶＤＤと第１ノードＮ１との間に２つ以上のＰＭＯＳトランジスタを並列連結することができる。
また、実施形態によって、２つ以上のＰＭＯＳトランジスタを並列連結して、図２の第１ＰＭＯＳトランジスタＰＴ１を具現し、２つ以上のＮＭＯＳトランジスタを並列連結して、第２ＮＭＯＳトランジスタＮＴ２を具現することができる。
図６は、本発明のさらに他の実施形態によるレーザ検出器の回路図である。図６に示されたレーザ検出器１０ｃは、図２に示されたレーザ検出器１０ａと類似しているので、説明の重複を避けるために、差異点を中心に記述する。
図６を参照すれば、レーザ検出器１０ｃは、ラッチ１００ｃ及び初期値設定回路２０ａを含む。ラッチ１００ｃは、第１及び第２インバータ１１０ａ、１２０ｃを含む。
第１インバータ１１０ａは、図２の第１インバータ１１０ａと同一である。
第２インバータ１２０ｃは、図２の第２インバータ１２０ａと類似しているが、第１電源電圧ＶＤＤと第２ノードＮ２との間に直列連結される第３及び第４ＰＭＯＳトランジスタＰＴ２１、ＰＴ２２を含む点で差がある。第３及び第４ＰＭＯＳトランジスタＰＴ２１、ＰＴ２２のそれぞれのゲートは、第１ノードＮ１に共通連結される。
図６の実施形態では、第１電源電圧ＶＤＤと第２ノードＮ２との間に２つ以上のＰＭＯＳトランジスタを直列連結することによって、図２の第２ＰＭＯＳトランジスタＰＴ２のアクティブ領域の長さを増加させたものと同じ効果が得られる。
図６の実施形態では、第３及び第４ＰＭＯＳトランジスタＰＴ２１、ＰＴ２２直列連結して、図２の第２ＰＭＯＳトランジスタＰＴ２のアクティブ領域の長さを増加させたが、実施形態によって、第１ＮＭＯＳトランジスタＮＴ１のアクティブ領域の長さを増加させるために、第１ノードＮ１と第２電源電圧ＶＳＳとの間に２つ以上のＮＭＯＳトランジスタを直列連結することができる。
また、実施形態によって、２つ以上のＰＭＯＳトランジスタを直列連結して、図２の第２ＰＭＯＳトランジスタＰＴ２を具現し、２つ以上のＮＭＯＳトランジスタを直列連結して、第１ＮＭＯＳトランジスタＮＴ１を具現することができる。
また、実施形態によって、２つ以上のＰＭＯＳトランジスタを並列連結して、図２の第１ＰＭＯＳトランジスタＰＴ１を具現し、２つ以上のＮＭＯＳトランジスタを直列連結して、第１ＮＭＯＳトランジスタＮＴ１を具現し、２つ以上のＰＭＯＳトランジスタを直列連結して、図２の第２ＰＭＯＳトランジスタＰＴ２を具現し、２つ以上のＮＭＯＳトランジスタを並列連結して、第２ＮＭＯＳトランジスタＮＴ２を具現することができる。
図７は、本発明のさらに他の実施形態によるレーザ検出器の回路図である。図７に示されたレーザ検出器１０ｄは、図２に示されたレーザ検出器１０ａと類似しているので、説明の重複を避けるために、差異点を中心に記述する。
図７を参照すれば、レーザ検出器１０ｄは、ラッチ１００ａ及び初期値設定回路２０ｂを含む。
ラッチ１００ａは、図２に示されたラッチ１００ａと同一である。
初期値設定回路２０ｂは、第１電源電圧ＶＤＤと第２ノードＮ２との間に連結され、そのゲートには、リセットバー信号ＲＥＳＥＴＢを受信するＰＭＯＳトランジスタ２２を含みうる。リセットバー信号ＲＥＳＥＴＢは、リセット信号ＲＥＳＥＴの反転信号である。
第１区間（初期リセット区間、図３の１区間）でリセット信号ＲＥＳＥＴがハイレベルに設定されれば、リセットバー信号ＲＥＳＥＴＢは、ローレベルに設定される。これにより、初期値設定回路２０ｂのＰＭＯＳトランジスタ２２がターンオンになって、第２ノードＮ２の信号、すなわち、反転出力信号ＯＵＴＢは、ハイレベル（例えば、ＶＤＤ）の初期値を有する。そうすると、第１インバータ１１０ａは、ハイレベルの反転出力信号ＯＵＴＢを反転して、ローレベル（例えば、０Ｖ）の出力信号ＯＵＴを出力する。
したがって、初期リセット区間（図３の１区間）で初期値設定回路２０ｂによって、ラッチ１００ａの出力信号ＯＵＴ及び反転出力信号ＯＵＴＢは、それぞれローレベル（例えば、０Ｖ）及びハイレベル（例えば、ＶＤＤ）に設定される。
以後、第２区間（図３の２区間）でリセット信号ＲＥＳＥＴがローレベルに変更されて、リセットバー信号ＲＥＳＥＴＢはハイレベルに変更されても、ラッチ１００ａの出力信号ＯＵＴ及び反転出力信号ＯＵＴＢは、初期値で保持される。
図７の実施形態は、図２の実施形態で初期値設定回路２０ａのみ変わった変形例に該当する。同様に、図５または図６の実施形態で、初期値設定回路２０ａが、図７に示された初期値設定回路２０ｂに代替されうる。
初期値設定回路２０ａまたは２０ｂは、レーザに敏感であってはならないので、初期値設定回路２０ａまたは２０ｂのトランジスタ２１または２２は、少なくとも１つのメタル層によって覆われるようにレイアウトされうる。
図８は、図２に示された第１ＮＭＯＳトランジスタＮＴ１の垂直レイアウトの一実施形態を概略的に示す図である。図９は、図２に示された第２ＮＭＯＳトランジスタの垂直レイアウトの一実施形態を概略的に示す図である。
図８を参照すれば、半導体基板Ｐ＿ｓｕｂに第１ＮＭＯＳトランジスタＮＴ１の第１及び第２ソース／ドレイン領域１５３、１５５が形成される。ソース／ドレイン領域１５３、１５５は、印加される電圧によって、ソースで動作し、ドレインで動作することもできるということを意味する。
第１及び第２ソース／ドレイン領域１５３、１５５上にポリ層（ｐｏｌｙ ｌａｙｅｒ）が形成され、その上に２つ以上のメタル層（ｍｅｔａｌ ｌａｙｅｒ）（Ｍｅｔａｌ １〜Ｍｅｔａｌ ５）が形成されうる。
第１ＮＭＯＳトランジスタＮＴ１は、レーザに反応しないようにするために、第１ＮＭＯＳトランジスタＮＴ１のアクティブ領域が少なくとも１つのメタル層によって覆われるようにレイアウトされうる。
図８に示したように、第１及び第２ソース／ドレイン領域１５３上にレーザ攻撃が加えられても、メタル層（Ｍｅｔａｌ ２）によってレーザが遮断されるので、第１ＮＭＯＳトランジスタＮＴ１は、レーザに反応しない。
図８には、第１ＮＭＯＳトランジスタＮＴ１のレイアウトを例示的に図示するが、第２ＰＭＯＳトランジスタＰＴ２も、第２ＰＭＯＳトランジスタＰＴ２のアクティブ領域（ソース及びドレイン領域）が少なくとも１つのメタル層によって覆われるようにレイアウトされうる。これにより、第２ＰＭＯＳトランジスタＰＴ２も、レーザに反応しないように設計されうる。
図９を参照すれば、半導体基板Ｐ＿ｓｕｂに第２ＮＭＯＳトランジスタＮＴ２の第１及び第２ソース／ドレイン領域１６３、１６５が形成される。
第１及び第２ソース／ドレイン領域１６３、１６５上にポリ層が形成され、その上に２つ以上のメタル層（Ｍｅｔａｌ １〜Ｍｅｔａｌ ５）が形成されうる。
第２ＮＭＯＳトランジスタＮＴ２は、レーザによく反応させるために、第２ＮＭＯＳトランジスタＮＴ２のアクティブ領域の少なくとも一部は、メタル層によって覆われないようにレイアウトされうる。
図９に示したように、第１ソース／ドレイン領域１６３の一部は、メタル層によって遮蔽されないようにレイアウトされることによって、第２ＮＭＯＳトランジスタＮＴ２は、レーザによく反応することができる。
具体的には、レーザ攻撃が発生すれば、レーザが入力される第２ＮＭＯＳトランジスタＮＴ２の第１及び第２ソース／ドレイン領域１６３で電子正孔対が発生して、前述したように、漏れ電流（ＩＬＥＡＫ）が発生する。
図９には、第２ＮＭＯＳトランジスタＮＴ２のレイアウトを例示的に図示するが、第１ＰＭＯＳトランジスタＰＴ１も、第１ＰＭＯＳトランジスタＰＴ１のアクティブ領域（ソース及びドレイン領域）の一部は、メタル層によって遮蔽されないようにレイアウトされうる。これにより、第１ＰＭＯＳトランジスタＰＴ１も、レーザによく反応するように設計されうる。
前述したように、本発明の実施形態によれば、ラッチを構成するトランジスタのうち、レーザによく反応しなければならないトランジスタとレーザに反応してはならないトランジスタとのサイズ（アクティブ領域の長さまたは幅など）及びレイアウトを異ならせることによって、レーザを検出することができる感度（ｓｅｎｓｉｔｉｖｉｔｙ）が向上する。
図１０は、本発明の一実施形態による電子システムの概略的な構成ブロック図である。
図１０を参照すれば、電子システムは、携帯用電子装置として具現可能である。携帯用電子装置は、ノート型パソコン（Ｌａｐｔｏｐ Ｃｏｍｐｕｔｅｒ）、携帯電話、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、タブレット（Ｔａｂｌｅｔ）ＰＣ、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＥＤＡ（Ｅｎｔｅｒｐｒｉｓｅ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デジタルスチルカメラ（Ｄｉｇｉｔａｌ Ｓｔｉｌｌ Ｃａｍｅｒａ）、デジタルビデオカメラ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｃａｍｅｒａ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、モバイルインターネット装置（Ｍｏｂｉｌｅ Ｉｎｔｅｒｎｅｔ Ｄｅｖｉｃｅ；ＭＩＤ）、ウェアラブルコンピュータ、モノのインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ；ＩｏＴ）装置、または万物のインターネット（Ｉｎｔｅｒｎｅｔ ｏｆ Ｅｖｅｒｙｔｈｉｎｇ；ＩｏＥ）装置として具現可能である。
図１０の電子システムは、ＳｏＣ２００、ディスプレイ装置２９５及び外部メモリ３０を含む。各構成要素２００、２９５及び３０は、別個のチップとして具現可能である。実施形態によって、システムは、他の構成要素（例えば、カメラインターフェース）をさらに含みうる。
図１０の電子システムは、静止画像信号（または、静止画像）または動画信号（または、動画）をディスプレイパネル２５でディスプレイすることができる携帯電話（Ｍｏｂｉｌｅ Ｐｈｏｎｅ）、スマートフォン、タブレットＰＣ（Ｔａｂｌｅｔ Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ＰＤＡ、またはＰＭＰ ＭＰ３プレーヤ、またはカーナビゲーション（Ａｕｔｏｍｏｔｉｖｅ Ｎａｖｉｇａｔｉｏｎ Ｓｙｓｔｅｍ）のような移動装置（Ｍｏｂｉｌｅ Ｄｅｖｉｃｅ）、小型機器（Ｈａｎｄｈｅｌｄ Ｄｅｖｉｃｅ）または小型コンピュータ（Ｈａｎｄｈｅｌｄ Ｃｏｍｐｕｔｅｒ）であり得る。
ディスプレイ装置２９５は、ディスプレイドライバ（図示せず）とディスプレイパネル（図示せず）とを含みうる。ディスプレイ装置２９５は、ＳｏＣ２００から出力された映像信号をディスプレイすることができる。
例えば、ディスプレイ装置２９５は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）ディスプレイ、ＯＬＥＤ（Ｏｒｇａｎｉｃ ＬＥＤ）ディスプレイ、またはＡＭＯＬＥＤ（Ａｃｔｉｖｅ−Ｍａｔｒｉｘ ＯＬＥＤ）ディスプレイとして具現可能である。
外部メモリ３０は、ＳｏＣ２００から実行されるプログラム命令（ｐｒｏｇｒａｍ ｉｎｓｔｒｕｃｔｉｏｎｓ）を保存する。また、外部メモリ３０は、ディスプレイ装置２９５にスチルイメージ（ｓｔｉｌｌ ｉｍａｇｅｓ）またはムービングイメージ（ｍｏｖｉｎｇ ｉｍａｇｅ）をディスプレイするためのイメージデータを保存することができる。
外部メモリ３０は、揮発性メモリまたは不揮発性メモリであり得る。揮発性メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、Ｔ−ＲＡＭ（Ｔｈｙｒｉｓｔｏｒ ＲＡＭ）、Ｚ−ＲＡＭ（Ｚｅｒｏ ｃａｐａｃｉｔｏｒ ＲＡＭ）、またはＴＴＲＡＭ（Ｔｗｉｎ Ｔｒａｎｓｉｓｔｏｒ ＲＡＭ）であり得る。不揮発性メモリは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュ（ｆｌａｓｈ）メモリ、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリであり得る。
ＳｏＣ２００は、外部メモリ３０及び／またはディスプレイ装置２９５を制御する。実施形態によって、ＳｏＣ２００は、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＩＣ）、プロセッサ（ｐｒｏｃｅｓｓｏｒ）、アプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）、マルチメディアプロセッサ（Ｍｕｌｔｉｍｅｄｉａ Ｐｒｏｃｅｓｓｏｒ）、または集積されたマルチメディアプロセッサ（ｉｎｔｅｇｒａｔｅｄ Ｍｕｌｔｉｍｅｄｉａ Ｐｒｏｃｅｓｓｏｒ）と呼称される。
ＳｏＣ２００は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）２４０、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２１０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２２０、タイマ２３０、ディスプレイコントローラ２９０、グラフィック・プロセッシング・ユニット（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＧＰＵ）２５０、メモリコントローラ２６０、クロック管理ユニット（Ｃｌｏｃｋ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ；ＣＭＵ）２７０、及びシステムバス２８０を含みうる。ＳｏＣ２００は、示された構成要素以外に、他の構成要素をさらに含みうる。
プロセッサとも呼ばれるＣＰＵ２４０は、外部メモリ３０に保存されたプログラム及び／またはデータを処理または実行することができる。例えば、ＣＰＵ２４０は、クロック信号モジュール（図示せず）から出力された動作クロック信号に応答して、プログラム及び／またはデータを処理または実行することができる。
ＣＰＵ２４０は、マルチコアプロセッサ（Ｍｕｌｔｉ−Ｃｏｒｅ Ｐｒｏｃｅｓｓｏｒ）として具現可能である。マルチコアプロセッサは、２つまたはそれ以上の独立した実質的なプロセッサ（‘コア（ｃｏｒｅｓ）’と呼ばれる）を有する１つのコンピューティングコンポーネント（Ｃｏｍｐｕｔｉｎｇ Ｃｏｍｐｏｎｅｎｔ）であり、プロセッサのそれぞれは、プログラム命令を読み取って実行することができる。
ＲＯＭ２１０、ＲＡＭ２２０、及び／または外部メモリ３０に保存されたプログラム及び／またはデータは、必要に応じてＣＰＵ２４０のメモリ（図示せず）にロード（ｌｏａｄ）されうる。
ＲＯＭ２１０は、永久的なプログラム及び／またはデータを保存することができる。
ＲＯＭ２１０は、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）またはＥＥＰＲＯＭとして具現可能である。
ＲＡＭ２２０は、プログラム、データ、または命令（ｉｎｓｔｒｕｃｔｉｏｎｓ）を一時的に保存することができる。例えば、外部メモリ３０に保存されたプログラム及び／またはデータは、ＣＰＵ２４０の制御によって、またはＲＯＭ２１０に保存されたブーティングコード（ｂｏｏｔｉｎｇ ｃｏｄｅ）によって、ＲＡＭ２２０に一時的に保存することができる。ＲＡＭ２２０は、ＤＲＡＭまたはＳＲＡＭとして具現可能である。
タイマ２３０は、ＣＭＵ２７０から出力された動作クロック信号に基づいて時間を示すカウント値を出力することができる。
ＧＰＵ２５０は、メモリコントローラ２６０によって外部メモリ３０からリード（ｒｅａｄ）されたデータをディスプレイ装置２９５に適した信号に変換することができる。
ＣＭＵ２７０は、動作クロック信号を生成する。ＣＭＵ２７０は、位相同期ループ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＰＬＬ）、遅延同期ループ（Ｄｅｌａｙｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ；ＤＬＬ）、または水晶発振器のようなクロック信号生成装置を含みうる。
メモリコントローラ２６０は、外部メモリ３０とインターフェースする。メモリコントローラ２６０は、外部メモリ３０の動作を全般的に制御し、ホストと外部メモリ３０との間のデータ交換を制御する。例えば、メモリコントローラ２６０は、ホストの要請に応じて外部メモリ３０に／からデータを書き込み／読取する。ここで、ホストは、ＣＰＵ２４０、ＧＰＵ２５０、またはディスプレイコントローラ２９０のようなマスタ（ｍａｓｔｅｒ）装置であり得る。
ディスプレイコントローラ２９０は、ディスプレイ装置２９５の動作を制御する。
ディスプレイコントローラ２９０は、ディスプレイ装置２９５を通じてディスプレイするイメージデータをシステムバス２８０を通じて受信し、それをディスプレイ装置２９５に伝送するための信号（例えば、インターフェース規格による信号）に変換して、ディスプレイ装置２９５に伝送する。
各構成要素２１０、２２０、２３０、２４０、２５０、２６０、２７０、及び２９０は、システムバス２８０を通じて互いに通信することができる。すなわち、システムバス２８０は、ＳｏＣ２００の各構成要素を連結して、各構成要素間のデータ送受信の通路の役割を果たす。また、システムバス２８０は、各構成要素間の制御信号の伝送通路の役割を果たせる。
図１０に示された各構成要素２１０、２２０、２３０、２４０、２５０、２６０、２７０、及び２９０のうち少なくとも１つは、本発明の実施形態によるレーザ検出器１０を含みうる。レーザ検出器１０がレーザ攻撃を検出すれば、検出信号をＣＰＵ２４０に伝送しうる。これにより、ＣＰＵ２４０は、既定のシナリオによってレーザ攻撃に対処（例えば、当該構成要素の電源遮断など）することができる。また、本発明の実施形態によるレーザ検出器１０は、外部メモリ３０に備えられることもある。
図１１Ａは、図１０に示されたメモリ装置３０の一実施形態を概略的に示す図である。図１１Ａを参照すれば、本発明の一実施形態によるメモリ装置３０ａは、アクセス回路３１及びメモリセルアレイ３３ａを含む。
メモリセルアレイ３３ａは、それぞれが１ビット以上のデータを保存する複数のメモリセルを含む。複数のメモリセルのそれぞれは、不揮発性メモリセルでも、揮発性メモリセルでもあり得る。
メモリセルアレイ３３ａは、２次元的に同じ平面（または、レイヤ（ｌａｙｅｒ））に配置（または、具現）される。実施形態によって、メモリセルアレイ３３ａは、ウェーハ積層（ｗａｆｅｒ ｓｔａｃｋ）、チップ積層（ｃｈｉｐ ｓｔａｃｋ）またはセル積層（ｃｅｌｌ ｓｔａｃｋ）を通じて３次元的に具現されうる。
アクセス回路３１は、外部、例えば、メモリコントローラ２６０から出力された命令（または、命令セット（ｃｏｍｍａｎｄ ｓｅｔｓ））とアドレスとによって、データアクセス動作、例えば、書き込み（ｗｒｉｔｅ）動作、読み取り（ｒｅａｄ）動作、または消去（ｅｒａｓｅ）動作を行うために、メモリセルアレイ３３ａをアクセスする。
アクセス回路３１及びメモリセルアレイ３３ａは、それぞれ内部に複数のレーザ検出器１０を含みうる。例えば、複数のレーザ検出器１０は、アクセス回路３１の内部及びメモリセルアレイ３３ａの内部に分散配置される。
図１１Ｂを参照すれば、本発明の他の実施形態によるメモリ装置３０ｂは、図１１Ａに示されたメモリ装置３０ａと同じく、アクセス回路３１及びメモリセルアレイ３３ｂを含む。
メモリセルアレイ３３ｂは、図１１Ａに示されたメモリセルアレイ３３ａとは異なって、メモリセルアレイ３３ｂの内部ではない周辺に複数のレーザ検出器１０が配置されるという点で差がある。
図１１Ａ及び図１１Ｂのレーザ検出器１０は、図１、図２、図５、図６または図７に示されたレーザ検出器であり得る。レーザ検出器１０は、前述したように、初期値で設定された後、レーザに応答して、初期値の反転値を出力することによって、レーザ攻撃を検出することができる。
図１２は、本発明の実施形態によるレーザ検出モジュールを概略的に示す図である。
図１２を参照すれば、本発明の実施形態によるレーザ検出モジュール１１は、複数（ｋ、ｋは、２以上の整数）のレーザ検出器１０−１、１０−２、…、１０−ｋ及び論理演算器１３を含みうる。
複数のレーザ検出器１０−１、１０−２、…、１０−ｋのそれぞれは、図１、図２、図５、図６または図７に示されたレーザ検出器であり得る
論理演算器１３は、複数のレーザ検出器１０−１、１０−２、…、１０−ｋから出力される出力信号ＯＵＴ１〜ＯＵＴｋを論理和して検出信号ＦＯＵＴとして出力することができる。
実施形態によって、複数のレーザ検出器１０−１、１０−２、…、１０−ｋの出力信号ＯＵＴ１〜ＯＵＴｋのそれぞれは、ローレベル（例えば、０Ｖ）の初期値を有するように設定しうる。これにより、論理演算器１３から出力される検出信号ＦＯＵＴも、ローレベル（例えば、０Ｖ）の初期値を有しうる。
レーザ攻撃が発生すれば、複数のレーザ検出器１０−１、１０−２、…、１０−ｋのうち少なくとも１つがレーザに反応して、当該出力信号ＯＵＴ１〜ＯＵＴｋを反転させることができる。すなわち、複数のレーザ検出器１０−１、１０−２、…、１０−ｋのうち少なくとも１つによってレーザ攻撃が検出されれば、出力信号ＯＵＴ１〜ＯＵＴｋのうち少なくとも１つの出力信号ＯＵＴが、ハイレベル（例えば、ＶＤＤ）に反転される。これにより、論理演算器１３から出力される検出信号ＦＯＵＴも、ハイレベル（例えば、０Ｖ）に反転される。検出信号ＦＯＵＴは、図１０のメモリコントローラ２６０またはＣＰＵ２４０に伝達され、メモリコントローラ２６０またはＣＰＵ２４０は、検出信号ＦＯＵＴに応答して、当該素子（例えば、メモリ）の電源を切るなど、必要な措置を取ることができる。
図１２の実施形態で、論理演算器１３は、出力信号ＯＵＴ１〜ＯＵＴｋを論理和する論理和演算器として具現されるが、他の実施形態では、論理演算器１３は、出力信号ＯＵＴ１〜ＯＵＴｋを論理積する論理積演算器、または、出力信号ＯＵＴ１〜ＯＵＴｋの反転信号、すなわち、反転出力信号を論理積する論理積演算器として具現可能である。
図１１Ａまたは図１１Ｂの実施形態によるメモリ装置３０ａ、３０ｂは、図１２に示された論理演算器１３を１つ以上含みうる。例えば、複数のレーザ検出器を２つ以上のグループに分け、各グループごとに論理演算器１３を連結して、各グループ別の検出信号ＦＯＵＴを出力することができる。
図１３は、本発明の他の実施形態による電子システムの構成ブロック図である。
それを参照すれば、電子システム４００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）またはデータサーバ、ノート型パソコンまたは携帯用装置として具現可能である。携帯用装置は、携帯電話、スマートフォン、タブレットＰＣ、ＰＤＡ、ＥＤＡ、デジタルスチルカメラ、デジタルビデオカメラ、ＰＭＰ、ＰＮＤ（Ｐｅｒｓｏｎａｌ Ｎａｖｉｇａｔｉｏｎ ＤｅｖｉｃｅまたはＰｏｒｔａｂｌｅ Ｎａｖｉｇａｔｉｏｎ Ｄｅｖｉｃｅ）、携帯用ゲームコンソール（Ｈａｎｄｈｅｌｄ ｇａｍｅ ｃｏｎｓｏｌｅ）、または電子ブック（ｅ−ｂｏｏｋ）として具現可能である。
電子システム４００は、ＳｏＣ２００、パワーソース４１０、保存装置４２０、メモリ４３０、入出力ポート４４０、拡張カード４５０、ネットワーク装置４６０、及びディスプレイ４７０を含む。実施形態によって、電子システム４００は、カメラモジュール４８０をさらに含みうる。
ＳｏＣ２００は、構成要素（ｅｌｅｍｅｎｔｓ）４１０〜４８０のうちの少なくとも１つの動作を制御することができる。ＳｏＣ２００は、図１０に示されたＳｏＣ２００であり得る。
パワーソース４１０は、構成要素４０５及び４２０〜４８０のうちの少なくとも１つで動作電圧を供給することができる。
保存装置４２０は、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）またはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）として具現可能である。
メモリ４３０は、揮発性メモリまたは不揮発性メモリとして具現可能である。実施形態によって、メモリ４３０に対するデータアクセス動作、例えば、リード動作、ライト動作（または、プログラム動作）、またはイレーズ動作を制御することができるメモリコントローラは、ＳｏＣ２００に集積または内蔵されうる。他の実施形態によって、前記メモリコントローラは、ＳｏＣ２００とメモリ４３０との間に具現されうる。
入出力ポート４４０は、電子システム４００にデータを伝送するか、または電子システム４００から出力されたデータを外部装置に伝送しうるポートを意味する。例えば、入出力ポート４４０は、コンピュータマウスのようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）を接続するためのポート、プリンターを接続するためのポート、またはＵＳＢドライブを接続するためのポートであり得る。
拡張カード４５０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードまたはＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）として具現可能である。実施形態によって、拡張カード４５０は、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｏｄｕｌｅ）カードまたはＵＳＩＭ（Ｕｎｉｖｅｒｓａｌ Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）カードであり得る。
ネットワーク装置４６０は、電子システム４００を有線ネットワークまたは無線ネットワークに接続させる装置を意味する。
ディスプレイ４７０は、保存装置４２０、メモリ４３０、入出力ポート４４０、拡張カード４５０、またはネットワーク装置４６０から出力されたデータをディスプレイすることができる。
カメラモジュール４８０は、光学イメージを電気的なイメージに変換することができるモジュールを意味する。したがって、カメラモジュール４８０から出力された電気的なイメージは、保存装置４２０、メモリ４３０、または拡張カード４５０に保存することができる。また、カメラモジュール４８０から出力された電気的なイメージは、ディスプレイ４７０を通じてディスプレイされうる。
図１３に示された各構成要素２００、４１０〜４８０のうち少なくとも１つは、前述した本発明の実施形態によるレーザ検出器１０を含みうる。
図１４は、本発明のさらに他の実施形態による電子システムの構成ブロック図である。図１４を参照すれば、電子システム８００は、ホストコンピュータ（Ｈｏｓｔ Ｃｏｍｐｕｔｅｒ）８１０とメモリカード（Ｍｅｍｏｒｙ Ｃａｒｄ）またはスマートカード（Ｓｍａｒｔ Ｃａｒｄ）として具現可能である。電子システム８００は、ホストコンピュータ８１０とメモリカード８３０とを含む。
ホストコンピュータ８１０は、ホスト８４０及びホストインターフェース８２０とを含む。メモリカード８３０は、メモリコントローラ８５０、カードインターフェース８６０及び半導体メモリ装置８７０を含む。メモリコントローラ８５０は、半導体メモリ装置８７０とカードインターフェース８６０との間でデータの交換を制御することができる。
実施形態によって、カードインターフェース８６０は、ＳＤカードインターフェースまたはＭＭＣインターフェースであるが、これに限定されるものではない。実施形態によって、カードインターフェース８６０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホストコンピュータ８１０が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
メモリカード８３０が、ホストコンピュータ８１０に装着されれば、カードインターフェース８６０は、ホスト８４０のプロトコルによってホスト８４０とメモリコントローラ８５０との間でデータ交換をインターフェースすることができる。
コンピュータシステム８００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストコンピュータ８１０のホストインターフェース８２０と接続される時、ホストインターフェース８２０は、ホスト８４０の制御によってカードインターフェース８６０とメモリコントローラ８５０とを通じて半導体メモリ装置８７０とデータ通信を行うことができる。
メモリカード８３０は、前述した本発明の実施形態によるレーザ検出器１０を１つ以上備えることができる。
実施形態によって、メモリカード８３０は、本発明の実施形態によるレーザ検出モジュール（図１２の１１）を備えることができる。
本発明は、図面に示された実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、ラッチを用いたレーザ検出器及びそれを含む半導体装置関連の技術分野に適用可能である。
１、４００：電子システム
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ：レーザ検出器
２０、２０ａ、２０ｂ：初期値設定回路
２１、２２：トランジスタ
３０：外部メモリ
１００、１００ａ、１００ｂ、１００ｃ：ラッチ
１１０、１１０ａ、１２０、１２０ａ、１２０ｂ：インバータ
２００：ＳｏＣ
２１０：ＲＯＭ
２２０：ＲＡＭ
２３０：タイマ
２４０：中央処理装置（ＣＰＵ）
２５０：グラフィック・プロセッシング・ユニット（ＧＰＵ）
２６０：メモリコントローラ
２７０：クロック管理ユニット（ＣＭＵ）
２８０：システムバス
２９５：ディスプレイ装置

Claims (20)

  1. レーザ攻撃を検出するためのレーザ検出器（１０）において、
    反転出力信号を反転して出力信号を発生する第１インバータ（１１０）と、前記出力信号を受信して、前記反転出力信号を発生する第２インバータ（１２０）と、を含むラッチ（１００）と、
    前記出力信号及び前記反転出力信号のうち少なくとも１つの初期値を設定する初期値設定回路（２０）と、を含み、
    前記第１インバータ（１１０）は、
    前記初期値によって初期ターンオフになるように制御される第１トランジスタ（ＰＴ１）と、
    前記初期値によって初期にターンオンになるように制御される第２トランジスタ（ＮＴ１）と、を含み、
    前記第２インバータ（１２０）は、
    前記初期値によって初期ターンオンになるように制御される第３トランジスタ（ＰＴ２）と、
    前記初期値によって初期ターンオフになるように制御される第４トランジスタ（ＮＴ２と、を含むレーザ検出器。
  2. 前記第１トランジスタ（ＰＴ１）及び前記第３トランジスタ（ＰＴ２）は、それぞれＰＭＯＳトランジスタであり、
    前記第２トランジスタ（ＮＴ１）及び前記第４トランジスタ（ＮＴ２）は、それぞれＮＭＯＳトランジスタである請求項１に記載のレーザ検出器。
  3. 前記第１トランジスタ（ＰＴ１）の長さ対幅の比（Ｗ／Ｌ）は、前記第３トランジスタ（ＰＴ２）の長さ対幅の比よりも大きく、
    前記第２トランジスタ（ＮＴ１）のアクティブ領域の長さ対幅の比（Ｗ／Ｌ）は、前記第４トランジスタ（ＮＴ２）のアクティブ領域の長さ対幅の比よりも小さい請求項２に記載のレーザ検出器。
  4. 前記第２トランジスタ（ＮＴ１）及び前記第３トランジスタ（ＰＴ２）のそれぞれのアクティブ領域は、メタル層によって覆われるようにレイアウトされ、
    前記第１トランジスタ（ＰＴ１）及び前記第４トランジスタ（ＮＴ２）のそれぞれのアクティブ領域の少なくとも一部は、前記メタル層によって覆われないようにレイアウトされる請求項２に記載のレーザ検出器。
  5. 前記第１トランジスタ（ＰＴ１）は、第１電源電圧ＶＤＤと第１ノード（Ｎ１）との間に連結され、そのゲートには、前記反転出力信号（ＯＵＴＢ）を受信し、
    前記第２トランジスタ（ＮＴ１）は、前記第１ノード（Ｎ１）と第２電源電圧（ＶＳＳ）との間に連結され、そのゲートには、前記反転出力信号（ＯＵＴＢ）を受信し、
    前記第３トランジスタ（ＰＴ２）は、前記第１電源電圧（ＶＤＤ）と第２ノード（Ｎ２）との間に連結され、そのゲートには、前記出力信号（ＯＵＴ）を受信し、
    前記第４トランジスタ（ＮＴ２）は、前記第２ノード（Ｎ２）と前記第２電源電圧（ＶＳＳ）との間に連結され、そのゲートには、前記出力信号（ＯＵＴ）を受信する請求項２に記載のレーザ検出器。
  6. 前記初期値設定回路（２０）は、
    前記第１ノードまたは前記第２ノードと前記第２電源電圧との間に連結され、リセット信号に応答して動作するトランジスタを含む請求項５に記載のレーザ検出器。
  7. 前記初期値設定回路（２０）は、
    前記第１電源電圧と前記第１ノードまたは前記第２ノードとの間に連結され、リセット信号に応答して動作するトランジスタを含む請求項５に記載のレーザ検出器。
  8. 前記第４トランジスタ（ＮＴ２）は、前記第２ノード（Ｎ２）と前記第２電源電圧（ＶＳＳ）との間に並列連結される２つ以上のトランジスタを含む請求項５に記載のレーザ検出器。
  9. 前記第３トランジスタ（ＰＴ２）は、前記第１電源電圧（ＶＤＤ）と前記第２ノード（Ｎ２との間に直列連結される２つ以上のトランジスタを含む請求項５に記載のレーザ検出器。
  10. 第１ないし第ｋ（ｋは２以上の整数）レーザ検出器と、
    第１ないし第ｋ（ｋは２以上の整数）レーザ検出器から出力される第１ないし第ｋ出力信号を論理演算してレーザ検出信号を発生する論理演算器と、を含み、
    第１ないし第ｋ（ｋは２以上の整数）レーザ検出器のそれぞれは、
    前記出力信号の初期値を設定する初期値設定回路（２０）と、
    初期には前記初期値でラッチし、レーザに応答して、前記出力信号を反転させるラッチ（１００）と、を含み、
    前記ラッチ（１００）は、
    前記初期値によって初期にターンオンになるように制御される第１トランジスタ（ＮＴ１）または（ＰＴ２）と、
    前記初期値によって初期ターンオフになるように制御され、前記第１トランジスタに比べて大きなサイズを有する第２トランジスタ（ＰＴ１）または（ＮＴ２）と、を含む半導体装置。
  11. 前記論理演算器は、
    第１ないし第ｋ出力信号を論理和演算する論理和演算器と、
    第１ないし第ｋ出力信号を論理和演算する論理積演算器と、を含む請求項１０に記載の半導体装置。
  12. 前記半導体装置は、
    それぞれが１ビット以上のデータを保存する複数のメモリセルを含むメモリセルアレイをさらに含み、
    前記第１ないし第ｋ（ｋは２以上の整数）レーザ検出器は、前記メモリセルアレイの内部に分散配置される請求項１０に記載の半導体装置。
  13. 前記半導体装置は、
    それぞれが１ビット以上のデータを保存する複数のメモリセルを含むメモリセルアレイをさらに含み、
    前記第１ないし第ｋ（ｋは２以上の整数）レーザ検出器は、前記メモリセルアレイの周辺に分散配置される請求項１０に記載の半導体装置。
  14. 前記第２トランジスタのアクティブ領域の長さ対幅の比（Ｗ／Ｌ）は、前記第１トランジスタのアクティブ領域の長さ対幅の比よりも大きく、
    前記第1トランジスタのアクティブ領域は、メタル層によって覆われるようにレイアウトされ、前記第2トランジスタのアクティブ領域の少なくとも一部は、前記メタル層によって覆われないようにレイアウトされる請求項１０に記載の半導体装置。
  15. 出力信号及び反転出力信号をラッチするラッチ（１００）と、
    前記ラッチの前記出力信号の初期値を設定する初期値設定回路（２０）と、を含み、
    前記ラッチは、第１トランジスタ及び第２トランジスタを含み、
    前記第１トランジスタは、前記第１トランジスタのオン／オフ状態が前記第１初期値に応答して、オン状態またはオフ状態のうち何れか１つになるように構成されて配され、
    前記第２トランジスタは、前記第２トランジスタのオン／オフ状態が前記第２初期値に応答して、オン状態またはオフ状態のうち、前記第１トランジスタの前記状態と異なる１つになるように構成されて配され、
    前記第１トランジスタは、レーザエネルギに露出された時、前記オン／オフ状態を保持し、前記第２トランジスタは、前記レーザエネルギに露出された時、漏れ電流を発生させて、前記オン／オフ状態を変更するレーザ検出器。
  16. 前記第１トランジスタのアクティブ領域は、前記レーザエネルギが前記金属層によって遮断されるように、前記金属層によって垂直方向に覆われるように位置し、
    前記第２トランジスタのアクティブ領域の少なくとも一部は、前記レーザエネルギが前記金属層を通過するように、前記金属層によって垂直方向に覆われないように位置する請求項１５に記載のレーザ検出器。
  17. 前記第２トランジスタのアクティブ領域は、前記第１トランジスタのアクティブ領域よりも大きい請求項１５に記載のレーザ検出器。
  18. 前記第２トランジスタは、並列連結された少なくとも２つ以上のトランジスタを含む請求項１５に記載のレーザ検出器。
  19. 前記第１トランジスタは、直列連結された少なくとも２つ以上のトランジスタを含む請求項１５に記載のレーザ検出器。
  20. 前記ラッチは、第１インバータ及び第２インバータを含み、
    前記第１インバータは、
    前記初期値によって初期にターンオンになるように制御される前記第１トランジスタと、
    前記初期値によって初期にターンオフになるように制御される第３トランジスタと、を含み、
    前記第２インバータは、
    前記初期値によって初期にターンオフになるように制御される前記第２トランジスタと、
    前記初期値によって初期にターンオンになるように制御される第４トランジスタと、を含む請求項１５に記載のレーザ検出器。
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