JP2016096195A - 電子装置及び電子装置の製造方法 - Google Patents

電子装置及び電子装置の製造方法 Download PDF

Info

Publication number
JP2016096195A
JP2016096195A JP2014230129A JP2014230129A JP2016096195A JP 2016096195 A JP2016096195 A JP 2016096195A JP 2014230129 A JP2014230129 A JP 2014230129A JP 2014230129 A JP2014230129 A JP 2014230129A JP 2016096195 A JP2016096195 A JP 2016096195A
Authority
JP
Japan
Prior art keywords
alloy
electronic device
electrode
agin
electronic component
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014230129A
Other languages
English (en)
Other versions
JP6455091B2 (ja
Inventor
泰紀 上村
Taiki Uemura
泰紀 上村
浩三 清水
Kozo Shimizu
浩三 清水
作山　誠樹
Seiki Sakuyama
誠樹 作山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2014230129A priority Critical patent/JP6455091B2/ja
Priority to US14/885,356 priority patent/US9640508B2/en
Priority to TW104134841A priority patent/TWI561330B/zh
Priority to CN201510741043.XA priority patent/CN105592636B/zh
Publication of JP2016096195A publication Critical patent/JP2016096195A/ja
Application granted granted Critical
Publication of JP6455091B2 publication Critical patent/JP6455091B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K35/00—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting
    • B23K35/22—Rods, electrodes, materials, or media, for use in soldering, welding, or cutting characterised by the composition or nature of the material
    • B23K35/24—Selection of soldering or welding materials proper
    • B23K35/26—Selection of soldering or welding materials proper with the principal constituent melting at less than 400 degrees C
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C13/00—Alloys based on tin
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C28/00—Alloys based on a metal not provided for in groups C22C5/00 - C22C27/00
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C30/00—Alloys containing less than 50% by weight of each constituent
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C30/00—Alloys containing less than 50% by weight of each constituent
    • C22C30/04—Alloys containing less than 50% by weight of each constituent containing tin or lead
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H05K3/3463—Solder compositions in relation to features of the printed circuit board or the mounting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13023—Disposition the whole bump connector protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16505—Material outside the bonding interface, e.g. in the bulk of the bump connector
    • H01L2224/16507—Material outside the bonding interface, e.g. in the bulk of the bump connector comprising an intermetallic compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3205—Shape
    • H01L2224/32057—Shape in side view
    • H01L2224/32058—Shape in side view being non uniform along the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75702—Means for aligning in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/81024—Applying flux to the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81095—Temperature settings
    • H01L2224/81096—Transient conditions
    • H01L2224/81098—Cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H01L2224/81211—Applying energy for connecting using a reflow oven with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81905—Combinations of bonding methods provided for in at least two different groups from H01L2224/818 - H01L2224/81904
    • H01L2224/81907—Intermediate bonding, i.e. intermediate bonding step for temporarily bonding the semiconductor or solid-state body, followed by at least a further bonding step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8191—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20104—Temperature range 100 C=<T<150 C, 373.15 K =< T < 423.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/04—Soldering or other types of metallurgic bonding
    • H05K2203/047—Soldering with different solders, e.g. two different solders on two sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】 電子部品間の接合部において、低融点で延性及び強度が高く、機械的及び電気的な接続信頼性の高い電子装置及び電子装置の製造方法を提供する。【解決手段】 ＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金を電子部品間の接合部に使用する。電子部品間の接合後における冷却において、固相線温度以上の温度における冷却速度よりも遅い冷却速度で、固相線温度以下の温度における冷却を行う。【選択図】図１Ａ

Description

本発明は、接合材料を用いて、電子部品が実装された電子装置及び電子装置の製造方法に関する。
半導体素子をプリント配線基板に実装するなど、電子部品の実装にあたっては、通常、作業性が良好で、生産性の高い、はんだ付けによる実装方法が広く用いられている。はんだ付けにより半導体素子をプリント配線基板などに実装する際、リフロー温度が高いと、半導体素子及びプリント基板に反りが発生し、電子装置の半導体素子とプリント配線基板との間のはんだ接合部における機械的及び電気的な接続信頼性が確保できない。そこで、融点が低いはんだ材料を用いて、低いリフロー温度で半導体素子をプリント配線基板などにはんだ付けを行う。融点が低いはんだ材料として、１１７℃に融点をもつＩｎＳｎ共晶はんだがある。Ｉｎ−Ｓｎ合金のはんだ材料はＳｎ−Ｂｉ合金やＳｎ−Ａｇ−Ｃｕ合金のはんだ材料に比べて融点は低いものの強度が低い。融点が低いはんだ材料の強度を向上させるため、金属間化合物をはんだ材料に含有させることが提案されている（例えば、特許文献１及び２参照）。
特開２００６−９０９号公報 特開２００２−１２４５３３号公報
しかしながら、上記はんだ材料を用いて電子部品の実装を行っても、例えば落下時などに電子部品に加わる衝撃に対する耐性が不十分なため、電子部品間の機械的及び電気的な接続信頼性が高い電子装置は実現できなかった。本発明は、電子部品間の機械的及び電気的な接続信頼性の高い電子装置を提供することを目的とする。
一観点によれば、第一の電子部品と、第二の電子部品と、前記第一の電子部品と前記第二の電子部品とを接続し、ＡｇＩｎ２と、前記ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金からなる第一の接合部とを含む電子装置が提供される。
第一の電子部品と第二の電子部品とを、Ｉｎ−Ｓｎ−Ａｇ合金からなる接合材料を介して接続する工程と、前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以上においては、第一の冷却速度で冷却する工程と、前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以下においては、前記第一の冷却速度よりも小さい第二の冷却速度で冷却する工程と、を有することを特徴とする電子装置の実装方法が提供される。
本発明によれば、電子部品間の機械的及び電気的な接続信頼性が高い電子装置が実現される。
第１の実施形態に係る電子装置を例示する断面図である。 図１Ａにおける点線Ａで囲んだ部分の拡大図である。 Ｉｎ−Ｓｎ−Ａｇ合金において、Ａｇの含有率が０ｗｔ％、１ｗｔ％、５ｗｔ％、１０ｗｔ％の時の、それぞれの引張試験の結果を示すグラフである。 Ｉｎ−Ｓｎ−Ａｇ合金において、Ａｇの含有率が０ｗｔ％、１ｗｔ％、３ｗｔ％、５ｗｔ％の時の、それぞれの高速シェア強度試験の結果を示すグラフである。 Ｃｕ板上に接合後のＩｎ−Ｓｎ−１Ａｇ合金中のＡｇの元素マップを示す図である。 Ｃｕ板上に接合後のＩｎ−Ｓｎ−５Ａｇ合金中のＡｇの元素マップを示す図である。 Ｃｕ板上に接合後のＩｎ−Ｓｎ−１０Ａｇ合金中のＡｇの元素マップを示す図である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その１）である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その２）である。 図６Ａにおける点線Ａで囲んだ部分の拡大図である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その３）である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その４）である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その５）である。 第１の実施形態に係る電子装置の製造工程を例示する断面図（その６）である。 Ｃｕ板上のＩｎ−Ｓｎ−１Ａｇ合金のリフロー加熱工程及びリフロー加熱工程後の冷却工程における、加熱装置内の温度変化を示すグラフである。 第２の実施形態に係る電子装置を例示する断面図である。 図１２Ａにおける点線Ａで囲んだ部分の拡大図である。 図１２Ａにおける点線Ｂで囲んだ部分の拡大図である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その１）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その２）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その３）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その４）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その５）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その６）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その７）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その８）である。 第２の実施形態に係る電子装置の製造工程を例示する断面図（その９）である。
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
（第１の実施形態）
第１の実施形態に係る電子装置の構造について図１を用いて説明する。図１Ａ及び図１Ｂは、第１の実施形態に係る電子装置を例示する断面図である。
図１Ａを参照するに、第１の実施形態に係る電子装置１は、半導体素子１１と、半導体素子１１に設けられた電極１２と、回路基板２２と、回路基板２２に設けられた電極２１と、接合部３１と、アンダーフィル４１と、を有する。電子装置１において、半導体素子１１と回路基板２２とは、電極１２、接合部３１、電極２１を介して電気的に接続されている。半導体素子１１と回路基板２２との間には、アンダーフィル４１が充填されている。
図１Ｂは、図１Ａにおいて点線Ａで囲まれた部分の拡大図である。半導体素子１１の一方の面上に設けられたＣｕ電極１２上に、バリアメタル膜１５が設けられている。バリアメタル膜１５は、Ｃｕ電極１２上にＮｉ膜１３、Ａｕ膜１４の順に設けられている。回路基板２２の一方の面上に設けられたＣｕ電極２１上に、バリアメタル膜２５が設けられている。バリアメタル膜２５は、Ｃｕ電極２１上にＮｉ膜２３、Ａｕ膜２４の順に設けられている。Ｃｕ電極１２及びＣｕ電極２１上に、バリアメタル膜１５及びバリアメタル膜２５を夫々設けることにより、Ｃｕ電極１２及びＣｕ電極２１中への接続媒体３２の拡散を抑制することができる為、接合部３１の接続信頼性が高い。
接合部３１は、金属間化合物であるＡｇ２Ｉｎと金属間化合物であるＡｇＩｎ２とを含むＩｎ−Ｓｎ−Ａｇ合金である。接合部３１は、ＡｇＩｎ２よりも少ない含有量でＡｇ２Ｉｎを含む。Ａｇ２Ｉｎの含有量と、ＡｇＩｎ２の含有量とが当該条件を満たすことにより、強度及び延性が高い接合部３１が得られる。また、接合部３１はＩｎを４３〜６０ｗｔ％含有すると、接合部３１の強度が更に高い点で好ましい。また、接合部３１はＡｇを３ｗｔ％以下の範囲で含有していると、接合部３１の強度及び延性の両方が更に高い点で好ましい。
接合部３１におけるＩｎの含有量が４３ｗｔ％未満の場合は、接合部３１は微細に分散したＡｇＩｎ２よりも多く、肥大化したＡｇ２Ｉｎを含有するため、接合部３１の延性が不十分である。一方、接合部３１におけるＩｎの含有量が６０ｗｔ％を超えると、接合部３１に含有される金属組織は、Ｉｎ相とＳｎ相の共晶の金属組織ではなく、ＩｎにＳｎが固溶したＩｎ相の金属組織が肥大化するため、接合部３１の強度が不十分である。
接合部３１のＩｎ含有量は更に４８ｗｔ％以上５８ｗｔ％以下、特に５０ｗｔ％以上５４ｗｔ％以下の範囲であることが接合部３１の強度及び延性が高い点で更に好ましい。
接合部３１の接合材料の組成、接合部３１に含まれる金属間化合物と、接合部３１の強度、延性との関係を調べるため、以下の実験を行った。
接続信頼性の評価方法として、国際標準化機構の金属材料の引張試験、規格番号ＩＳＯ６８９２−１がある。この評価試験方法は、接合材料が破断するまで、接合材料に引張ひずみを与えて接合材料の強度及び延性を評価するものである。この評価試験方法を用いて強度及び延性を評価した。
以下の（１）〜（４）の夫々の接合材料に対して、平行部の断面が幅５ｍｍ、厚さ４ｍｍ、標点距離が２０ｍｍになるように、ピーク温度を１５０℃の条件で加熱した後に冷却した引張試験に用いる試料を作成した。
（１）Ｉｎ−４８Ｓｎ共晶はんだ
（２）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを１ｗｔ％添加したＩｎ−Ｓｎ−１Ａｇ合金
（３）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを５ｗｔ％添加したＩｎ−Ｓｎ−５Ａｇ合金
（４）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを１０ｗｔ％添加したＩｎ−Ｓｎ−１０Ａｇ合金
作成した試料に対して、ＩＮＳＴＲＯＮ社製引張試験機４４６６型を用いて、２ｍｍ／ｍｉｎの引張速度で引張試験を行った。図２は、作成した試料において、規格ＩＳＯ６８９２−１に準拠した引張試験の実験結果を示すグラフである。図２において、横軸は接合材料の変形量（変位）を示し、縦軸は接合材料に印加された荷重を示す。図２のグラフの縦軸の最大値が、接合材料の強度を示す。図２のグラフにおいて、変形量の増加分に対して、接合材料に印加された荷重が急激に減少を開始するとき接合材料は破断する。接合材料が破断したときの変形量が延性を示す。
図２において、Ｉｎ−Ｓｎ−１０Ａｇ合金について、変位が約４．６ｍｍのとき、荷重の急激な減少が認められる。一方、Ｉｎ−４８Ｓｎ共晶はんだ、Ｉｎ−Ｓｎ−１Ａｇ合金、Ｉｎ−Ｓｎ−５Ａｇ合金について、図２に示される変位の範囲外において荷重の急激な減少が認められる。
図２のグラフから、Ｉｎ−Ｓｎ−１０Ａｇ合金は引張試験を行った接合材料の中で最も強度が高く、また、極めて延性が低いことが確認された。一方で、Ｉｎ−Ｓｎ−１Ａｇ合金は引張試験を行った接合材料の中で最も強度が低い。また、Ｉｎ−Ｓｎ−１Ａｇ合金の破断するまでの接合材料の変形量（不図示）は、Ｉｎ−Ｓｎ共晶はんだよりも大きく延性は最も高いことが確認された。
また、他の接続信頼性の評価方法として、電子機器技術評議会の高速シェアにおける試験、規格番号ＪＥＳＤ２２−Ｂ１１７Ａがある。この評価試験方法は、機械的な剪断応力を接合材料に与えて接合材料の強度及び延性を評価するものである。この評価試験方法を用いて強度及び延性を評価した。
次に、直径が５４０μｍの銅電極上に設けられた以下の（５）〜（８）の夫々の接合材料に対して、ピーク温度を１５０℃の条件でリフローを実施して高速シェア試験に用いる試料を作成した。リフロー後における夫々の試料の直径は６００μｍである。
（５）Ｉｎ−４８Ｓｎ共晶はんだ
（６）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを１ｗｔ％添加したＩｎ−Ｓｎ−１Ａｇ合金
（７）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを３ｗｔ％添加したＩｎ−Ｓｎ−３Ａｇ合金
（８）Ｉｎ−４８Ｓｎ共晶はんだにＡｇを５ｗｔ％添加したＩｎ−Ｓｎ−５Ａｇ合金
表１は、リフロー後におけるＩｎ−Ｓｎ−１Ａｇ合金、Ｉｎ−Ｓｎ−３Ａｇ合金、Ｉｎ−Ｓｎ−５Ａｇ合金中のＩｎ、ＡｇＩｎ２、Ａｇ２Ｉｎの含有量を示す表である。各合金中のＩｎ、ＡｇＩｎ２、Ａｇ２Ｉｎの含有量は、電子線マイクロアナライザを用いて作成した元素マップから測定したＩｎ、ＡｇＩｎ２、Ａｇ２Ｉｎの面積比と、Ｉｎ、ＡｇＩｎ２、Ａｇ２Ｉｎの比重とから算出した。
作成した試料に対して、Ｄａｇｅ社製試験機ＤＡＧＥ ＳＩＲＩＥＳ ４０００ＨＳを用いて、電極から１００μｍの高さ、及び３０００ｍｍ／ｓのシェア速度にて高速シェア試験を行った。図３は、作成した試料において、規格ＪＥＳＤ２２−Ｂ１１７Ａに準拠した高速シェア試験の実験結果である。図３において、横軸は接合材料の変位を示し、縦軸は接合材料に印加された荷重を示す。図３のグラフの縦軸の最大値が、接合材料の強度を示す。接合材料に印加された荷重が、最大荷重の半値に減少した時の変位が、接合材料の延性を示す。接合材料に印加された荷重が、最大荷重の半値に減少したとき、各接合材料は破断している。
表２はリフロー後におけるＩｎ−Ｓｎ共晶はんだ、Ｉｎ−Ｓｎ−１Ａｇ合金、Ｉｎ−Ｓｎ−３Ａｇ合金、Ｉｎ−Ｓｎ−５Ａｇ合金の強度及び延性を示す表である。表２から、Ｉｎ−Ｓｎ−５Ａｇ合金の強度が、他の接合材料に比べて高いことが確認された。しかしながら、Ｉｎ−Ｓｎ−５Ａｇ合金は他の接合材料に比べて延性が小さい。一方で、Ｉｎ−Ｓｎ−１Ａｇ合金及びＩｎ−Ｓｎ−３Ａｇ合金は、Ａｇを添加しなかったＩｎＳｎ共晶はんだよりも強度が高く、延性も高いことが確認された。また、Ｉｎ−Ｓｎ−３Ａｇ合金の延性は、Ｉｎ−Ｓｎ共晶はんだの延性よりも僅かに高いことから、Ｉｎ−Ｓｎ共晶はんだにＡｇを３ｗｔ％よりも多く添加すると、接合材料の延性はＡｇを添加していないＩｎ−Ｓｎ共晶はんだよりも低くなると推測される。
銅板上に接合後の、Ｉｎ−Ｓｎ−１Ａｇ合金、Ｉｎ−Ｓｎ−５Ａｇ合金、Ｉｎ−Ｓｎ−１０Ａｇ合金を、電子線マイクロアナライザを用いて測定し、各元素の元素マップを得た。図４ＡはＩｎ−Ｓｎ−１Ａｇ合金のＡｇの元素マップを示す。図４ＢはＩｎ−Ｓｎ−５Ａｇ合金のＡｇの元素マップを示す。図４ＣはＩｎ−Ｓｎ−１０Ａｇ合金のＡｇの元素マップを示す。なお、Ｉｎ−Ｓｎ−１０Ａｇ合金において、ＡｇＩｎ２の含有量は２ｗｔ％〜３ｗｔ％、Ａｇ２Ｉｎの含有量は１０ｗｔ％〜１３ｗｔ％、Ｉｎの含有量は４７ｗｔ％である。
Ｉｎ−Ｓｎ−１Ａｇ合金について、各元素の元素マップから、図４Ａ中の白いドット状のＡｇを示す領域は金属間化合物であるＡｇＩｎ２の領域にほぼ等しいことが確認された。ドット状の領域のそれぞれの大きさは１μｍ程度である。Ｉｎ−Ｓｎ−１Ａｇ合金中に、ＡｇＩｎ２は全体的に微細に分布している。Ｉｎ−Ｓｎ−１Ａｇ合金において、ＡｇＩｎ２の含有量は２ｗｔ％〜４ｗｔ％である。一方、各元素の元素マップからＡｇ２Ｉｎは０．０００１ｗｔ％程度とほとんど確認できなかった。
Ｉｎ−Ｓｎ−１Ａｇ合金の元素マップから、Ｉｎ−Ｓｎ−１Ａｇ合金は微細に分散したＡｇＩｎ２を含有していることが確認された。また、上記図２の引張試験の結果のとおり、Ｉｎ−Ｓｎ−１Ａｇ合金はＩｎＳｎ共晶はんだに比べて延性が高い。これらの測定結果からＡｇＩｎ２はＩｎ−Ｓｎ−Ａｇ合金の延性に寄与していることが推測される。
図２の引張試験の結果から、Ｉｎ−Ｓｎ−１Ａｇ合金はＩｎＳｎ共晶はんだに比べて強度が若干低いが、図３の高速シェア試験の結果から、Ｉｎ−Ｓｎ−１Ａｇ合金はＩｎＳｎ共晶はんだより強度が高いことが確認された。引張試験では、接合材料そのものの引張ひずみに対する強度が測定されるのに対して、高速シェア試験では、銅板上に接合した接合材料に対するシェア強度が測定される。高速シェア試験においては、銅板中の銅とＩｎ−Ｓｎ−Ａｇ合金とが、金属間化合物層を形成しているため強度が高くなっていると推測される。また、高速シェア試験の結果は、接合材料が電子部品と接合した際の強度を表しており、Ｉｎ−Ｓｎ−１Ａｇ合金と電子部品とが接合した際の接合部の強度及び延性が高いことを示すものである。また、Ｉｎ−Ｓｎ−Ａｇ合金を用いた接合材料との界面で金属間化合物層を形成して強度が高くなる金属はＣｕだけではない。Ｉｎ−Ｓｎ−Ａｇ合金は、例えばＮｉやＡｕ等の電極材料に用いられる金属との界面にも金属間化合物層を形成するため、強度が高い。引張試験の強度が低くても高速シェア試験の強度が高ければ、電子装置の実用上問題は生じにくい。
図４Ｂ及び図４Ｃ中の１０μｍ〜５０μｍ程度の大きさの白い領域は金属間化合物であるＡｇ２Ｉｎを表しており、１μｍ程度の大きさの白い領域は金属間化合物であるＡｇＩｎ２を表している。Ｉｎ−Ｓｎ−Ａｇ合金中に微細に含有されたＡｇＩｎ２とは異なり、Ａｇ２ＩｎはＩｎ−Ｓｎ−Ａｇ合金中に肥大化して含有されている。図４Ｂにおいて、肥大化したＡｇ２Ｉｎが占める面積が、ＡｇＩｎ２が占める面積よりも多いことから、Ｉｎ−Ｓｎ−５Ａｇ合金及びＩｎ−Ｓｎ−１０Ａｇ合金中にＡｇ２ＩｎがＡｇＩｎ２よりも多く含有されていることが確認された。表１で示すように、Ｉｎ−Ｓｎ−５Ａｇ合金において、ＡｇＩｎ２の含有量は２ｗｔ％〜３ｗｔ％、Ａｇ２Ｉｎが３．５ｗｔ％〜４．５ｗｔ％である。
Ｉｎ−Ｓｎ−１０Ａｇ合金の元素マップから、Ｉｎ−Ｓｎ−１０Ａｇ合金は微細に分散したＡｇＩｎ２及び肥大化したＡｇ２Ｉｎを含有していることが確認された。また上記図２の引張試験の結果のとおり、Ｉｎ−Ｓｎ−１０Ａｇ合金はＩｎＳｎ共晶はんだに比べて強度は高いが、延性が極めて低い。
図４Ａと図４Ｃとを比較すると、Ｉｎ−Ｓｎ−１Ａｇ合金及びＩｎ−Ｓｎ−１０Ａｇ合金のいずれも、ＡｇＩｎ２を含む点で共通しているが、Ｉｎ−Ｓｎ−１０Ａｇ合金は、肥大化したＡｇ２Ｉｎを含有している点で、Ｉｎ−Ｓｎ−１Ａｇ合金と異なっている。この事から、Ｉｎ−Ｓｎ−１０Ａｇ合金は肥大化したＡｇ２Ｉｎを含有しているので強度は高いものの延性が低いと推測される。
Ｉｎ−Ｓｎ−１Ａｇ合金及びＩｎ−Ｓｎ−３Ａｇ合金は、ＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金である。Ｉｎ−Ｓｎ−Ａｇ合金中のＡｇ２Ｉｎの含有量がＡｇＩｎ２の含有量を上回ると、接合部３１の延性は著しく低く、電子装置１の機械的及び電気的な接続信頼性は低い。
肥大化したＡｇ２Ｉｎの含有量がＡｇＩｎ２の含有量を上回ると、Ｉｎ−Ｓｎ−Ａｇ合金に変形が生じた際に、Ａｇ２Ｉｎの粒子はＡｇＩｎ２の粒子よりも大きいので、Ａｇ２Ｉｎの粒界において、負荷された応力が集中しやすく、破断が起こりやすい。その為、肥大化したＡｇ２Ｉｎを含有するＩｎ−Ｓｎ−Ａｇ合金の延性は低い傾向にある。一方で、強度は変形を阻害するほど高くなる。Ｉｎ−Ｓｎ系合金の融点は低温である為、肥大化したＡｇ２Ｉｎのように金属間化合物の粒径が大きいほど変形を阻害しやすい。その為、肥大化したＡｇ２Ｉｎを含有するＩｎ−Ｓｎ−Ａｇ合金の強度は高い。
一方、Ｉｎ−Ｓｎ−Ａｇ合金中にＡｇＩｎ２が含有されていて、Ａｇ２Ｉｎが含有されていないと、接合部３１の強度が低く、電子装置１の接続信頼性が不十分である。
微細に分散したＡｇＩｎ２を含有し、Ａｇ２Ｉｎが含有されていないと、Ｉｎ−Ｓｎ−Ａｇ合金に変形が生じた際に、ＡｇＩｎ２の粒子は微細に分散されているので、負荷された応力が集中しにくく、破断が起こりにくい。その為、微細に分散したＡｇＩｎ２を含有するＩｎ−Ｓｎ−Ａｇ合金の延性は高い。一方で、微細に分散したＡｇＩｎ２のように粒子の大きさが小さいと、粒界長さが短い。粒界長さが短いと粒界すべりによる変形が生じやすい。粒界すべりによる変形は、高温で生じる変形であるが、Ｉｎ−Ｓｎ系合金の融点は低温である為、粒界すべりによる変形が生じる。その為、微細に分散したＡｇＩｎ２を含有するＩｎ−Ｓｎ−Ａｇ合金の強度は低い。
第１の実施形態に係る電子装置１において、バリアメタル膜を設けた例を示したが、バリアメタル膜は設けられていなくてもよい。バリアメタル膜が設けられていない場合は、Ｃｕ電極上に直接、接合部が設けられている。また、半導体素子を回路基板に実装する例を挙げて説明したが、本発明はかかる態様に限定されない。例えば、半導体素子とインターポーザ、インターポーザと回路基板等、種々の電子部品同士が実装された接合部に本発明は適用することができる。
（第１の実施形態に係る電子装置の製造方法）
次に、第１の実施形態に係る電子装置の製造方法について図５〜図１０を用いて説明する。図５〜図１０は、第１の実施形態に係る電子装置の製造工程を例示する図である。
図５に示すように、半導体素子１１の一方の面に、例えばＣｕを主成分とするＣｕ電極１２を無電解めっき法により形成する。Ｃｕ電極１２上に、バリアメタル膜１５を形成する。バリアメタル膜１５は、例えば、Ｎｉ膜１３及びＡｕ膜１４から形成する。Ｎｉ膜１３は無電解めっき法により約５μｍの厚さに形成し、Ｎｉ膜１３上に、Ａｕ膜１４を無電解めっき法により０．１μｍ〜０．３μｍ程度の厚さに形成する。バリアメタル膜１５によりＣｕ電極１２中への接続媒体３２の拡散を抑制することができる為、接合部３１の接続信頼性が高い。
図６Ａに示すように、回路基板２２の一方の面に、Ｃｕを主成分とするＣｕ電極２１を無電解めっき法により形成する。図６Ｂに図６Ａにおいて点線Ａで囲んだ部分を拡大して示す。回路基板２２の一方の面に形成されたＣｕを主成分とするＣｕ電極２１上に、バリアメタル膜２５を形成する。バリアメタル膜２５は、例えば、Ｎｉ膜２３及びＡｕ膜２４から形成する。Ｎｉ膜２３は無電解めっき法により約５μｍの厚さに形成し、Ｎｉ膜２３上に、Ａｕ膜２４を無電解めっき法により０．１μｍ〜０．３μｍ程度の厚さに形成する。バリアメタル膜２５によりＣｕ電極２１中への接続媒体３２の拡散を抑制することができる為、接合部３１の接続信頼性が高い。
バリアメタル膜２５を形成した後、バリアメタル膜２５上にＩｎ−Ｓｎ−Ａｇ合金からなる接続媒体３２を約１０μｍ〜１５μｍ、付着させて形成する。Ｉｎ−Ｓｎ−Ａｇ合金からなる接続媒体３２には、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを１ｗｔ％〜３ｗｔ％含有させているものを用いるのが好ましい。Ｉｎ−Ｓｎ−Ａｇ合金からなる接続媒体３２に、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを１ｗｔ％〜３ｗｔ％含有させることにより、接続媒体３２のリフロー後において、ＡｇＩｎ２をＡｇ２Ｉｎよりも多く含有させることができ、図１Ａの電子装置１における接合部３１の強度及び延性が高い。なお、以下の第１の実施形態に係る電子装置の製造方法においては、図面の簡単化のため、バリアメタル膜１５及びバリアメタル２５の図示を省略する。
次に、図７に示すように、回路基板２２にフラックス５１を塗布する。そして、図５で説明した半導体素子１１を用意すると共に、フリップチップボンダ６１で半導体素子１１を把持しながら、半導体素子１１の電極１２と回路基板２２の電極２１との位置合わせを行う。
続いて、図８に示すように、フラックス５１のタッキング性を利用して、フリップチップボンダ６１で把持している半導体素子１１を回路基板２２に仮付けする。ここで、タッキング性とは粘つきにより接合部品間の位置を保持する性質のことである。
続いて、図９に示すように、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有したＩｎ−Ｓｎ−Ａｇ合金からなる接続媒体３２を、接続媒体３２の融点１１３℃以上の温度まで加熱する。ただし、温度が高すぎると電子部品の反りが大きくなり接続信頼性が低下するため、例えば１１５℃〜１５０℃に加熱して溶融し、半導体素子１１と回路基板２２とを接合することが好ましい。
上述したように、Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以上の温度における冷却において、溶融状態のＩｎ−Ｓｎ−Ａｇ合金から、Ａｇ２Ｉｎが晶出する。晶出したＡｇ２Ｉｎは溶融状態のＩｎ−Ｓｎ−Ａｇ合金中を漂っていく間に、新たに晶出したＡｇ２Ｉｎを取り込むため肥大化する。肥大化したＡｇ２Ｉｎは延性を低下させる要因となる。Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以下の温度における冷却において、固相状態のＩｎ−Ｓｎ−Ａｇ合金から、金属間化合物であるＡｇＩｎ２が析出する。Ｉｎ−Ｓｎ−Ａｇ合金が固相状態であるため、析出するＡｇＩｎ２はＩｎ−Ｓｎ−Ａｇ合金内を自由に動かずに微細に分散した状態を維持する。図４ＡのＩｎ−Ｓｎ−１Ａｇ合金の元素マップ及び図３の高速シェア試験の結果から、微細に分散したＡｇＩｎ２を含有したＩｎ−Ｓｎ−Ａｇ合金は、強度及び延性が高いことがわかる。
図１１は、Ｃｕ板上のＩｎ−Ｓｎ−１Ａｇ合金をリフロー処理装置に於いて、リフローした際の温度プロファイルの一例である。図１１の温度プロファイルでリフローを行って得た試料の断面の元素マップが図４Ａである。
図１１の横軸は時間（秒）を、縦軸は温度（℃）を示す。Ｉｎ−Ｓｎ−１Ａｇ合金の固相線温度は１１３℃程度である。図１１において、固相線温度以上の温度領域をＳ１、固相線温度以下の温度領域をＳ２とする。図１１のＳ１の温度領域において、Ｉｎ−Ｓｎ−１Ａｇ合金は溶融状態であり、Ｓ２の温度領域において、Ｉｎ−Ｓｎ−１Ａｇ合金は固相状態である。
ここで、Ｓ２はＡｇＩｎ２を析出させる工程である。Ｓ２の温度領域の冷却工程において、リフロー処理装置内の温度が約５０℃未満の冷却においては、ＡｇＩｎ２があまり析出しないので、リフロー処理装置の冷却制御を約５０℃までとする。また、リフロー処理装置内の温度が、Ｓ２の温度領域であり５０℃よりも高い温度で、Ｃｕ板上のＩｎ−Ｓｎ−１Ａｇ合金をリフロー処理装置の外に搬出すると、Ｉｎ−Ｓｎ−１Ａｇ合金は急冷されてＡｇＩｎ２の析出が少なくなる恐れがある。
リフロー加熱工程の開始後約１９０秒経過すると、リフロー処理装置内の温度はＳ１の温度領域内である約１２２℃に達し、Ｉｎ−Ｓｎ−１Ａｇ合金は溶融状態になる。Ｉｎ−Ｓｎ−１Ａｇ合金の加熱溶融後、リフロー処置装置の加熱を停止或いは加熱温度を低下させて、リフロー処理装置内の温度をＳ２の温度領域の温度とし、Ｉｎ−Ｓｎ−１Ａｇ合金を冷却して固化させる。リフロー処理装置内の温度が約５０℃に達した後、Ｃｕ板上のＩｎ−Ｓｎ−１Ａｇ合金をリフロー処理装置の外に搬出して自然冷却する。
図１１で示すように、Ｉｎ−Ｓｎ−１Ａｇ合金のＳ１の温度領域における冷却工程の平均冷却速度を、Ｉｎ−Ｓｎ−１Ａｇ合金のＳ２の温度領域における冷却工程の平均冷却速度よりも大きくする。このように冷却工程のリフロー処理装置内の冷却速度を制御することにより、Ｉｎ−Ｓｎ−１Ａｇ合金内に、ＡｇＩｎ２をＡｇ２Ｉｎよりも多く含有させることができる。Ｉｎ−Ｓｎ−１Ａｇ合金のＳ１の温度領域における冷却工程の平均冷却速度を１．０℃／秒以上より早くすることが、Ｉｎ−Ｓｎ−１Ａｇ合金内のＡｇ２Ｉｎの含有量を少なくできる点で好ましい。Ｉｎ−Ｓｎ−１Ａｇ合金のＳ２の温度領域における冷却工程の平均冷却速度を０．４℃／秒と、Ｓ１の温度領域における平均冷却速度１．０℃／秒未満の冷却速度で冷却を行うことで、Ｉｎ−Ｓｎ−１Ａｇ合金内のＡｇＩｎ２の含有量を多くできる点で好ましい。
図１１のＣｕ板上のＩｎ−Ｓｎ−１Ａｇ合金の温度プロファイルの一例で得た実験的知見から、接続媒体３２の固相線温度以上の冷却工程においての平均冷却速度を、接続媒体３２の固相線温度以下の冷却工程においての平均冷却速度よりも大きい冷却速度で冷却を行う。このような冷却条件で冷却を行うことで、図１Ａの電子装置１における接合部３１内に、ＡｇＩｎ２をＡｇ２Ｉｎよりも多く含有させることができ、接合部３１の強度及び延性が高い。
図９に示す工程の後、フラックス５１の残渣を除去する。フラックス５１の残渣は、例えば、図９に示す構造体を約７０℃の温度に保持したキシレンとイソプロピルアルコールを混合させた有機溶媒に１時間浸漬することにより、除去することができる。その後、フラックス５１の残渣を除去した図９の構造体を、例えば１２０℃に加熱し２時間乾燥させて水分を除去した後、アンダーフィル４１を注入することにより、図１０に示す電子装置１が製造される。半導体素子１１と回路基板２２との間にアンダーフィル４１を注入して充填させることにより、半導体素子１１と回路基板２２との接続強度がアンダーフィル４１により補強されて電子装置１の接続信頼性が高い。以上が、第１の実施形態に係る電子装置の製造方法である。
このように、第１の実施形態に係る電子装置１によれば、電子部品同士の接合部において、融点が１１３℃程度であり、ＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金から形成されている。従って、リフロー時において低温で電子部品同士を接合できるため、各々の電子部品においての反りが低減され、更に、衝撃やストレスが加えられても接合部の延性及び強度が高い。このため、接合部に亀裂などの不具合が発生せず、接続信頼性が高い電子装置が実現する。
（第２の実施形態）
本実施形態は、多段階に実装された電子装置についてである。
第２の実施形態に係る電子装置の構造について説明する。図１２Ａは、第２の実施形態に係る電子装置を例示する断面図である。
図１２Ａを参照するに、電子装置１００は半導体素子１０１と、半導体素子１０１に設けられた電極１０２と、インターポーザ１１０と、インターポーザ１１０に設けられた電極１１１及び電極１２１と、回路基板１２０と、回路基板１２０に形成された電極１３１と、第一の接合部１５０と、第二の接合部１６０と、アンダーフィル１３０と、アンダーフィル１４０と、を有する。電子装置１００において、半導体素子１０１とインターポーザ１１０とは、第一の接合部１５０を介して電気的に接続されている。半導体素子１０１とインターポーザ１１０との間には、アンダーフィル１３０が充填されている。インターポーザ１１０と回路基板１２０とは、第二の接合部１６０を介して電気的に接続されている。インターポーザ１１０と回路基板１２０との間には、アンダーフィル１４０が充填されている。また、光部品１７０は半導体素子１０１に接続されている。この電子装置１００の構造について詳説する。
図１２Ｂは図１２Ａにおいて点線Ａで囲んだ部分、図１２Ｃは図１２Ａにおける点線Ｂで囲んだ部分を拡大して示す。まず、点線Ａの拡大図について説明する。半導体素子１０１の一方の面上に設けられたＣｕ電極１０２上に、バリアメタル膜１０５が設けられている。バリアメタル膜１０５は、Ｃｕ電極１０２上に、Ｎｉ膜１０３、Ａｕ膜１０４の順に設けられている。インターポーザ１１０の一方の面上に設けられたＣｕ電極１１１上に、バリアメタル膜１１５が設けられている。バリアメタル膜１１５は、Ｃｕ電極１１１上に、Ｎｉ膜１１２、Ａｕ膜１１３の順に設けられている。
次に、点線Ｂの拡大図について説明する。インターポーザ１１０の一方の面上に設けられたＣｕ電極１２１上に、バリアメタル膜１２５が設けられている。バリアメタル膜１２５は、Ｃｕ電極１２１上に、Ｎｉ膜１２２、Ａｕ膜１２３の順に設けられている。回路基板１２０の一方の面上に設けられたＣｕ電極１３１上に、バリアメタル膜１３５が設けられている。バリアメタル膜１３５は、Ｃｕ電極１３１上、Ｎｉ膜１３２、Ａｕ膜１３３の順に設けられている。
Ｃｕ電極１０２及びＣｕ電極１１１上に、バリアメタル膜１０５及びバリアメタル膜１１５を夫々設けることにより、Ｃｕ電極１０２及びＣｕ電極１１１中への接続媒体１５１の拡散を抑制することができる為、接合部１５０の接続信頼性が高い。
Ｃｕ電極１２１及びＣｕ電極１３１上に、バリアメタル膜１２５及びバリアメタル膜１３５を夫々設けることにより、Ｃｕ電極１２１及びＣｕ電極１３１中への接続媒体１６１の拡散を抑制することができる為、接合部１６０の接続信頼性が高い。
半導体素子１０１とインターポーザ１１０は、第一の接合部１５０を介して、電気的に接続される。第一の接合部１５０は例えば、融点が１３８℃のＳｎ−５８Ｂｉ合金や、融点が２２７℃のＳｎ−０．７Ｃｕ合金、又は融点が２１７℃のＳｎ−３Ａｇ−０．５Ｃｕ合金、融点が２２１℃のＳｎ−３．５Ａｇ合金等である。
回路基板１２０とインターポーザ１１０は、第二の接合部１６０を介して、電気的に接続される。第二の接合部１６０は融点が１１３℃程度であり、ＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金から構成されている。
第２の実施形態に係る電子装置１００においては、第二の接合部１６０がＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金から構成されているので、強度及び延性が高い電子装置が実現される。また、光部品１７０は熱に対して非常に弱いという性質を持つが、第二の接合部の材料にＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金を用いることにより、低融点で実装を行うことが可能となるため、光部品１７０の接続信頼性が高い。
第２の実施形態に係る電子装置１００において、バリアメタル膜を設けた例を示したが、バリアメタル膜が設けられていなくてもよい。バリアメタル膜が設けられていない場合は、Ｃｕ電極上に直接、接合部が設けられている。また、半導体素子、インターポーザ、回路基板における多段階実装を例に挙げて説明したが、本発明はかかる態様に限定されない。例えば、１次実装用接合材料により接合される電子部品として、半導体素子とパッケージ基板、２次実装用接合材料より接合される電子部品として、パッケージ基板と回路基板など、様々な電子部品において本発明を適用することができる。
（第２の実施形態に係る電子装置の製造方法）
次に、第２の実施形態に係る電子装置の製造方法について図１３〜図２１を用いて説明する。図１３〜図２１は、第２の実施形態に係る電子装置の製造工程を例示する図である。
図１３に示すように、半導体素子１０１の一方の面に、例えばＣｕを主成分とするＣｕ電極１０２を無電解めっき法により形成する。ここで、第１の実施形態に係る半導体素子１１のＣｕ電極１２と同様、バリアメタル膜を形成しても良い。Ｃｕ電極１０２上にバリアメタル膜１０５を形成することにより、Ｃｕ電極１０２中への接続媒体１５１の拡散を抑制することができる為、接合部１５０の接続信頼性が高い。なお、以下の第２の実施形態に係る電子装置の製造方法においては、図面の簡単化のため、Ｃｕ電極１０２上におけるバリアメタル膜の図示は省略する。
図１４に示すように、インターポーザ１１０の一方の面に、Ｃｕを主成分とするＣｕ電極１１１を無電解めっき法により形成する。インターポーザ１１０の他方の面には、Ｃｕを主成分とするＣｕ電極１２１を無電解めっき法により形成する。ここで、第１の実施形態に係る半導体素子１１のＣｕ電極１２と同様、バリアメタル膜を形成しても良い。Ｃｕ電極１１１上にバリアメタル膜１１５を形成することにより、Ｃｕ電極１１１中への接続媒体１５１の拡散を抑制することができる為、接合部１５０の接続信頼性が高い。Ｃｕ電極１２１上にバリアメタル膜１２５を形成することにより、Ｃｕ電極１２１中への接続媒体１６１の拡散を抑制することができる為、接合部１６０の接続信頼性が高い。なお、以下の第２の実施形態に係る電子装置の製造方法においては、図面の簡単化のため、Ｃｕ電極１１１及びＣｕ電極１２１上におけるバリアメタル膜の図示は省略する。
Ｃｕ電極１１１上に、無電解めっき法或いはバリアメタル膜をシード層とした電解めっき法により、融点が１３８℃のＳｎ−５８Ｂｉ合金よりなる１次実装用接続媒体１５１を形成する。電解めっき法により１次実装用接続媒体１５１を形成する場合においては、１次実装用接続媒体１５１を形成後、不要なシード層を除去する。
次に、図１５に示すように、図１３で説明した半導体素子１０１をフリップチップボンダ（不図示）で把持しながら、半導体素子１０１の電極１０２とインターポーザ１１０の電極１１１との位置合わせを行った後、インターポーザ１１０にフラックス１３６を塗布し、半導体素子１０１をインターポーザ１１０に仮付けする。
続いて、図１６に示すように、Ｓｎ−５８Ｂｉ合金からなる１次実装用接続媒体１５１を、Ｓｎ−５８Ｂｉ合金の融点１３８℃以上である、例えば１６０℃〜１８０℃の温度でリフローすることにより、半導体素子１０１とインターポーザ１１０とを接合する。半導体素子１０１とインターポーザ１１０とを接合後、第１の実施形態と同様にフラックス１３６を除去し、アンダーフィル１３０を注入する。半導体素子１０１とインターポーザ１１０との間にアンダーフィル１３０を注入して充填させることにより、半導体素子１０１とインターポーザ１１０との接続強度がアンダーフィル１３０により補強されて電子装置１００の接続信頼性が高い。これにより第１次実装が完了する。
図１７に示すように、光部品１７０を半導体素子１１０に光学接着剤（不図示）を介して接合する。光部品１７０と半導体素子１１０との接合方法は、例えば、光学接着剤に紫外線を照射することにより光学接着剤を硬化させて接合する。
図１８に示すように、回路基板１２０の一方の面に、Ｃｕを主成分とするＣｕ電極１３１を無電解めっき法により形成する。ここで、第１の実施形態に係る半導体素子１１のＣｕ電極１２と同様、バリアメタル膜を形成しても良い。Ｃｕ電極１３１上にバリアメタル膜１３５を形成することにより、Ｃｕ電極１３１中への接続媒体１６１の拡散を抑制することができる為、接合部１６０の接続信頼性が高い。なお、以下の第２の実施形態に係る電子装置の製造方法においては、以下、図面の簡単化のため、Ｃｕ電極１３１上におけるバリアメタル膜の図示は省略する。
Ｃｕ電極１３１上に、Ｉｎ−Ｓｎ−Ａｇからなる２次実装用接続媒体１６１を約１０μｍ〜１５μｍ、付着させて形成する。Ｉｎ−Ｓｎ−Ａｇからなる２次実装用接続媒体１６１に、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有させているものを用いるのが好ましい。Ｉｎ−Ｓｎ−Ａｇからなる２次実装用接続媒体１６１に、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有させることにより、接続媒体３２のリフロー後において、ＡｇＩｎ２をＡｇ２Ｉｎよりも多く含有させることができ、図１２Ａの電子装置１００における接合部１６０の強度及び延性が高い。
次に、図１９に示すように、図１７で示した半導体素子１０１とインターポーザ１１０とが接合した構造体９９をフリップチップボンダ（不図示）で把持しながら、構造体９９の電極１２１と回路基板１２０の電極１３１との位置合わせを行った後、回路基板１２０にフラックス１４１を塗布し、構造体９９を回路基板１２０に仮付けする。
続いて図２０に示すように、Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有したＩｎ−Ｓｎ−Ａｇ合金からなる２次実装用接続媒体１６１を、２次実装用接続媒体１６１の融点１１３℃以上である、例えば１１５℃〜１３０℃の温度でリフローすることにより、構造体９９と回路基板１２０とを接合する。ここで、２次実装用接続媒体１６１の溶融温度において、第一次実装に用いた１次実装用接続媒体１５１の融点を超えない温度を上限温度とする。第一次実装に用いた１次実装用接続媒体１５１の融点を超えると、１次実装用接続媒体１５１が再度、溶融することにより位置ずれが起こり、接続信頼性が低下する場合がある。
構造体９９と回路基板１２０とをリフローにより接合した後の冷却においては、第一の実施形態と同様の冷却条件で冷却を行う。すなわち、２次実装用接続媒体１６１の固相線温度以上の冷却においては、平均冷却速度を例えば１．０℃／秒以上より速くすることが好ましい。２次実装用接続媒体１６１の固相線温度以下の冷却においては、平均冷却速度を例えば０．４℃／秒と、２次実装用接続媒体１６１の固相線温度以上における冷却速度である１．０℃／秒未満よりも小さい冷却速度で冷却を行う。このような冷却条件で冷却を行うことで、図１１Ａの電子装置１００における接合部１６０内に、ＡｇＩｎ２をＡｇ２Ｉｎよりも多く含有させることができ、接合部１６０の強度及び延性が高い。
図２０に示す工程の後、フラックス１４１を除去し、アンダーフィル１４０を注入することにより、図２１に示す電子装置１００が製造される。インターポーザ１１０と回路基板１２０との間にアンダーフィル１４０を注入して充填させることにより、インターポーザ１１０と回路基板１２０との接続強度がアンダーフィル１４０により補強されて電子装置１００の接続信頼性が高い。以上が、第２の実施形態に係る電子装置１００の製造方法である。
このように、第２の実施形態に係る電子装置１００によれば、電子部品同士の接合部において、融点が１１３℃程度であり、ＡｇＩｎ２と、ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金から形成されている。従って、リフロー時において低温で電子部品同士を接合できるため、各々の電子部品においての反りが低減され、更に、衝撃やストレスが加えられても接合部の延性及び強度が高い。このため、接合部に亀裂などの不具合が発生せず、接続信頼性が高い電子装置が実現する。また、例えば光部品のような耐熱性の低い部品を有する電子部品を多段階に接合する際においても、光部品及び電子部品に熱の影響を与えずに接続信頼性が高い電子装置が実現する。
なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
以上の第１、第２の実施形態を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
第一の電子部品と、
第二の電子部品と、
前記第一の電子部品と前記第二の電子部品とを接続し、ＡｇＩｎ２と、前記ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金からなる第一の接合部と
を含む電子装置。
（付記２）
前記第一の接合部は、Ｉｎを４３ｗｔ％〜６０ｗｔ％含有することを特徴とする、付記１に記載の電子装置。
（付記３）
前記第一の接合部は、Ａｇを３ｗｔ％以下含有することを特徴とする、付記１又は付記２の何れかに記載の電子装置。
（付記４）
更に第三の電子部品と、
前記第二の電子部品と前記第三の電子部品とを接続する第二の接合部と
を含み、
前記第二の接合部は、前記第一の接合部と異なる接合材料からなることを特徴とする、付記１乃至付記３の何れかに記載の電子装置。
（付記５）
Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有したＩｎ−Ｓｎ−Ａｇ合金からなる接合材料を介して、第一の電子部品と第二の電子部品とを接続し、
前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以上の温度において、第一の冷却速度で冷却し、
前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以下の温度において、前記第一の冷却速度よりも小さい第二の冷却速度で冷却することを特徴とする電子装置の製造方法。
（付記６）
前記第一の冷却速度は１℃／秒以上の冷却速度であることを特徴とする、付記５に記載の電子装置の製造方法。
（付記７）
前記第二の冷却速度は１℃／秒未満の冷却速度であることを特徴とする、付記５に記載の電子装置の製造方法。
１・・・電子装置、１１・・・半導体素子、１２・・・電極、１３・・・Ｎｉ膜、１４・・・Ａｕ膜、１５・・・バリアメタル膜、２１・・・電極、２２・・・回路基板、２３・・・Ｎｉ膜、２４・・・Ａｕ膜、２５・・・バリアメタル膜、３１・・・接合部、３２・・・接続媒体、４１・・・アンダーフィル、５１・・・フラックス、６１・・・フリップチップボンダ、１００・・・電子装置、１０１・・・半導体素子、１０２・・・電極、１０３・・・Ｎｉ膜、１０４・・・Ａｕ膜、１０５・・・バリアメタル膜、１１０・・・インターポーザ、１１１・・・電極、１１２・・・Ｎｉ膜、１１３・・・Ａｕ膜、１１５・・・バリアメタル膜、１２０・・・回路基板、１２１・・・電極、１２２・・・Ｎｉ膜、１２３・・・Ａｕ膜、１２５・・・バリアメタル膜、１３０・・・アンダーフィル、１３１・・・電極、１３２・・・Ｎｉ膜、１３３・・・Ａｕ膜、１３５・・・バリアメタル膜、１３６・・・フラックス、１４０・・・アンダーフィル、１４１・・・フラックス、１５０・・・第一の接合部、１５１・・・１次実装用接続媒体、１６０・・・第二の接合部、１６１・・・２次実装用接続媒体、１７０・・・光部品

Claims (7)

  1. 第一の電子部品と、
    第二の電子部品と、
    前記第一の電子部品と前記第二の電子部品とを接続し、ＡｇＩｎ２と、前記ＡｇＩｎ２よりも少ない含有量のＡｇ２Ｉｎとを含むＩｎ−Ｓｎ−Ａｇ合金からなる第一の接合部と
    を含む電子装置。
  2. 前記第一の接合部は、Ｉｎを４３ｗｔ％〜６０ｗｔ％含有することを特徴とする、請求項１に記載の電子装置。
  3. 前記第一の接合部は、Ａｇを３ｗｔ％以下含有することを特徴とする、請求項1又は請求項２の何れかに記載の電子装置。
  4. 更に第三の電子部品と、
    前記第二の電子部品と前記第三の電子部品とを接続する第二の接合部と
    を含み、
    前記第二の接合部は、前記第一の接合部と異なる接合材料からなることを特徴とする、請求項１乃至請求項３の何れかに記載の電子装置。
  5. Ｉｎを４３ｗｔ％〜６０ｗｔ％、Ａｇを３ｗｔ％以下含有したＩｎ−Ｓｎ−Ａｇ合金からなる接合材料を介して、第一の電子部品と第二の電子部品とを接続し、
    前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以上の温度において、第一の冷却速度で冷却し、
    前記第一の電子部品と前記第二の電子部品とを接続する前記接合材料を、前記Ｉｎ−Ｓｎ−Ａｇ合金の固相線温度以下の温度において、前記第一の冷却速度よりも小さい第二の冷却速度で冷却することを特徴とする電子装置の製造方法。
  6. 前記第一の冷却速度は１℃／秒以上の冷却速度であることを特徴とする、請求項５に記載の電子装置の製造方法。
  7. 前記第二の冷却速度は１℃／秒未満の冷却速度であることを特徴とする、請求項５に記載の電子装置の製造方法。


JP2014230129A 2014-11-12 2014-11-12 電子装置及び電子装置の製造方法 Active JP6455091B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014230129A JP6455091B2 (ja) 2014-11-12 2014-11-12 電子装置及び電子装置の製造方法
US14/885,356 US9640508B2 (en) 2014-11-12 2015-10-16 Electrical apparatus
TW104134841A TWI561330B (en) 2014-11-12 2015-10-23 Electrical apparatus and method for manufacturing the same
CN201510741043.XA CN105592636B (zh) 2014-11-12 2015-11-04 电子装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014230129A JP6455091B2 (ja) 2014-11-12 2014-11-12 電子装置及び電子装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016096195A true JP2016096195A (ja) 2016-05-26
JP6455091B2 JP6455091B2 (ja) 2019-01-23

Family

ID=55912858

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014230129A Active JP6455091B2 (ja) 2014-11-12 2014-11-12 電子装置及び電子装置の製造方法

Country Status (4)

Country Link
US (1) US9640508B2 (ja)
JP (1) JP6455091B2 (ja)
CN (1) CN105592636B (ja)
TW (1) TWI561330B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012150452A1 (en) * 2011-05-03 2012-11-08 Pilkington Group Limited Glazing with a soldered connector
CN110153589B (zh) * 2019-06-17 2021-05-11 常熟理工学院 一种铟基钎料及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008241656A (ja) * 2007-03-29 2008-10-09 Furukawa Electric Co Ltd:The はんだ試験片の作製方法およびはんだ試験片
US20110070122A1 (en) * 2009-09-23 2011-03-24 Lung-Chuan Tsao Alloy Composition
JP2012157873A (ja) * 2011-01-31 2012-08-23 Fujitsu Ltd はんだ、はんだ付け方法及び半導体装置
WO2012118203A1 (ja) * 2011-03-02 2012-09-07 セントラル硝子株式会社 自動車用窓ガラスと給電端子の接合方法
WO2012137457A1 (ja) * 2011-04-04 2012-10-11 パナソニック株式会社 実装構造体、およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148774A (ja) 1984-12-21 1986-07-07 富士通株式会社 電気的接続装置
JPH067607A (ja) * 1992-04-28 1994-01-18 Asahi Glass Co Ltd 水切り用の溶剤組成物
US5897341A (en) * 1998-07-02 1999-04-27 Fujitsu Limited Diffusion bonded interconnect
JP3866503B2 (ja) 2000-10-18 2007-01-10 株式会社東芝 半導体装置
US6550665B1 (en) * 2001-06-06 2003-04-22 Indigo Systems Corporation Method for electrically interconnecting large contact arrays using eutectic alloy bumping
JP2006000909A (ja) 2004-06-18 2006-01-05 Murata Mfg Co Ltd はんだ材料および該はんだ材料を用いてはんだ付けされた電子部品
US8058675B2 (en) * 2006-12-27 2011-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device using the same
CN101801589B (zh) 2007-07-18 2013-05-15 千住金属工业株式会社 车载电子电路用In掺入无铅焊料
US8138610B2 (en) * 2008-02-08 2012-03-20 Qimonda Ag Multi-chip package with interconnected stacked chips
US8673761B2 (en) * 2011-02-19 2014-03-18 International Business Machines Corporation Reflow method for lead-free solder
US9099396B2 (en) * 2011-11-08 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
US9159686B2 (en) * 2012-01-24 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Crack stopper on under-bump metallization layer
US9209136B2 (en) * 2013-04-01 2015-12-08 Intel Corporation Hybrid carbon-metal interconnect structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008241656A (ja) * 2007-03-29 2008-10-09 Furukawa Electric Co Ltd:The はんだ試験片の作製方法およびはんだ試験片
US20110070122A1 (en) * 2009-09-23 2011-03-24 Lung-Chuan Tsao Alloy Composition
JP2012157873A (ja) * 2011-01-31 2012-08-23 Fujitsu Ltd はんだ、はんだ付け方法及び半導体装置
WO2012118203A1 (ja) * 2011-03-02 2012-09-07 セントラル硝子株式会社 自動車用窓ガラスと給電端子の接合方法
WO2012137457A1 (ja) * 2011-04-04 2012-10-11 パナソニック株式会社 実装構造体、およびその製造方法

Also Published As

Publication number Publication date
CN105592636B (zh) 2018-07-10
JP6455091B2 (ja) 2019-01-23
TW201625376A (zh) 2016-07-16
CN105592636A (zh) 2016-05-18
US9640508B2 (en) 2017-05-02
US20160133595A1 (en) 2016-05-12
TWI561330B (en) 2016-12-11

Similar Documents

Publication Publication Date Title
KR100999331B1 (ko) 납프리 땜납 합금
JP4152596B2 (ja) ハンダ合金、ハンダボール及びハンダバンプを有する電子部材
JP5724411B2 (ja) はんだ、はんだ付け方法及び半導体装置
TWI494441B (zh) Bi-Sn high temperature solder alloy
KR20160104086A (ko) 납 프리 땜납 볼
WO2019171978A1 (ja) はんだ合金、はんだペースト、はんだボール、やに入りはんだおよびはんだ継手
KR101165426B1 (ko) 무연 솔더 합금
JP2003230980A (ja) 無鉛ハンダ合金、ハンダボール及びハンダバンプを有する電子部材
JP5169871B2 (ja) はんだ、はんだ付け方法及び半導体装置
JP2007237249A (ja) 鉛フリーハンダ合金、ハンダボール及び電子部材
JP2008238233A (ja) 非鉛系の合金接合材、接合方法および接合体
JP2002261104A (ja) 半導体装置および電子機器
JP5470816B2 (ja) 電子装置の製造方法
JP6455091B2 (ja) 電子装置及び電子装置の製造方法
TWI540015B (zh) Lead free solder ball
JP6784053B2 (ja) 電子装置の製造方法
JP2015205345A (ja) 面実装部品のはんだ付け方法および面実装部品
JP3833829B2 (ja) はんだ合金及び電子部品の実装方法
CN108284286B (zh) 用于芯片焊接的钎焊合金
JP6020433B2 (ja) 電子装置
JP6370458B1 (ja) 鉛フリーはんだ合金、及び、電子回路基板
JPH11791A (ja) はんだ及び電子部品の実装方法
JP6561467B2 (ja) Ｓｎ−５８Ｂｉ共晶合金、電子部品および電子装置の製造方法
JP6447155B2 (ja) 電子装置及び電子装置の製造方法
Oh et al. Evaluation on bonding reliability of SAC305/Sn-57.5 Bi-0.4 Ag BGA solder joints with drop impact test

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20160401

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180514

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20180528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180802

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181203

R150 Certificate of patent or registration of utility model

Ref document number: 6455091

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150