JP2016054274A - 光電変換素子、及び光電変換素子の製造方法 - Google Patents

Abstract

【課題】キャリアの再結合損失及び電圧損失を抑えることが可能な光電変換素子、及びこの光電変換素子の製造方法を提供することを課題とする。
【解決手段】本発明は、基部２１と該基部２１から延びるナノワイヤ状の柱部２２とを有し、且つ柱部２２の少なくとも表層及び基部２１の少なくとも表層が導体又は半導体によって形成されている第一電極２と、ｎ型半導体層３３、及び第一電極２を構成する導体又は半導体より抵抗の大きなｐ型半導体層３１を含み、且つ、第一電極２における少なくとも柱部２２の表面を覆う半導体層３と、半導体層３の表面を覆う第二電極４とを備え、ｐ型半導体層３１は、半導体層３の柱部２２と接する面を含み、ｎ型半導体層３３は、半導体層３の第二電極４と接する面を含む、ことを特徴とする。
【選択図】図１

Description

本発明は、光電変換素子、及び光電変換素子の製造方法に関する。

従来から、光エネルギーを電気エネルギーに変換可能な太陽電池等の光電変換素子が知られている。この光電変換素子は、図６に示すように、積層されたｐ型半導体層１０１、真性半導体層１０２、及びｎ型半導体層１０３と、ｐ型半導体層１０１に導通可能に接続される裏面電極１０４と、ｎ型半導体層１０３に導通可能に接続される透明電極１０５と、を備える。

光電変換素子１００では、光がｎ型半導体層１０３側から真性半導体層１０２内に入射し、吸収されることによって生成されたキャリア（電子ｅ⁻及びホールｈ^＋：図６参照）が各電極１０４，１０５に到達することで電気エネルギーが得られる。しかし、生成されたキャリアが半導体層１０１〜１０３を移動すると、再結合によるキャリアの損失（再結合損失）が生じ、得られる電気エネルギーが減少する（即ち、発電効率が低下する）。

このため、真性半導体層１０２の厚さ寸法を十分に吸収させ、且つキャリアの移動距離を短くすることで、得られる電気エネルギーを増大させることが考えられる。

そこで、図７に示すような直径がナノオーダーの柱状（いわゆる、ナノワイヤ状）の部位を備えた光電変換素子２００が考えられた（例えば、特許文献１参照）。この光電変換素子２００は、平板状の半導体基板２０１と、半導体基板２０１から延びるナノワイヤ状のｐ型半導体部２０２と、ｐ型半導体部２０２の表面を覆う真性半導体層２０３と、真性半導体層２０３の表面を覆うｎ型半導体層２０４と、半導体基板２０１と導通可能に接続される裏面電極２０５と、ｎ型半導体層２０４と導通可能に接続される透明電極２０６と、を備える。

この光電変換素子２００では、図８にも示すように、真性半導体層２０３を薄くしても真性半導体層２０３における光の入射方向（柱状の部位の略軸方向）の寸法を大きくできるため、入射した光は、真性半導体層２０３で十分に吸収され、キャリアの生成に十分に寄与する。しかも、柱状の部位では、主に径方向にキャリア（電子ｅ⁻及びホールｈ^＋）が移動するため（図８参照）、真性半導体層２０３を薄くすることで、真性半導体層２０３内で生成されたキャリアのｐ型半導体部２０２及びｎ型半導体層２０４への移動距離が小さくなり、これにより、再結合によるキャリアの損失を抑えることができる。尚、図８において、真性半導体層２０３は、光が入射したことにより生成されたキャリアの移動方向を示すために、真性半導体層２０３の厚さ寸法を誇張して表現している。

特開２０１０−２８０９２号公報

しかし、上述の柱状の部位を備える光電変換素子２００では、ｐ型半導体部２０２内に移動したキャリアの裏面電極２０５までの距離（即ち、ｐ型半導体部２０２内におけるキャリアの移動距離）が大きくなるため、ｐ型半導体部２０２内の抵抗による電圧損失が増大し、これにより、得られる電気エネルギーを十分に増大させることができない。

そこで、本発明は、上記問題に鑑み、キャリアの再結合損失、及び電圧損失を抑えることが可能な光電変換素子、及びこの光電変換素子の製造方法を提供することを課題とする。

本発明に係る光電変換素子は、板状の基部と該基部から延びるナノワイヤ状の柱部とを有すると共に、前記柱部の少なくとも表層及び前記基部の少なくとも前記柱部側の表層が導体又は半導体によって形成されている第一電極と、ｎ型半導体によって構成されるｎ型半導体層、及びｐ型半導体によって構成され且つ前記第一電極の前記導体又は前記半導体より抵抗の大きなｐ型半導体層を含む半導体層であって前記第一電極における少なくとも前記柱部の表面を覆う半導体層と、前記半導体層の表面に接続される第二電極と、を備え、前記ｐ型半導体層は、前記半導体層における前記柱部と接する面を含み、前記ｎ型半導体層は、前記半導体層における前記第二電極と接する面を含む。尚、本発明においてナノワイヤ状の柱部とは、直径がナノオーダーの柱状の部位のことをいう。

かかる構成によれば、ｐ型半導体層及びｎ型半導体層を含む半導体層が柱部の表面を覆うことで、柱部の略軸方向（軸方向を含む）から入射した光の進行方向における半導体層の長さ寸法を十分に確保して該半導体層内でキャリアを十分に生成させつつ、半導体層内のキャリアの移動距離（柱部の径方向における距離）を抑えて半導体層内でのキャリアの再結合損失を抑えることができる。

しかも、柱部の径方向におけるｐ型半導体層の内側には、ｐ型半導体より抵抗の小さな導体又は半導体を少なくとも表層（表面を含む層）に有する第一電極が配置されているため、ｐ型半導体によって構成される柱部を電流が通過する場合に比べ、第一電極（柱部）を電流が通過する際の電圧損失が抑制される。

前記光電変換素子では、前記第二電極は、前記半導体層を覆う透明電極であることが好ましい。

かかる構成によれば、接触面積を確保するために半導体層全体が電極（透明電極）に覆われていても、ｎ型半導体層側からの半導体層への光の入射量を十分に確保することができる。

また、前記光電変換素子では、前記第一電極が、前記柱部を複数有し、前記半導体層が、少なくとも各柱部の表面をそれぞれ覆うことが好ましい。

かかる構成によれば、複数の柱部のそれぞれが半導体層によって覆われているため、得られる電気エネルギーが増大する。しかも、柱部間に入射した光が該柱部間において乱反射する（即ち、複数回反射する）ため、この柱部間に入射した光の一部も半導体層に入射して光電変換に利用され、これにより、発電効率がより向上する。

複数の柱部が基板上に林立した状態では、柱部同士の間隔（ピッチ）及び各柱部の長さ寸法を調整することによって、柱部間において一部の波長域の光を他の波長域の光よりも乱反射の回数を増やすことができる。このため、前記光電変換素子では、柱部同士の間隔及び各柱部の長さ寸法は、前記半導体層の素材に基づいて設定されることが好ましい。

このようにすることで、柱部同士の間に入射した光のうち、半導体層内でキャリアの生成に用いられる波長域の光を効率よく乱反射させることが可能となり、その結果、光電変換の効率をより向上させることができる。

前記光電変換素子では、前記第一電極は、金属によって形成されてもよい。

かかる構成によれば、第一電極を電子が通過する際の抵抗がより抑えられ、第一電極（柱部）における電圧損失がより抑えられる。

前記光電変換素子では、前記第一電極は、前記柱部の前記表層及び前記基部における前記表層を構成し且つ前記ｐ型半導体より抵抗の小さな前記導体又は前記半導体によって形成される導電膜と、前記ｐ型半導体層より抵抗の大きな残りの部位と、を有してもよい。

このように、第一電極の表層（柱部の前記表層及び基部の前記表層）を抵抗の小さな導電膜によって構成することで、残りの部位（詳しくは、第一電極における前記導電膜を除く部位）を構成する素材として絶縁材料等の高抵抗材料（ｐ型半導体より抵抗の大きな材料）を用いることができ、ナノワイヤ状の柱部を含む第一電極を形成する素材の選択の自由度がより向上する。

また、前記光電変換素子では、前記半導体層は、前記ｐ型半導体層と前記ｎ型半導体層との間に配置される真性半導体層を有してもよい。

かかる構成によれば、半導体層にアモルファス金属又はアモルファス半導体を用いることができる。

また、本発明に係る光電変換素子の製造方法は、板状の基部と該基部から延びるナノワイヤ状の柱部とを有すると共に、前記柱部の少なくとも表層及び前記基部の少なくとも前記柱部側の表層が導体又は半導体によって形成されている第一電極を形成する第一電極形成工程と、前記第一電極に対し、少なくとも前記柱部の表面を覆い且つ前記第一電極の前記導体又は前記半導体より抵抗の大きなｐ型半導体層を形成する第一の半導体層形成工程と、前記ｐ型半導体層を覆うｎ型半導体層を形成する第二の半導体層形成工程と、前記ｎ型半導体層の表面に接続される第二電極を形成する第二電極形成工程と、を備える。

かかる構成によれば、ｐ型半導体層及びｎ型半導体層を含む半導体層が柱部の表面を覆うことで、柱部の略軸方向（軸方向を含む）から入射した光の進行方向における半導体層の長さ寸法を十分に確保して該半導体層内でキャリアを十分に生成させつつ、半導体層内のキャリアの移動距離（柱部の径方向における距離）を抑えて半導体層内でのキャリアの再結合損失を抑えることができる光電変換素子が得られる。また、この光電変換素子では、柱部の径方向におけるｐ型半導体層の内側に、ｐ型半導体より抵抗の小さな導体又は半導体を少なくとも表層に有する第一電極（詳しくは柱部及び基部）が配置されているため、ｐ型半導体によって形成された柱部を電流が通過する場合に比べ、第一電極の柱部を電流が通過する際の電圧損失が効果的に抑制される。

しかも、ナノワイヤ状に一方向に成長させることが可能なｐ型半導体の種類が少ないため、上記構成のように、他の素材（導体又はｐ型半導体より抵抗の小さな半導体）によって柱部を含む第一電極を形成とすることで、第一電極を構成する素材の選択の自由度及び柱部の形成方法の種類が増大する。また、例えば、ＣＶＤ法、ＡＬＤ法、メッキ法のような従来からある成膜方法（薄膜堆積技術）によって半導体層（ｐ型半導体層及びｎ型半導体層）を形成することができる。よって、柱部がｐ型半導体によって構成される光電変換素子に比べ、製造が容易になる。

また、
前記第一電極形成工程において、前記第一電極は、金属によって形成されてもよい。

かかる構成によれば、複数の素材によって第一電極が形成される場合に比べ、第一電極の形成が容易になる。しかも、第一電極全体が金属によって形成されることで、第一電極を電子が通過する際の抵抗がより抑えられるため、第一電極における電圧損失がより抑えられた光電変換素子が得られる。

以上より、本発明によれば、キャリアの再結合損失及び電圧損失を抑えることが可能な光電変換素子、及び光電変換素子の製造方法を提供することができる。

図１は、本実施形態に係る光電変換素子の断面図である。 図２は、前記光電変換素子の第一電極の平面図である。 図３は、前記光電変換素子の製造方法のフローを示す図である。 図４は、光電変換素子で反射された光の波長と反射率との関係を示す図である。 図５は、他実施形態に係る光電変換素子の断面図である。 図６は、従来の平板型光電変換素子の断面において光が入射したときのキャリアの動きを説明するための図である。 図７は、従来のナノワイヤ型の光電変換素子の断面図である。 図８は、前記ナノワイヤ型の光電変換素子において、光が入射したときのキャリアの動きを説明するための図である。

以下、本発明の一実施形態について、図１〜図４を参照しつつ説明する。本実施形態に係る光電変換素子は、太陽光を用いて発電する太陽電池である。

光電変換素子は、図１に示すように、板状の基部２１及び該基部２１から延びる柱部２２を有する第一電極２と、第一電極２における少なくとも柱部２２の表面を覆う半導体層３と、半導体層３の表面に接続される第二電極４と、を備える。

第一電極２では、基部２１と柱部２２とが一体に形成されている。第一電極２は、例えば、Ｎｉ、Ｆｅ、Ａｕ、Ａｇ、Ｃｕ、Ｍｏ、Ｓｉ、Ｇｅ、ＧａＡｓ等の導体又は半導体によって構成される。第一電極２を構成する導体又は半導体の抵抗は、半導体層３に含まれるｐ型半導体層３１の抵抗より小さい。本実施形態の第一電極２は、金属製である。第一電極２の素材としては、半導体層３に拡散し難い高融点金属材料が好ましい。この第一電極２は、複数の柱部２２を有する。

各柱部２２は、基部２１の一方の面２１Ａ（図１における上側の面）から、該一方の面２１Ａの略法線方向に延びる。各柱部２２は、図２に示すように、略円形の断面形状を有し、基部２１（一方の面２１Ａ）上において三角格子状に配置されている。ここで、「三角格子」とは、図２において仮想線で示す正三角形Ｔの各辺に平行な複数の直線の交点を格子点Ｐとする格子を意味し、各柱部２２は、その中心軸が格子点Ｐを通るように一方の面２１Ａからそれぞれ延びる。

柱部２２の直径は、ナノオーダーである。例えば、本実施形態の柱部２２の直径は、１０〜５００ｎｍであり、長さは、１００〜３００００ｎｍである。また、柱部２２のピッチ（隣り合う柱部２２の中心軸間の距離：図２における正三角形Ｔの一辺の長さ）は、例えば、５０〜５０００ｎｍである。この柱部２２の長さ及びピッチは、半導体層３を構成する素材（半導体）の種類に応じて設定される。詳しくは、以下の通りである。

複数の柱部２２が板状の基部２１上に林立した（整列した）状態では、柱部２２のピッチ（柱部２２同士の間隔）と長さ寸法とを調整することによって、柱部２２間に入射した光における一部の波長域の光の反射率を低下させることができる、換言すると、柱部２２間に入射した光における一部の波長域の光を他の波長域の光に比べてより吸収させることができる。これは、前記一部の波長域の光が他の波長域の光に比べて柱部２２間において乱反射の回数が増大するからである。このように吸収される（柱部２２間でより乱反射する）一部の波長域は、柱部２２のピッチと長さとに依存するため、本実施形態の光電変換素子１では、半導体層３でのキャリアの生成に寄与する波長域の光が吸収される（より乱反射する）ように設定されている。

図１に戻り、半導体層３は、少なくとも柱部２２の表面を覆う。本実施形態の半導体層３は、各柱部２２の表面及び基部２１の一方の面２１Ａを覆う。この半導体層３は、ｎ型半導体層３３と、第一電極２を構成する金属より抵抗の大きなｐ型半導体層３１と、を有する。また、本実施形態の半導体層３は、ｐ型半導体層３１とｎ型半導体層３３との間に真性半導体層３２を有する。

この半導体層３において、ｐ型半導体層３１が柱部２２と接する面を含む位置に配置され、ｎ型半導体層３３が第二電極４と接する面を含む位置に配置され、真性半導体層３２がｐ型半導体層３１とｎ型半導体層３３との間に配置される。即ち、本実施形態の半導体層３では、柱部２２側からｐ型半導体層３１、真性半導体層３２、ｎ型半導体層３３が順に積層されている。

ｐ型半導体層３１は、Ｓｉ、ＣＩＳ、ＣＩＧＳ、ＣＺＴＳ等の半導体によって形成されている。ｐ型半導体層３１の素材としては、大気中で安定し且つ可視光領域の吸収が大きい半導体材料が好ましい。本実施形態のｐ型半導体層３１の厚さは、例えば、５〜２０００ｎｍである。尚、ｐ型半導体層３１の各位置における厚さは、略一定でなくてもよい。例えば、柱部２２の先端面に積層された部位と、柱部２２の周面に積層された部位との厚さが異なっていてもよい。

真性半導体層３２は、Ｓｉ、ＣＩＳ、ＣＩＧＳ、ＣＺＴＳ等の半導体によって形成されている。真性半導体層３２の素材としては、大気中で安定かつ可視光領域の吸収が大きい半導体材料が好ましい。本実施形態の真性半導体層３２の厚さは、例えば、５〜２０００ｎｍである。尚、真性半導体層３２の各位置における厚さは、ｐ型半導体層３１と同様に、略一定でなくてもよい。例えば、柱部２２の先端面に積層された部位と、柱部２２の周面に積層された部位との厚さが異なっていてもよい。

ｎ型半導体層３３は、Ｓｉ、ＣｄＳ、ＣｄＳｅ等の半導体によって形成されている。ｎ型半導体層３３の素材としては、出来るだけ可視光を吸収しない半導体が好ましい。本実施形態のｎ型半導体層３３の厚さは、例えば、１０〜５００ｎｍである。尚、ｎ型半導体層３３の各位置における厚さは、ｐ型半導体層３１及び真性半導体層３２と同様に、略一定でなくてもよい。例えば、柱部２２の先端面に積層された部位と、柱部２２の周面に積層された部位との厚さが異なっていてもよい。

以上のように構成される半導体層３が柱部２２を覆った状態の柱状の部位（以下、「ナノワイヤ状の部位」とも称する。）の外径は、例えば、４０〜５５００ｎｍであり、長さは、例えば、１０〜３００００ｎｍである。

本実施形態の第二電極４は、いわゆる透明電極である。この第二電極４は、基部２１の一方の面２１Ａ側において、半導体層３が設けられた各柱部２２（即ち、ナノワイヤ状の部位）が埋没するように設けられている。この第二電極４は、例えば、ＩＴＯ、ＺｎＯ、ＴｉＯ等によって形成されている。

次に、光電変換素子１の製造方法について、図３も参照しつつ説明する。

先ず、第一電極２を形成する（ステップＳ１）。具体的には、ＶＬＳ法、異方性エッチング、電解メッキ法等によって、板状の基部２１の一方の面２１Ａから複数の柱部２２が延びる第一電極２を形成する。

次に、第一電極２の一方の面２１Ａ側に半導体層３を形成する。即ち、基部２１及び柱部２２が一体に形成されている第一電極２を芯（テンプレート）にして、その表面に半導体層３を形成する。詳しくは、基部２１の一方の面２１Ａ及び柱部２２の表面に、ＣＶＤ法、ＡＬＤ法、メッキ法、ゾルゲル法等の成膜方法（薄膜堆積技術）によって、ｐ型半導体層３１を形成（成膜）する（ステップＳ２）。続いて、ｐ型半導体層３１の上に、前記いずれかの成膜方法によって、真性半導体層３２を形成（成膜）する（ステップＳ３）。さらに、真性半導体層３２の上に、前記いずれかの成膜方法によって、ｎ型半導体層３３を形成（成膜）する（ステップＳ４）。これにより、ｐ型半導体層３１、真性半導体層３２、及びｎ型半導体層３３が順に積層されている半導体層３が第一電極２上に形成される。

半導体層３が形成されると、その上に、第二電極４が形成され（ステップＳ５）、これにより、複数のナノワイヤ状の部位（半導体層３が柱部２２を覆った状態の柱状の部位）を有する光電変換素子１が完成する。

以上の光電変換素子１によれば、ｐ型半導体層３１及びｎ型半導体層３３を含む半導体層３が柱部２２の表面を覆うことで、柱部２２の略軸方向（図１における上方側）から入射した光の進行方向における半導体層３の長さ寸法を十分に確保して該半導体層３内でキャリアを十分に生成させつつ、半導体層３内のキャリアの移動距離（柱部２２の径方向における距離）を抑えて半導体層３内でのキャリアの再結合損失を抑えることができる。

しかも、本実施形態の光電変換素子１では、柱部２２の径方向におけるｐ型半導体層３１の内側には、ｐ型半導体層３１より抵抗の小さな金属製の第一電極２が配置されている。このため、ｐ型半導体によって構成される柱部を電流が通過する場合に比べ、第一電極２（柱部２２）を電流が通過する際の電圧損失が抑制される。

また、本実施形態の光電変換素子１では、第二電極４が半導体層３を覆う透明電極であるため、ｎ型半導体層３３との接触面積を確保するために半導体層３全体が第二電極（透明電極）４に覆われていても、ｎ型半導体層３３側からの半導体層３への光の入射量を十分に確保することができる。

また、本実施形態の光電変換素子１では、複数のナノワイヤ状の部位、即ち、複数の柱部２２のそれぞれが半導体層３によって覆われている。このため、本実施形態の光電変換素子１では、ナノワイヤ状の部位が一つの光電変換素子に比べて、得られる電気エネルギーが増大する。しかも、柱部２２間（詳しくは、ナノワイヤ状の部位間）に入射した光が該柱部２２間で乱反射する（即ち、複数回反射する）ため、この柱部２２間に入射した光の一部も半導体層３に入射して光電変換に利用される。これにより、発電効率がより向上する。

複数の柱部２２が基板（板状の基部２１）上に林立した状態では、柱部２２同士の間隔（ピッチ）及び各柱部２２の長さ寸法を調整することによって、柱部２２間において一部の波長域の光を他の波長域の光より乱反射する回数を増大させることができる。このため、本実施形態の光電変換素子１では、柱部２２同士の間隔及び各柱部２２の長さ寸法が、半導体層３の素材に基づいて設定されている。

このようにすることで、柱部２２間に入射した光のうち、半導体層３内でキャリアの生成に用いられる波長域の光を効率よく乱反射させることが可能となり、その結果、光電変換の効率をより向上させることができる。

例えば、光電変換素子１において、ナノワイヤ状の部位（半導体層３が形成された柱部２２）の直径が４００ｎｍ、ナノワイヤ状の部位（柱部２２）のピッチが５００ｎｍのときに、基部２１の法線方向に対して入射角５°で光が照射されたときの光の波長毎の反射率を図４に示す。図４において、一点鎖線は、ナノワイヤ状の部位の長さ寸法が４００ｎｍの場合を示し、破線は、ナノワイヤ状の部位の長さ寸法が１２００ｎｍの場合を示し、実線は、ナノワイヤ状の部位のない平板型の光電変換素子の場合を示す。この図４から、平板型の光電変換素子での反射率に対し、複数のナノワイヤ状の部位が形成された光電変換素子１での反射率において、一部の波長域での反射率の低下が大きくなっていることが確認できる。

本実施形態の光電変換素子１では、第一電極２全体が金属によって形成されているため、ｐ型半導体より抵抗の低い半導体によって形成された第一電極や、表層のみが導体等で構成された第一電極等より、第一電極２を電流が通過する際の抵抗が抑えられる。これにより、第一電極２（柱部２２）での電圧損失がより抑えられる。

また、本実施形態の光電変換素子１では、半導体層３が、ｐ型半導体層３１とｎ型半導体層３３との間に配置される真性半導体層３２を有している。このため、半導体層３にアモルファス金属又はアモルファス半導体を用いることができる。

ナノワイヤ状に一方向に成長させることが可能なｐ型半導体の種類は、少ない。このため、本実施形態の光電変換素子１の製造方法のように、他の素材（導体又はｐ型半導体より抵抗の小さな半導体）によって柱部２２を含む第一電極２を形成とすることで、第一電極２を構成する素材の選択の自由度及び柱部２２の形成方法の種類が増大する。また、複数の柱部２２を含む第一電極２をテンプレートとすることで、例えば、ＣＶＤ法、ＡＬＤ法、メッキ法のような従来からある成膜方法（薄膜堆積技術）によって半導体層３（ｐ型半導体層３１及びｎ型半導体層３３）を容易に形成することができる。よって、本実施形態の光電変換素子１の製造方法によれば、柱部がｐ型半導体によって構成される光電変換素子に比べ、製造が容易になる。

また、本実施形態の光電変換素子１の製造方法では、第一電極２が金属によって形成されているため、複数の素材によって第一電極２が形成される場合に比べ、第一電極２の形成が容易になる。しかも、第一電極２全体が金属によって形成されることで、第一電極２を電子が通過する際の抵抗がより抑えられるため、第一電極２における電圧損失がより抑えられた光電変換素子１が得られる。

尚、本発明の光電変換素子及び光電変換素子の製造方法は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

上記実施形態の光電変換素子１は、太陽電池であるが、これに限定されない。

上記実施形態の第一電極２は、金属製であるが、この構成に限定されない。第一電極２は、半導体層３におけるｐ型半導体層３１より抵抗の小さな半導体によって構成されてもよい。

また、図５に示すように、柱部２２の表層２２Ｂと、基部２１における少なくとも一方の面２１Ａを含む表層（少なくとも柱部２２側の表層）２１Ｂのみが導体、又はｐ型半導体より抵抗の小さな半導体によって構成されてもよい。この場合、第一電極２の残りの部位（第一電極２において、柱部２２の表層２２Ｂ及び基部２１の一方の面２１Ａ側の表層２１Ｂを除いた部位）２３は、絶縁材料等のｐ型半導体より抵抗の大きな絶縁材料等の高抵抗材料によって構成されてもよい。即ち、残りの部位２３が高抵抗材料によって構成され、その表面に、導体、又はｐ型半導体より抵抗の小さな半導体によって構成される導電膜２１Ｂ，２２Ｂが形成されてもよい。

このように、第一電極２の表層（柱部２２の表層２２Ｂ及び基部２１の一方の面２１Ａ側の表層２１Ｂ）を抵抗の小さな膜（導電膜）によって構成することで、残りの部位２３を構成する素材として高抵抗材料（ｐ型半導体より抵抗の大きな材料）を用いることができる。このため、ナノワイヤ状の柱部２２を含む第一電極２を形成する素材の選択の自由度がより向上する。

上記実施形態の半導体層３は、柱部２２の表面及び基部２１の一方の面２１Ａを覆っているが、この構成に限定されない。半導体層３は、各柱部２２の表面のみを覆っていてもよい。かかる構成によっても、柱部２２の略軸方向から入射した光が半導体層３においてキャリアの生成される領域を通過（透過）しないように該半導体層３の光の進行方向における長さ寸法を十分に確保してキャリアを十分に生成させつつ、半導体層３内のキャリアの移動距離（柱部２２の径方向における距離）を抑えて半導体層３内でのキャリアの再結合損失を抑えることができる。また、半導体層３が柱部２２の表面のみを覆っている構成でも、柱部２２の径方向におけるｐ型半導体層３１の内側には、ｐ型半導体層３１より抵抗の小さな金属製の第一電極２が配置されているため、ｐ型半導体によって構成される柱部を電流が通過する場合に比べ、第一電極２（柱部２２）を電流が通過する際の電圧損失が抑制される。

また、上記実施形態の光電変換素子１では、複数のナノワイヤ状の部位が形成されているが、この構成に限定されない。光電変換素子１は、一つのナノワイヤ状の部位、即ち、一つの柱部２２を備える構成であってもよい。かかる構成によっても、ナノワイヤ状の部位において、キャリアの再結合損失及び電圧損失を抑えることができる。

上記実施形態の光電変換素子１の半導体層３では、ｐｉｎ接合が構成されているが、この構成に限定されない。半導体層３は、図５に示すように、ｐｎ接合を構成してもよい。換言すると、半導体層３は、真性半導体層３２がなく、ｐ型半導体層３１とｎ型半導体層３３とが積層されることで形成されてもよい。

上記実施形態の第一電極２では、複数の柱部２２が基部２１上において三角格子状に配置（配列）されているが、この配置に限定されない。複数の柱部２２は、例えば、正方格子、六角格子状等に配置されてもよく、互いに間隔を空けてランダムに林立した状態で配置されてもよい。

上記実施形態の第二電極４は、透明又は略透明であるが、この構成に限定されない。

１…光電変換素子、２…第一電極、２１…基部、２１Ａ…一方の面、２１Ｂ…基部の表層（導電膜）、２２…柱部、２２Ｂ…柱部の表層（導電膜）、２３…残りの部位、３…半導体層、３１…ｐ型半導体層、３２…真性半導体層、３３…ｎ型半導体層、４…透明電極、１００…光電変換素子、１０１…ｐ型半導体層、１０２…真性半導体層、１０３…ｎ型半導体層、１０４…裏面電極、１０５…透明電極、２００…光電変換素子、２０１…半導体基板、２０２…ｐ型半導体部、２０３…真性半導体層、２０４…ｎ型半導体層、２０５…裏面電極、２０６…透明電極、ｅ⁻…電子（キャリア）、ｈ^＋…ホール（キャリア）、Ｐ…格子点、Ｔ…正三角形

Claims (9)

1. 板状の基部と該基部から延びるナノワイヤ状の柱部とを有すると共に、前記柱部の少なくとも表層及び前記基部の少なくとも前記柱部側の表層が導体又は半導体によって形成されている第一電極と、
   ｎ型半導体によって構成されるｎ型半導体層、及びｐ型半導体によって構成され且つ前記第一電極の前記導体又は前記半導体より抵抗の大きなｐ型半導体層を含む半導体層であって前記第一電極における少なくとも前記柱部の表面を覆う半導体層と、
   前記半導体層の表面に接続される第二電極と、を備え、
   前記ｐ型半導体層は、前記半導体層における前記柱部と接する面を含み、
   前記ｎ型半導体層は、前記半導体層における前記第二電極と接する面を含む、光電変換素子。
2. 前記第二電極は、前記半導体層を覆う透明電極である、請求項１に記載の光電変換素子。
3. 前記第一電極は、前記柱部を複数有し、
   前記半導体層は、少なくとも各柱部の表面をそれぞれ覆う、請求項１又は２に記載の光電変換素子。
4. 柱部同士の間隔及び各柱部の長さ寸法は、前記半導体層の素材に基づいて設定される、請求項３に記載の光電変換素子。
5. 前記第一電極は、金属によって形成される、請求項１〜４のいずれか１項に記載の光電変換素子。
6. 前記第一電極は、前記柱部の前記表層及び前記基部における前記表層を構成し且つ前記ｐ型半導体より抵抗の小さな前記導体又は前記半導体によって形成される導電膜と、前記ｐ型半導体層より抵抗の大きな残りの部位と、を有する、請求項１〜５のいずれか１項に記載の光電変換素子。
7. 前記半導体層は、前記ｐ型半導体層と前記ｎ型半導体層との間に配置される真性半導体層を有する、請求項１〜６のいずれか１項に記載の光電変換素子。
8. 板状の基部と該基部から延びるナノワイヤ状の柱部とを有すると共に、前記柱部の少なくとも表層及び前記基部の少なくとも前記柱部側の表層が導体又は半導体によって形成されている第一電極を形成する第一電極形成工程と、
   前記第一電極に対し、少なくとも前記柱部の表面を覆い且つ前記第一電極の前記導体又は前記半導体より抵抗の大きなｐ型半導体層を形成する第一の半導体層形成工程と、
   前記ｐ型半導体層を覆うｎ型半導体層を形成する第二の半導体層形成工程と、
   前記ｎ型半導体層の表面に接続される第二電極を形成する第二電極形成工程と、を備える、光電変換素子の製造方法。
9. 前記第一電極形成工程において、前記第一電極は、金属によって形成されている、請求項８に記載の光電変換素子の製造方法。

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