JP2016039306A - 配線基板の製造方法 - Google Patents

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Abstract

【課題】配線基板の生産性を向上させることのできる技術を提供する。
【解決手段】配線（２２）を有する基板（２４）を形成する。次いで、基板（２４）上に熱硬化性樹脂層（２５）を形成する。次いで、熱硬化性樹脂層（２５）上に開口部（３５）を有するメタルマスク（３６）を形成する。次いで、開口部（３５）から露出する熱硬化性樹脂層（２５）を化学的に除去し、基板２４を露出する開口部（４１）を熱硬化性樹脂層（２５）に形成する。次いで、メタルマスク（３６）を除去する。
【選択図】図１０

Description

本発明は、配線基板の製造技術に適用して有効な技術に関する。
特開２０１０−１９９２４０号公報（以下、「特許文献１」という。）には、配線基板の製造技術が記載されている。
特開２０１０−１９９２４０号公報
半導体素子（半導体チップ）の高密度化、小型化、薄型化が進むにつれて、半導体素子が実装される配線基板の薄型化、高密度化が要求されるようになり、配線基板の直進性、剛性を確保するのが困難になっている。例えば、特許文献１に記載の技術によれば、配線基板の最外層（最表層）のソルダレジストとして絶縁性樹脂を用いることで、反りを抑制し、剛性のある配線基板を製造することが可能となる。しかしながら、絶縁性樹脂（ソルダレジスト）に接続端子用として多くの樹脂開口部を形成するにあたり、特許文献１に記載のレーザ照射のような機械的加工では、開口サイズや点数（個数）に比例して、生産性が低下し、また、製造コストも増加してしまう。
本発明の目的は、配線基板の生産性を向上させることのできる技術を提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施形態に係る配線基板の製造方法は、（ａ）配線を有する基板を形成する工程と、（ｂ）前記基板上に熱硬化性樹脂層を形成する工程と、（ｃ）前記熱硬化性樹脂層上に第１開口部を有するメタルマスクを形成する工程と、（ｄ）前記第１開口部から露出する前記熱硬化性樹脂層を化学的に除去し、前記基板を露出する第２開口部を前記熱硬化性樹脂層に形成する工程と、（ｅ）前記（ｄ）工程の後、前記メタルマスクを除去する工程とを含むことを特徴とする。
これによれば、レーザ照射のような機械的加工を用いなくとも、化学的に除去すること（例えば、ウエットエッチングなどの化学反応によるエッチング）により容易に第２開口部を形成することができ、配線基板の生産性を向上させることができる。（ｄ）工程の熱硬化性樹脂層を除去する工法として、化学的に除去する工法の他に、物理的に除去する工法（例えば、プラズマエッチングなどのドライエッチング）を行うことができるが、物理的よりも化学的により熱硬化性樹脂層を溶解除去する工法の方が容易に第２開口部を形成することができる。
前記一実施形態に係る配線基板の製造方法において、前記（ａ）工程では、表面に前記配線を有する前記基板を形成し、前記（ｂ）工程では、前記配線を覆うように前記熱硬化性樹脂層を前記基板上に形成し、前記（ｃ）工程では、前記配線の上方に位置する前記第１開口部を有する前記メタルマスクを前記熱硬化性樹脂層上に形成し、前記（ｄ）工程では、前記配線および前記基板を露出する前記第２開口部を形成することがより好ましい。
仮に、配線（例えば、銅材から構成される）または熱硬化性樹脂層（例えば、エポキシ樹脂材から構成される）の少なくともいずれか一方を露出する第２開口部をレーザ照射で形成する場合、それぞれのレーザ条件が異なるため、配線や基板へのダメージバランスを考慮する必要があり困難を伴う。そこで、例えば、配線および基板の両者に対して熱硬化性樹脂層の選択比を確保することができる化学的な除去方法を用いることによって、ダメージバランスを考慮する必要がなく、熱硬化性樹脂層のみを除去し、熱硬化性樹脂層に容易に第２開口部を形成することができる。
前記一実施形態に係る配線基板の製造方法において、前記（ｂ）工程では、絶縁層として、エポキシ樹脂材から構成される前記熱硬化性樹脂層を形成することがより好ましい。これによれば、反りを抑制し、剛性のある配線基板を得ることができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、次のとおりである。
本発明の一実施形態に係る配線基板の製造方法によれば、配線および基板上の熱硬化性樹脂層に一様の加工条件で開口部を形成することができ、配線基板の生産性を向上させることができる。
本発明の実施形態１に係る製造工程中の配線基板の要部模式的断面図である。 図１に続く製造工程中の配線基板の要部模式的断面図である。 図２に続く製造工程中の配線基板の要部模式的断面図である。 図３に続く製造工程中の配線基板の要部模式的断面図である。 図４に続く製造工程中の配線基板の要部模式的断面図である。 図５に続く製造工程中の配線基板の要部模式的断面図である。 図６に続く製造工程中の配線基板の要部模式的断面図である。 図７に続く製造工程中の配線基板の要部模式的断面図である。 図８に続く製造工程中の配線基板の要部模式的断面図である。 図９に続く製造工程中の配線基板の要部模式的断面図である。 図１０に続く製造工程中の配線基板の要部模式的断面図である。 本発明の実施形態２に係る配線基板を備えた半導体装置の一例の要部模式的断面図である。 本発明の実施形態２に係る配線基板を備えた半導体装置の他の一例の要部模式的断面図である。
以下の本発明における実施形態では、必要な場合に複数のセクションなどに分けて説明するが、原則、それらはお互いに無関係ではなく、一方は他方の一部または全部の変形例、詳細などの関係にある。このため、全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、構成要素の数（個数、数値、量、範囲などを含む）については、特に明示した場合や原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。また、構成要素などの形状に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。
（実施形態１）
本発明の実施形態１に係る配線基板１０の製造方法について、図１〜図１１を参照して説明する。図１〜図１１は、本実施形態に係る製造工程中の配線基板１０の要部模式的断面図である。なお、図１などでは、配線基板１０の中心（樹脂シート１１）に対して上向きおよび下向きへ処理がなされていく様子を示すが、配線基板１０は上下逆にしても製造していくことができる。
まず、図１に示すように、樹脂シート１１の一方の面上に金属箔１２を接着し、また、樹脂シート１１の他方の面上に金属箔１３を接着する。樹脂シート１１は、例えば、ガラスクロス１４を含有する熱硬化性樹脂材（例えば、エポキシ樹脂材やポリイミド樹脂材）から構成されたコア材である。また、金属箔１２，１３は、例えば、銅箔から構成される。具体的には、半硬化状態（Ｂステージ状態）の樹脂シート１１の両面に金属箔１２，１３を積層した後、金属箔１２，１３側から治具で加圧（狭圧）しながら所定条件（例えば、１８０℃〜２００℃）で加熱する。これにより、熱硬化性樹脂材（樹脂シート１１）が完全に硬化し、その際に、金属箔１２，１３が樹脂シート１１に接着（熱圧着）される。なお、樹脂シート１１としては、ガラスクロス１４を含有しない熱硬化性樹脂材を用い、コアレスの配線基板１０を製造することもできる。
続いて、図２に示すように、樹脂シート１１にビア孔１５を形成する。具体的には、図２に示すように、レーザ加工やドリル加工などの機械的加工によって、金属箔１２，１３を貫通すると共に、樹脂シート１１にビア孔１５（貫通孔）を形成する。その後、必要に応じてビア孔１５内の樹脂スミア（樹脂残渣）をデスミア処理により除去する。なお、ビア孔１５を形成する際には、金属箔１２側から反対側の金属箔１３を露出させた状態に止めておくこともできる。
続いて、図３に示すように、ビア孔１５を導電性材で充填し、ビア１６を形成する。具体的には、図２に示すビア孔１５の内周面および金属箔１２，１３の表面（露出面）を覆うようにめっきシード層（図示せず）を形成し、このめっきシード層および金属箔１２，１３を給電層として、めっき液（例えば、電解銅めっき液）を用いて電解めっきを行う。これにより、導電性材（例えば、銅材）で充填されたビア孔１５がビア１６となる。また、導電性材で被覆された金属箔１２，１３が配線層２０，２１（厚みが例えば１０μｍ程度）となる。そして、樹脂シート１１が２層の配線層２０，２１の層間絶縁層となり、配線層２０，２１がビア１６を介して電気的に接続される。
続いて、図４に示すように、一方の面で露出する配線２２と、他方の面で露出する配線２３とを有する基板２４（パネル状の基体）を形成（準備）する。具体的には、図３に示す配線層２０，２１のそれぞれの表面上にドライフィルムレジスト（図示せず）を塗布（形成）し、これらを露光および現像してパターニングする。次いで、このパターニングされたドライフィルムレジストをマスクとして、配線層２０，２１をパターニングする。配線層２０，２１が銅材から構成される場合、過水硫酸などの薬液を用いて配線層２０，２１をパターニングする。その後、マスクとして用いたドライフィルムレジストを剥離（除去）する。これにより、配線層２０から構成される配線２２（配線パターン）および配線層２１から構成される配線２３（配線パターン）が形成される。
続いて、図５に示すように、基板２４の両面上のそれぞれに熱硬化性樹脂層２５，２６（絶縁層）を形成する。具体的には、図４に示す基板２４の一方の面において配線２２を覆うようにシート状の熱硬化性樹脂層２５をラミネートし、また、基板２４の他方の面において配線２３を覆うようにシート状の熱硬化性樹脂層２６をラミネートする。これら熱硬化性樹脂層２５，２６は、例えば、エポキシ樹脂材などの熱硬化性樹脂材から構成される。その後、熱硬化性樹脂層２５，２６側から治具で加圧（狭圧）しながら所定条件で加熱する。これにより、熱硬化性樹脂層２５，２６が基板２４に接着（熱圧着）される。なお、熱硬化性樹脂層２５，２６の形成にあたり、例えば１８０℃〜２００℃で加熱して完全に熱硬化させたり、例えば８０℃〜１３０℃で加熱して完全に硬化させずに次の工程に進めたりすることもできる。
続いて、図６に示すように、基板２４の両面上のそれぞれに熱硬化性樹脂層２５，２６を介して金属体３０，３１（金属層）を形成する。金属体３０，３１は、例えば銅から構成される。具体的には、熱硬化性樹脂層２５，２６上の金属体３０，３１（例えば、厚みが２μｍ程度）として、熱硬化性樹脂層２５，２６の形成後に、無電解銅めっきで銅層を形成したり、銅箔を貼り付けたり、あるいは、樹脂に銅箔をつけたもの（例えば、ＲＣＣ：Resin Coated Copper foil）を積層させたりすることができる。
続いて、図７に示すように、基板２４の両面上のそれぞれに金属体３０，３１を介してパターニングされたドライフィルムレジスト３２，３３を形成する。具体的には、図６に示す基板２４の一方の面において金属体３０を覆うようにドライフィルムレジスト３２を塗布し、また、基板２４の他方の面において金属体３１を覆うようにドライフィルムレジスト３３を塗布し、その後、これらを露光および現像してパターニングする。
続いて、図８、図９に示すように、パターニングされたドライフィルムレジスト３２，３３をマスクとして、金属体３０，３１をパターニングし、メタルマスク３６，３８を形成する。具体的には、金属体３０，３１が銅材から構成される場合、過水硫酸などの薬液を用いて金属体３０，３１をパターニングする。これにより、熱硬化性樹脂層２５上に開口部３４，３５を有するメタルマスク３６が形成される。この開口部３４，３５は、配線２２の上方に位置する。また、熱硬化性樹脂層２６上に開口部３７を有するメタルマスク３８が形成される。この開口部３７は、配線２３の下方に位置する。その後、図８に示すマスクとして用いたドライフィルムレジスト３２，３３を剥離（除去）する。これにより、金属体３０から構成されるメタルマスク３６および金属体３１から構成されるメタルマスク３８が形成される。
続いて、開口部３４，３５から露出する熱硬化性樹脂層２５を化学的に除去し、図１０に示すように、熱硬化性樹脂層２５に基板２４を露出する開口部４０，４１を形成する。また、開口部３７から露出する熱硬化性樹脂層２６を化学的に除去し、熱硬化性樹脂層２６に基板２４を露出する開口部４２を形成する。具体的には、熱硬化性樹脂層２５，２６がエポキシ樹脂材の場合、過マンガン酸などの薬液を用いて開口部４０，４１，４２を形成する。これにより、開口部４０の底部では配線２２のみが露出する。また、開口部４１の底部では配線２２と樹脂シート１１が露出する。また、開口部４２の底部では配線２３が露出する。なお、開口部４０，４１，４２を形成するにあたり、化学的な除去する工法を用いて、１回で行うこともできるし、複数回で行うこともできる。
このように、レーザ照射のような機械的加工を用いなくとも、化学的に除去すること（例えば、ウエットエッチングなどの化学反応によるエッチング）により容易に開口部４０，４１，４２を形成することができ、配線基板１０の生産性を向上させることができる。仮にレーザ照射で開口部４０，４１，４２を形成しようとした場合、開口位置ごとにレーザ照射をするため、加工時間が長くなってしまう。また、基板２４の一方および他方の面側の熱硬化性樹脂層２５，２６のそれぞれごと（片面ごと）にレーザ照射をするため、加工時間が長くなってしまう。そこで、本実施形態では、化学的に除去することで、両面加工することができ、一度に開口部４０，４１，４２を形成することができる。また、同一の化学的な除去工程において、複数枚の基板２４に対して処理することもできる。
また、本実施形態では、基板２４を構成する樹脂シート１１に熱硬化性樹脂材（例えば、エポキシ樹脂など）が用いられるが、化学的な除去工程においては、基板２４と、熱硬化性樹脂層２５，２６との選択比を確保し、表層となる熱硬化性樹脂層２５，２６のみを選択的に除去する。なお、基板２４が完全に硬化した状態に対して、熱硬化性樹脂層２５，２６が半硬化の状態の場合、その熱硬化性樹脂層２５，２６が除去され易く、容易に開口部４０，４１，４２を形成することができる。
開口部４０，４１，４２の形成にあたっては、化学的に除去する工法（例えば、過マンガン酸などを用いたデスミアなどの化学反応によるエッチング）の他に、物理的に除去する工法（例えば、プラズマエッチングなどのドライエッチング）を行うことができるが、物理的よりも化学的により熱硬化性樹脂層２５，２６を溶解除去する工法の方が容易に形成することができる。なお、開口部４０，４１，４２の形成にあたっては、化学的に除去する工法と、物理的に除去する工法とを併用させることもできる。
また、本実施形態では、化学的に除去する工法により、配線２２を含んで基板２４の表面を露出するように、すなわち、配線２２および基板２４の樹脂シート１１の表面を露出するように、熱硬化性樹脂層２５に開口部４１を形成している。仮に、配線２２（例えば、銅材から構成される）および樹脂シート１１（例えば、エポキシ樹脂材から構成される熱硬化性樹脂材）を露出する開口部４１をレーザ照射で形成する場合、それぞれに対するレーザ条件が異なるため、配線２２や基板２４へのダメージバランスを考慮する必要があり困難を伴う。また、開口サイズによってもレーザ条件が異なる。そこで、本実施形態では、配線２２および基板２４の両者に対して熱硬化性樹脂層２５の選択比を確保することができる化学的に除去する工法を用いることによって、熱硬化性樹脂層２５に容易に開口部４１を形成することができる。すなわち、製品ごとに大きな条件出しが不要となり、熱硬化性樹脂層２５の厚みが決まれば、条件（処理時間など）も決まり、容易に開口部４１を形成することができる。
続いて、図１１に示すように、メタルマスク３６，３８を除去する。具体的には、メタルマスク３６，３８が銅材から構成される場合、過水硫酸などの薬液を用いてメタルマスク３６，３８を除去する。この薬液を用いる際には、配線２２，２３も曝されるものもあるが、配線２２，２３が銅材から構成されるものであったとしても、メタルマスク３６，３８の厚みが配線２２，２３のものよりも薄いため、配線２２，２３は残存する。なお、熱硬化性樹脂層２５，２６に開口部４０，４１，４２を形成するにあたり、図１０を参照して説明した工程において、配線２２，２３上に故意に薄く樹脂を残して置き、メタルマスク３６，３８を除去した後に、例えば化学的に除去する工法を用いて、全体的に（それまでメタルマスク３６，３８が乗っていた部分含め）残存樹脂を除去して配線２２，２３を露出させることもできる。
この時点で熱硬化性樹脂層２５，２６が半硬化の状態の場合には、続いて、熱硬化性樹脂層２５，２６を完全に硬化させる。具体的には、開口部４０，４１が形成された半硬化状態の熱硬化性樹脂層２５や、開口部４２が形成された半硬化状態の熱硬化性樹脂層２６を完全に硬化させるために、所定条件（例えば、１８０℃〜２００℃）で加熱する。なお、開口部４０，４１，４２が形成されているのであれば、熱硬化性樹脂層２５，２６を完全に硬化させる工程は、メタルマスク３６，３８の除去工程の前であっても、後であってもよい。
このようにして、配線基板１０が略完成する。このように配線基板１０の両面にソルダレジストとして熱硬化性樹脂層２５，２６を用いることで、一般的な感光性ソルダレジストを用いたものより、反りを抑制し、剛性のある配線基板１０を得ることができる。このため、配線基板１０（半導体パッケージ基板）を備える半導体装置（半導体パッケージ）を形成（製造）する際に、配線基板１０を容易に搬送供給することができる。
また、例えば、配線基板１０の一方の面に、熱硬化性樹脂層２５（ソルダレジスト）から露出する配線２２と電気的に接続された半導体素子（半導体チップ）や電子部品（例えば、チップコンデンサなど）を容易に実装することができる。また、配線基板１０の他方の面に、熱硬化性樹脂層２６（ソルダレジスト）から露出する配線２３と電気的に接続された外部接続端子（例えば、はんだバンプなど）を容易に実装することができる。すなわち、半導体素子などの種々の部品を配線基板１０に容易に実装することができ、半導体装置の生産性を向上させることができる。
（実施形態２）
本実施形態では、配線基板１０を用いて構成される半導体装置１００について、図１２および図１３を参照して説明する。図１２および図１３は、配線基板１０を備えた半導体装置１００の一例の要部模式的断面図である。なお、説明を明解にするために、配線基板１０の一部を省略して説明する。
図１２に示す半導体装置１００は、配線基板１０と、配線基板１０の実装領域において積層して実装されたチップ状の半導体素子１０１，１０２とを備える。半導体素子１０１は、半導体素子１０２よりもチップサイズが大きく、半導体素子１０２周囲の配線基板１０（熱硬化性樹脂層２５）の表面と、半導体素子１０１との間には空間が形成される。この配線基板１０は、電極パッドとなる配線２２を露出する開口部４０と、実装領域の周囲を平面視リング状に形成された周溝部４３（開口部）とを有する。なお、周溝部４３は、前記実施形態１で説明した開口部４０，４１の形成と同様の工程を経て形成され、樹脂シート１１の表面を露出するものの、配線２２を露出するものではない。
配線基板１０に実装された半導体素子１０１は、その表面に形成された電極パッド（図示せず）と開口部４０で露出する配線２２（電極パッド）とをボンディングワイヤ１０４を介して、配線基板１０と電気的に接続される。そして、実装された半導体素子１０１，１０２を保護するために、実装領域における配線基板１０の表面と半導体素子１０１との間の空間を埋めるように、保護材１０５が塗布（アンダーフィル）される。ここで、配線基板１０に周溝部４３が形成されているので、この周溝部４３がダムとなって、保護材１０５が配線基板１０の実装領域以外の表面に広がるのを防止することができる。
図１３に示す半導体装置１００は、配線基板１０と、配線基板１０の実装領域においてフリップチップ実装されたチップ状の半導体素子１０３とを備える。配線基板１０に実装された半導体素子１０３は、その主面（下面）に形成された複数の電極バンプ１０６と開口部４１で露出する複数の配線２２（電極パッド）とを接合して、配線基板１０と電気的に接続される。そして、実装された半導体素子１０３を保護するために、実装領域における配線基板１０の表面と半導体素子１０３との間の空間を埋めるように、保護材１０５が塗布（アンダーフィル）される。ここでも、配線基板１０に周溝部４３が形成されているので、この周溝部４３がダムとなって、保護材１０５が配線基板１０の実装領域以外の表面に広がるのを防止することができる。
以上、本発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施形態１では、２層の配線層を備えた配線基板（２層板）に適用した場合について説明した。これに限らず、３層以上の多層の配線層を備えた配線基板（多層板）に適用することもできる。例えば、配線を有する基板として、ビルドアップ基板（プリント基板）を用いることもできる。
例えば、前記実施形態１では、配線基板の最外層（ソルダレジスト）としての熱硬化性樹脂層に対して、例えば配線を露出させる開口部を形成する場合について説明した。これに限らず、配線基板の層間絶縁層として熱硬化性樹脂層を用い、その熱硬化性樹脂層に対して、例えばビア孔などの開口部を形成する場合にも用いることができる。
１０ 配線基板
１１ 樹脂シート
１２，１３ 金属箔
１４ ガラスクロス
１５ ビア孔
１６ ビア
２０，２１ 配線層
２２，２３ 配線
２４ 基板
２５，２６ 熱硬化性樹脂層
３０，３１ 金属体
３２，３３ ドライフィルムレジスト
３４，３５ 開口部
３６ メタルマスク
３７ 開口部
３８ メタルマスク
４０，４１，４２ 開口部
４３ 周溝部
１００ 半導体装置
１０１，１０２，１０３ 半導体素子
１０４ ボンディングワイヤ
１０５ 保護材
１０６ 電極バンプ
本発明の一実施形態に係る配線基板の製造方法は、（ａ）配線を有する基板を形成する工程と、（ｂ）前記基板上に熱硬化性樹脂層を形成する工程と、（ｃ）前記熱硬化性樹脂層上に第１開口部を有するメタルマスクを形成する工程と、（ｄ）前記第１開口部から露出する前記熱硬化性樹脂層を化学的に除去し、前記基板を露出することとなる第２開口部を前記熱硬化性樹脂層に形成する工程と、（ｅ）前記（ｄ）工程の後、前記メタルマスクを除去する工程とを含み、前記（ａ）工程では、熱硬化性樹脂材から構成される前記基板を形成し、前記（ｂ）工程では、前記（ｄ）工程の化学的除去における選択比が確保されるように前記熱硬化性樹脂材に対して前記熱硬化性樹脂層を半硬化の状態で形成し、前記（ｄ）工程では、前記第２開口部から少なくとも前記熱硬化性樹脂材を露出することを特徴とする。
前記一実施形態に係る配線基板の製造方法において、前記（ａ）工程では、表面に前記配線を有する前記基板を形成し、前記（ｂ）工程では、前記配線を覆うように前記熱硬化性樹脂層を前記基板上に形成し、前記（ｃ）工程では、前記配線の上方に位置する前記第１開口部を有する前記メタルマスクを前記熱硬化性樹脂層上に形成し、前記（ｄ）工程では、前記第２開口部から前記熱硬化性樹脂材とともに前記配線を露出することがより好ましい。
本発明の他の実施形態に係る配線基板の製造方法において、（ａ）表面に配線を有する基板を形成する工程と、（ｂ）前記配線を覆うように前記基板上に熱硬化性樹脂層を形成する工程と、（ｃ）前記熱硬化性樹脂層上に、前記配線の上方に位置する第１開口部を有するメタルマスクを形成する工程と、（ｄ）前記第１開口部から露出する前記熱硬化性樹脂層を化学的に除去し、前記基板を露出することとなる第２開口部を前記熱硬化性樹脂層に形成する工程と、（ｅ）前記（ｄ）工程の後、前記メタルマスクを除去する工程とを含み、前記（ｄ）工程では、前記第２開口部における前記配線上に前記熱硬化性樹脂層を残存させ、前記（ｅ）工程の後、前記配線上に残存する前記熱硬化性樹脂層を化学的に除去し、前記第２開口部から少なくとも前記配線を露出することを特徴とする。

Claims (3)

  1. （ａ）配線を有する基板を形成する工程と、
    （ｂ）前記基板上に熱硬化性樹脂層を形成する工程と、
    （ｃ）前記熱硬化性樹脂層上に第１開口部を有するメタルマスクを形成する工程と、
    （ｄ）前記第１開口部から露出する前記熱硬化性樹脂層を化学的に除去し、前記基板を露出する第２開口部を前記熱硬化性樹脂層に形成する工程と、
    （ｅ）前記（ｄ）工程の後、前記メタルマスクを除去する工程と
    を含むことを特徴とする配線基板の製造方法。
  2. 請求項１記載の配線基板の製造方法において、
    前記（ａ）工程では、表面に前記配線を有する前記基板を形成し、
    前記（ｂ）工程では、前記配線を覆うように前記熱硬化性樹脂層を前記基板上に形成し、
    前記（ｃ）工程では、前記配線の上方に位置する前記第１開口部を有する前記メタルマスクを前記熱硬化性樹脂層上に形成し、
    前記（ｄ）工程では、前記配線および前記基板を露出する前記第２開口部を形成する。
  3. 請求項１または２項に記載の配線基板の製造方法において、
    前記（ｂ）工程では、絶縁層として、エポキシ樹脂材から構成される前記熱硬化性樹脂層を形成する。
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* Cited by examiner, † Cited by third party
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JPH04282892A (ja) * 1991-03-11 1992-10-07 Fujitsu Ltd 薄膜多層基板の製造方法
JPH0745950A (ja) * 1993-07-30 1995-02-14 Sumitomo Metal Ind Ltd 薄膜多層回路基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04282892A (ja) * 1991-03-11 1992-10-07 Fujitsu Ltd 薄膜多層基板の製造方法
JPH0745950A (ja) * 1993-07-30 1995-02-14 Sumitomo Metal Ind Ltd 薄膜多層回路基板

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