JP2016039223A - 焼結接合用材料、焼結接合用材料を備えた電子部材、及び、半導体モジュール - Google Patents

焼結接合用材料、焼結接合用材料を備えた電子部材、及び、半導体モジュール Download PDF

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Abstract

【課題】取り扱い性、接合性に優れた厚膜の酸化銅層を有する焼結接合用材料、焼結接合用材料を備えた電子部材を提供する。
【解決手段】基材1と基材1の少なくとも一方の面に設けられた酸化銅層3を有し、酸化銅層3は、平均粒径が100nm以上50μm以下の酸化銅粒子2で構成され、酸化銅層の厚さが20μm以上100μm以下であり、基材1と酸化銅層3の界面において、酸化銅粒子の一部が基材に埋め込まれている焼結接合用材料を特徴とする。
【選択図】図2

Description

本発明は、電子部材同士の接合に用いられる焼結接合用材料に関し、特に酸化銅粒子を主材とする高伝熱性の焼結接合用材料、およびそれを用いた電子部材に関するものである。なお、本発明においては、半導体素子や回路基板、接続端子等を総称して電子部材と称す。
金属ナノ粒子(例えば、粒径100nm以下)は粒子の体積に比して表面積が大きいために化学的活性が高く焼結温度が大幅に低下することから、新しい機能性材料として注目を浴びている。例えば、金属ナノ粒子を含有したペーストは、電子機器中の電子部材同士の接合や回路配線の形成に用いられる材料として期待されている。そのような用途に用いるためには、一般的に、高い熱伝導率・導電性・耐熱性(耐酸化性)を有する金属ナノ粒子が好ましい。そのため、金や銀などの貴金属ナノ粒子が用いられることが多く、中でも比較的安価な銀がしばしば用いられる。
しかしながら、銀は、イオンマイグレーションが発生しやすく短絡の要因になりやすいという弱点がある。イオンマイグレーションの抑制に関しては、銅系の低温焼結材料を用いることが有効である。また、銅は銀と同程度の熱伝導率を有し(銀:430W/m・K、銅:400W/m・K)、かつコスト面では銀よりもはるかに有利である。
銅系の低温焼結材料としては、銅ナノ粒子や酸化銅を用いることが有効である。この中でも酸化銅系の接合材料は酸化等の懸念がないことから保存安定性に優れている。例えば、酸化銅系の接合材料としては、酸化第二銅を用い水素中で還元して焼結させる方法がある。酸化第二銅は水素中で200℃付近から還元することから、低温焼結が可能である。また、酸化第二銅は室温で安定であることから、粘度調整剤や耐酸化添加剤などを加える必要がなく、金属銅のナノ粒子よりも取り扱いが容易で長期保存が可能であるとされている。
しかしながら、酸化銅粒子は溶剤を加えてペースト状にして使用する。このため、接合時にチップと基板配線の間から一部のペースト材がはみ出しチップの短絡につながる問題がある。これを解決するために、接合後の乾燥プロセス等によりはみ出しを防いでいたが、接合プロセスが煩雑化する課題がある。
これに対して、特許文献1には、ペースト材料のはみ出しを防ぐ技術として、電極または接合端子の最表面に酸化銅層を形成し、それを還元させて接合する方法が開示されている。
特開2012−38790号公報
特許文献1に記載の接合技術によると、接合材のはみ出しがなく微細ピッチでの接合が可能であり高精度な高密度実装が実現できる。その一方で、本発明者らが検討したところ、LSIのような接合面積が1mm2以下の微細領域の接合においては良好な接合が可能であるが、パワーモジュール等の接合面積の大きい接合では、接合面の表面粗さに起因する接合不良が発生することを見出した。例えば、銅配線を有するセラミック基板の場合では、数μm程度の表面粗さが発生する場合があり、薄い酸化銅層では表面粗さに起因して面内で接合できない領域が発生する場合がある。これに対し、高強度に接合するためには、酸化銅層を厚くすることが有効である。特許文献1では、Cuメタライズされた電極または接合端子の表面に、陽極酸化あるいはオゾン酸化によって酸化銅層を形成しているが、酸化銅層を10μmよりも厚くしようとすると下地との密着性が低下する。その結果、下地から酸化銅層が容易に剥離して取り扱いが困難となり、作業性の低下、接合強度の低下を招く。
本発明は、上記事情を鑑みてなされたものであり、取り扱い性、接合性に優れた厚膜の酸化銅層を有する焼結接合用材料、焼結接合用材料を備えた電子部材を提供することを目的とする。
本発明の1つの態様は、上記目的を達成するため、基材と基材の少なくとも一方の面に設けられた酸化銅層を有し、酸化銅層は、平均粒径が100nm以上50μm以下の酸化銅粒子で構成され、酸化銅層の厚さが20μm以上100μm以下であり、基材と酸化銅層の界面において、酸化銅粒子の一部が基材に埋め込まれている焼結接合用材料を特徴とする。
また、焼結接合用材料を備えた電子部材であって、電子部材の表面に焼結接合用材料が形成されており、焼結接合用材料は、平均粒径が100nm以上50μm以下の酸化銅粒子で構成された厚さが20μm以上100μm以下の酸化銅層であり、酸化銅粒子の一部が下地の基材に埋め込まれていることを特徴とする。
本発明によれば、取り扱い性、接合性に優れた厚膜の酸化銅層を有する焼結接合用材料、焼結接合用材料を備えた電子部材を提供することができる。
コールドスプレー法を用いて銅板表面に酸化銅粒子を形成する1例を示す図である。 銅試験片にコールドスプレーを照射した後の1例を示す断面模式図である。 接合工程を示す図である。 本発明を適用した絶縁型半導体装置を示した模式図であり、(a)は平面図、(b)は(a)のA−A断面図である。 図4の要部を示した斜視模式図である。 図5の半導体素子搭載部分を拡大して示した断面模式図である。
以下、本発明の実施の形態について、図面を参照し説明する。
本実施形態の焼結接合用材料は、基材の少なくとも一方の面に、平均粒径が100nm以上50μm以下の酸化銅粒子で構成された厚さが20μm以上100μm以下の酸化銅層が形成されており、基材と酸化銅層の界面において、酸化銅粒子の一部が基材に埋め込まれていることを特徴とする。
本実施形態の焼結接合用材料は、還元雰囲気で100〜500℃の加熱を行うことによって酸化銅層を構成する酸化銅粒子が銅に還元され、還元時に生成した銅粒子の焼結によって低温での接合を行うものである。
以下、酸化銅の基材への製膜手順及び接合手順に沿って説明する。ただし、本発明はここで取り上げた実施形態に限定されることはなく、要旨を変更しない範囲で適宜組み合わせや改良が可能である。
(酸化銅の製膜方法)
酸化銅層の製膜方法としては、コールドスプレー法が挙げられる。まず、コールドスプレー法による製膜方法について説明する。
(コールドスプレー法による製膜)
図1は、本実施形態に係る酸化第銅粒子のコールドスプレー法による製膜方法である。基材表面に対して酸化銅粒子をコールドスプレーで照射し、基材表面に粒子の一部をめり込ませ、その上に酸化銅粒子を製膜する。酸化銅粒子の一部をめり込ませることで、下地との強固な密着性が確保できる。この密着性のために、製膜後の酸化銅粒子は剥がれにくくなり、接合プロセスにおいて簡易的に取り扱うことが可能となり、作業性が向上する。
酸化銅粒子を照射する際には、気体の圧力で飛ばすことになるが、この際の雰囲気は、不活性な気体、空気を用いることが出来る。不活性な気体としては、窒素やヘリウムを用いることができる。
照射部分を所定温度に加熱しながら、酸化銅粒子を照射させて基材表面にたたきつける。この際の加熱温度は700℃以下とすることが好ましい。これは、加熱温度が700℃よりも高くなると、酸化銅粒子同士の焼結が進行し、粒子が粗大化し、照射後の酸化銅の焼結性が著しく低下するため好ましくない。また、室温での照射も可能であり、照射時の照射部分の温度としては、室温〜700℃の温度の範囲であればよい。
照射圧力は、酸化銅粒子を照射させて基材表面にたたきつけてその一部を基材にめり込ませられる条件となるように加熱温度とともに設定され、0より大きく、3MPaよりも低い値で設定される。
酸化銅粒子の粒径としては、10nm〜100μm以下であることが好ましく、100nm〜100μmの粒径が特に好ましい。100nm未満の粒径では、照射時の粒子の運動エネルギーが小さくなり、基材に対して埋め込まれずに弾かれてしまい、製膜性が低下する。また、粒径が100μmよりも大きくなると接合性が低下する。また、酸化銅粒子の結晶子サイズは、10nm以上100nm以下であることが好ましい。これは粒子の結晶子サイズが大きいと、還元反応が起きにくくなるためである。結晶子サイズの測定は、X線回折法により得られるピークからシェラー式を用いて算出することができる。
酸化銅層の厚さは、20μm以上100μm以下であることが好ましい。20μm以上としたのは、20μmより薄くなると、基材のうねりにより接合できない領域が発生し、接合強度が低下するためである。ここで、表面粗さとは、最大高さ(Ry)と定義する。また、100μm以下としたのは、100μmよりも厚くなると、接合層の厚さが厚くなり、熱抵抗が増加するためである。
酸化銅粒子としては酸化第二銅、酸化第一銅があるが、酸化第二銅の方がより好ましい。これは酸化第二銅の方が、還元温度が低く、低温での接合に適しているからである。
(焼結熱処理)
本発明に係る焼結接合剤に対する焼結熱処理としては、還元雰囲気中100〜500℃の温度で熱処理を施すことが好ましい。また、還元雰囲気としては特段に限定されるものではないが、例えば、水素雰囲気やギ酸雰囲気、エタノール雰囲気などが好適である。また、接合時に加熱と加圧を併用することで、より強固な接合を得ることできる。
本実施形態の焼結接合用材料では、還元雰囲気中で熱処理を行うことで基材の表面に形成された酸化銅粒子で構成される酸化銅層が接合材料として機能する。そのため、シート状の焼結接合用材料として適用できる他、電子部材の表面に直接酸化銅層を形成して、焼結接合用材料付き電子部材とすることが可能である。電子部材の表面に酸化銅層を形成する例としては例えば以下が挙げられる。
(1)半導体素子の電極表面に酸化銅層を形成しておき、酸化銅層を介して半導体素子と配線基板の配線等と接合に用いる。
(2)配線基板上の配線の接合面に酸化銅層を形成しておき、酸化銅層を介して配線基板と半導体素子の電極や接合端子等との接合に用いる。
(3)半導体モジュールを構成する金属板の表面に酸化銅層を形成しておき、酸化銅層を介して金属板と配線基板や半導体素子等との接合に用いる。ここで、金属板は放熱用のベース板や、半導体素子の上面電極と接続される接続端子や、半導体素子の上面電極とワイヤなどの接続端子との間に介在させて熱応力を緩和するための導体板などである。
以下、実施例を用いて具体的に説明するが、本発明はこれらの記載に限定されるものではない。
(コールドスプレーに使用した酸化銅粒子の物性)
本実施例で使用した酸化第二銅粒子の物性を調査した。酸化第二銅粒子の粒径は、体積平均において45μmであった。また、X線回折装置(株式会社リガク製、RU200B)を用いて酸化第二銅粒子を構成する結晶子径を測定した(スキャン速度=2deg/min)。結晶子径は、XRD回折パターンにおける酸化第二銅の(002)面のピークからシェラー式を用いて算出した結果、33nmであった。
(基材)
コールドスプレーで酸化第二銅粒子を照射する基材には、直径10mm、厚さ5mmの下側試験片と、直径5mm、厚さ2mmの上側試験片とを用いた。材質は無酸素銅である。また、基材の表面粗さは1.0μmであった。
(照射条件)
上記の酸化第二銅粒子を用いて基材表面にコールドスプレー法により酸化銅層をコーティングした。図1に示すように、先端ノズルから酸化第二銅粒子2を照射し、基材1の表面に酸化第二銅粒子2で構成される酸化銅層3をコーティングする。酸化第二銅粒子のコールドスプレー条件は、圧力3MPa、ノズル温度300℃、雰囲気を窒素とした。
(製膜後の酸化銅層の調査)
図2にコールドスプレーを銅板基材に照射後の状態の断面構造を示す。銅試験片の表面には、酸化第二銅粒子で構成される酸化銅層3bが存在し、酸化銅層3bと銅試験片の界面では、酸化第二銅粒子が銅試験片にめり込まれ、酸化第二銅粒子と銅が混在した混在層3aが存在した。このように酸化第二銅粒子を銅試験片に一部めり込ませることで下地である銅試験片との密着性を高めることができる。また、銅試験片に埋まっていない酸化第二銅粒子は他の酸化第二銅粒子と凝集して固定されており、銅試験片から酸化第二銅粒子が剥がれることはなかった。これにより、部材の取り扱いが容易となる。
(焼結接合剤の接合強度試験)
電子部材同士の接合を模擬して接合強度試験を実施した。試験方法は次の通りである。上記した下側試験片と上側試験片の両者の表面にコールドスプレーにより40μmの酸化銅層を製膜した。照射条件は上記と同様である。この後、上側試験片を下側試験片の上に設置し、水素中350℃の温度で5分間の焼結熱処理を行った。このとき、面圧1.2 MPaの荷重を同時に加えた。剪断試験機(西進商事株式会社製、ボンドテスターSS−100KP、最大荷重100kg)を用いて、接合後の試験片に剪断応力を負荷し(剪断速度30mm/min)、破断時の最大荷重を測定した。最大荷重を接合面積で除して接合強度を求めた。さらに、比較試料1の接合強度で規格化して各焼結接合剤の規格化接合強度を算出した。比較試料1には、高融点鉛はんだ材を用いて、350℃でリフローを行うことで上側試験片と下側試験片を接合したものを用いた。
接合試験後の強度は比較試料に対して、0.8の強度を有しており、十分な接合性を有することが確認できた。これは、表面酸化銅粒子が還元して、焼結する際に、銅試験片等に対しても接合されたためと考えられる。つまり、通常の酸化銅粒子の接合と同様の接合ができることが確認できた。以上の結果から、基材表面に低温焼結用の酸化銅粒子を形成することで接合が可能であることがわかった。
なお、本実施例では下側試験片と上側試験片の両者の表面に酸化銅層を製膜したが、いずれか一方の面のみに酸化銅層を形成した場合にも接合が可能である。
シート材の上下面に酸化銅粒子をコーティングした接合材料(以下、酸化銅シート材と呼ぶ)を作製し、接合後のはみ出し具合を評価した。接合のシート材には13mm×13mm×50μmの銅箔を使用した。この上下面に実施例1と同様の条件で酸化銅粒子をコールドスプレーでコーティングした。形成した酸化銅層の厚さは上下面とも40μmであった。
(接合後のはみ出し)
作製した酸化銅シート材を用いて、半導体素子24の電極と配線基板25とを接合した。半導体素子24は13mm×13mm×0.3mmのIGBTチップを用いた。配線基板25には、AlNの絶縁基板の上下面に銅の配線を有する基板を使用した。図3にその接合工程を示す。半導体素子24と配線基板25との接合面に酸化銅シート材を配置し、水素中、1.0MPaの加圧で、1分間、加熱・加圧することで、半導体素子24と配線基板25を接合した。
接合後の断面をSEMにより観察した。接合層は、接合後の接合層ははみ出しが非常に少なかった。接合層の形態は、3層になっていた。真ん中の層は銅箔を用いたため高密度となっており、上下面は空孔を有する接合層となっていた。空孔を有することで低密度となり、結果として弾性率も低下するため、信頼性を向上させる効果もあると考えられる。また、はみ出しは、銅箔によるものしかなく、チップへの這い上がりもまったく観察されなかった。以上の結果から、酸化銅を両面に製膜した銅箔は接合後のはみ出しに対して効果があることが確認できた。
(半導体装置への適用)
図4は、本実施形態の焼結接合用材料を用いて接合された絶縁型半導体装置を示した模式図であり、(a)は平面図、(b)は(a)のA−A断面図である。図5は、図4の要部を示した斜視模式図である。図6は、図4の半導体素子搭載部分を拡大して示した断面模式図である。図4〜6を参照しながら説明する。セラミックス絶縁基板303と配線層302とからなる配線基板は、はんだ層309を介して支持部材310に接合されている。配線層302は銅配線にニッケルめっきが施されたものである。半導体素子301のコレクタ電極307とセラミックス絶縁基板303上の配線層302とが接合層305を介して接合されている。また、半導体素子301のエミッタ電極306と接続用端子401とが、接合層305を介して接合されている。さらに、接続用端子401とセラミックス絶縁基板303上の配線層304とが接合層305を介して接合されている。コレクタ電極307表面とエミッタ電極306表面には、ニッケルメッキが施されている。また、接続用端子401はCuまたはCu合金で構成されている。なお、図4における他の符号は、それぞれ、ケース311、外部端子312、ボンディングワイヤ313、封止材314を示している。
本実施例では、実施例2で作製した酸化銅シートを用いて接合層305を形成した。接合後の接合層305は、銅箔の両面に酸化第二銅が還元、焼結した純銅の焼結層からなる3層構造で構成され、接合層305の厚さは80μmである。
接合層305の形成は、例えば、酸化銅シートを接合する部材の接合面に設置し、1.0MPaの圧力を加えながら水素中350℃で3分間の焼結熱処理を施すことにより可能である。接合にあたって、蟻酸雰囲気を用いたり、超音波振動を加えてもよい。また、接合層305の形成は、それぞれ個別に行ってもよいし、同時に行ってもよい。
また、本実施例では酸化銅シートを用いて接合層305を形成したが、酸化銅シートを使用しないで接合面に直接コールドスプレー法により酸化銅層を形成して接合を行うことも可能である。例えば、配線基板の配線層302、配線層304の接合部表面に酸化銅層を形成しておくことで、半導体素子301のコレクタ電極307、接続用端子401との接合を行うことができる。接合は酸化銅シートの場合と同様の条件で行うことができる。同様に接続用端子401の接合部表面や半導体素子の電極表面に酸化銅層を形成し、接合を行っても良い。
以上で説明した実施例によれば、表面に形成した酸化銅層の基材との密着性を向上でき、さらに酸化銅層の厚膜化を実現できる。これにより、被接合部材の表面粗さがあっても厚膜の酸化銅層で接合面のうねりを吸収でき、接合面内で接合性を改善することができる。また、本実施例の焼結接合用材料(酸化銅シート材)あるいは焼結接合用材料が形成された電子部材を用いることで接合後のはみ出しを抑制した半導体モジュールを提供することができる。
1…基材、2…酸化第二銅粒子、3…酸化銅層、
301…半導体素子、302,304…配線層、303…セラミックス絶縁基板、
305…接合層、306…エミッタ電極、307… コレクタ電極、309…はんだ層、
310…支持部材、311…ケース、312…外部端子、313…ボンディングワイヤ、
314…封止材、401…接続用端子

Claims (12)

  1. 基材と基材の少なくとも一方の面に設けられた酸化銅層を有し、
    前記酸化銅層は、平均粒径が100nm以上50μm以下の酸化銅粒子で構成され、
    前記酸化銅層の厚さが20μm以上100μm以下であり、
    前記基材と前記酸化銅層の界面において、前記酸化銅粒子の一部が基材に埋め込まれていることを特徴とする焼結接合用材料。
  2. 請求項1において、前記酸化銅層がコールドスプレー法により形成されていることを特徴とする焼結接合用材料。
  3. 請求項1において、前記酸化銅粒子の結晶粒径が10nm以上、10μm以下であることを特徴とする焼結接合用材料。
  4. 請求項1において、前記酸化銅粒子が酸化第二銅であることを特徴とする焼結接合用材料。
  5. 焼結接合用材料を備えた電子部材であって、
    前記電子部材の表面に前記焼結接合用材料が形成されており、
    前記焼結接合用材料は、平均粒径が100nm以上50μm以下の酸化銅粒子で構成された厚さが20μm以上100μm以下の酸化銅層であり、
    前記酸化銅粒子の一部が下地の基材に埋め込まれていることを特徴とする電子部材。
  6. 請求項5において、前記電子部材の電極または接続端子の表面に前記焼結接合用材料が形成されていることを特徴とする電子部材。
  7. 請求項5において、前記酸化銅層がコールドスプレー法により形成されていることを特徴とする電子部材。
  8. 請求項5において、前記酸化銅粒子の結晶粒径が10nm以上、10μm以下であることを特徴とする電子部材。
  9. 請求項5において、前記酸化銅粒子が酸化第二銅であることを特徴とする電子部材。
  10. 請求項5に記載の電子部材と、他の電子部材とが、前記酸化銅層を介して接合されていることを特徴とする電子部材。
  11. 半導体素子の電極と配線基板とが請求項1に記載の焼結接合用材料で接合されていることを特徴とする半導体モジュール。
  12. 半導体素子の電極と金属部材とが請求項1に記載の焼結接合用材料で接合されていることを特徴とする半導体モジュール。
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* Cited by examiner, † Cited by third party
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WO2019103028A1 (ja) * 2017-11-22 2019-05-31 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN110349871A (zh) * 2019-07-10 2019-10-18 陕西理工大学 一种电子元件封装中Cu-Cu直接互连方法
JP2020063505A (ja) * 2018-10-19 2020-04-23 国立大学法人大阪大学 低温接合方法及び接合体

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019103028A1 (ja) * 2017-11-22 2019-05-31 三菱電機株式会社 半導体装置および半導体装置の製造方法
JPWO2019103028A1 (ja) * 2017-11-22 2020-05-28 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2020063505A (ja) * 2018-10-19 2020-04-23 国立大学法人大阪大学 低温接合方法及び接合体
JP7233680B2 (ja) 2018-10-19 2023-03-07 国立大学法人大阪大学 低温接合方法及び接合体
CN110349871A (zh) * 2019-07-10 2019-10-18 陕西理工大学 一种电子元件封装中Cu-Cu直接互连方法

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