JP2016025727A - 電源回路 - Google Patents

Abstract

【課題】高い交流電圧から低い直流電圧に高効率で変換することができる電源回路を提供することを課題とする。
【解決手段】電源回路は、一次巻線、第１の二次巻線及び第２の二次巻線を含み、前記一次巻線の電圧を変圧するトランス（１０４）と、前記トランスの第２の二次巻線の電圧を平滑化する第１の平滑化回路（１１５，１１６）と、前記トランスの第２の二次巻線から前記第１の平滑化回路に流れる電流をスイッチングする第１のスイッチ（１１７）と、前記第１の平滑化回路により平滑化された電圧に応じて、前記第１のスイッチのスイッチングを制御する制御回路（１１０）とを有する。
【選択図】図１

Description

本発明は、電源回路に関する。

コアの脚に溝を設けて、脚を所定断面積の複数の脚部分に分割し、脚部分に巻線するようにしたトランスが知られている（特許文献１参照）。

また、入力された交流電圧を整流して脈流の整流電圧を出力する整流回路と、整流電圧を平滑し両端に平滑電圧を生成する平滑コンデンサとを備えた直流電源装置に設けられ、整流回路に交流電圧が投入されたときに、整流回路の出力から平滑コンデンサに流れ込む突入電流を制限する突入電流制限回路が知られている（特許文献２参照）。スイッチは、整流回路の出力から平滑コンデンサを通過する突入電流の経路に接続され、スイッチ制御信号によって制御される。スイッチ制御部は、整流電圧を検出する整流電圧検出手段、平滑電圧を検出する平滑電圧検出手段、及び、各検出手段の検出結果を受けスイッチ制御信号を発生するスイッチ制御信号発生手段が設けられる。スイッチ制御信号発生手段は、整流電圧の波形が下り勾配となる期間であって、平滑電圧が整流電圧よりも低く、且つ、その差分が第一の基準電圧以下の期間にスイッチがオン状態になるスイッチ制御信号を発生する。

特開平２−１７８９０７号公報 特開２０１１−１０９７８８号公報

トランスは、そのサイズと巻数比の関係で、変圧可能な低電圧に限界がある。例えば、交流２１０Ｖから直流５Ｖを生成しようとすると、１次及び２次の巻線比が５８：１となり、１次側の巻線数が増えて極小サイズのトランスを実現する際には問題となる。また、降圧回路により、直流電圧のレベルを下げると、電圧変換効率が低くなってしまう。

本発明の目的は、トランスのサイズを可能な限り小さくした上で高い交流電圧から低い直流電圧に高効率で変換することができる電源回路を提供することである。

電源回路は、一次巻線、第１の二次巻線及び第２の二次巻線を含み、前記一次巻線の電圧を変圧するトランスと、前記トランスの第２の二次巻線の電圧を平滑化する第１の平滑化回路と、前記トランスの第２の二次巻線から前記第１の平滑化回路に流れる電流をスイッチングする第１のスイッチと、前記第１の平滑化回路により平滑化された電圧に応じて、前記第１のスイッチのスイッチングを制御する制御回路とを有する。

第１のスイッチを設けることにより、高い交流電圧から低い直流電圧に高効率で変換することができる。

図１は、第１の実施形態による交流（ＡＣ）−直流（ＤＣ）電源回路の構成例を示す図である。 図２は、トランジスタのスイッチング周波数及び一次巻線のインダクタンスの関係を示すグラフである。 図３は、トランスの構成例を示す斜視図である。 図４（Ａ）及び（Ｂ）は、トランスの構成例を示す側面図である。 図５は、電源回路の構成例を示す図である。 図６は、トランスの構成例を示す図である。 図７（Ａ）及び（Ｂ）は、電源回路の動作を示すフローチャートである。 図８は、図１の電源回路内の電流制限スイッチとして、ｐチャネル電界効果トランジスタ、ｎチャネル電界効果トランジスタ及び抵抗を使用する例を示す図である。 図９は、電源回路のシミュレーション結果を示す波形図である。 図１０は、電源回路の出力電力に対する電圧変換効率及び補助電源出力電流の特性を示す図である。 図１１は、第２の実施形態による電源回路の構成例を示す図である。 図１２は、第３の実施形態による電源回路の構成例を示す図である。

（第１の実施形態）
図１は、第１の実施形態による交流（ＡＣ）−直流（ＤＣ）電源回路１２０の構成例を示す図である。電源回路１２０は、電磁妨害（ＥＭＩ：Electro Magnetic Interference）フィルタ１０２、整流回路１０３、トランス１０４、ｎチャネル電界効果トランジスタ（第２のスイッチ）１０９、制御回路１１０、抵抗１１１、ダイオード１１３，１１５，１１８，１１９、容量１１４，１１６、及び電流制限スイッチ１１７を有する。トランス１０４は、一次巻線１０５、第１の二次巻線１０６、第２の二次巻線１０７、及びコア１０８を有する。電界効果トランジスタ１０９は、窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が好ましいが、ＭＯＳ電界効果トランジスタでもよい。ＨＥＭＴは、高耐圧及び高速スイッチングの利点がある。電源回路１２０は、交流電源１０１から入力した交流電圧を直流電圧Ｖ１に変換し、変換した直流電圧Ｖ１をコンピュータ１２１に電源電圧として供給する。コンピュータ１２１は、パーソナルコンピュータ又はサーバ等である。なお、電源回路１２０は、コンピュータ１２１以外の電子機器に直流電圧Ｖ１を供給してもよい。

交流電源１０１は、家庭用コンセント等の商用電源であり、例えば１００〜２４０Ｖの交流電圧を電源回路１２０の入力端子ＩＮ１及びＩＮ２間に供給する。ＥＭＩフィルタ１０２は、交流電源１０１及び整流回路１０３間に接続され、入力端子ＩＮ１及びＩＮ２間の交流電圧に対してローパスフィルタリングすることにより、スイッチングノイズ等のノイズを除去するローパスフィルタである。整流回路１０３は、ＥＭＩフィルタ１０２により出力される交流電圧を全波整流し、全波整流した電圧を出力ノードＮ１及びグランド電位ノード間に出力する。

一次巻線１０５は、ノードＮ１及びトランジスタ１０９のドレイン間に接続される。トランジスタ１０９は、ゲートが制御回路１１０に接続され、ソースがグランド電位ノードに接続される。第１の二次巻線１０６は、ダイオード１１３のアノード及び出力端子ＯＵＴ２間に接続される。ダイオード１１３のカソードは、出力端子ＯＵＴ１に接続される。容量１１４は、出力端子ＯＵＴ１及びＯＵＴ２間に接続される。第２の二次巻線１０７は、ダイオード１１５のアノード及びグランド電位ノード間に接続される。電流制限スイッチ１１７は、ダイオード１１５のカソード及びノードＮ２間に接続される。容量１１６は、ノードＮ２及びグランド電位ノード間に接続される。

トランス１０４は、整流回路１０３により出力される一次巻線１０５の電圧を変圧し、変圧した電圧を第１の二次巻線１０６及び第２の二次巻線１０７に出力する。具体的には、一次巻線１０５に電圧が印加されると、第１の二次巻線１０６及び第２の二次巻線１０７には一次巻線１０５の電圧より低い電圧が発生する。

ダイオード１１３及び容量１１４は、第２の平滑化回路であり、トランス１０４の第１の二次巻線１０６の電圧を平滑化し、平滑化した電圧を出力端子ＯＵＴ１及びＯＵＴ２間に出力する。出力端子ＯＵＴ１及びＯＵＴ２間の電圧Ｖ１は、例えば１９Ｖの直流電圧であり、コンピュータ１２１に電源電圧として供給される。

ダイオード１１５及び容量１１６は、第１の平滑化回路であり、トランス１０４の第２の二次巻線１０７の電圧を平滑化し、平滑化した電圧をノードＮ２に出力する。電流制限スイッチ１１７は、ダイオード１１５のカソード及びノードＮ２間に接続され、第２の二次巻線１０７から容量１１６に流れる電流をスイッチングする。ノードＮ２の電圧Ｖ２は、例えば５Ｖになる。

抵抗１１１及び第１のダイオード１１８は、ノードＮ１及びノードＮ３間に直列に接続される。第１のダイオード１１８は、アノードがノードＮ１側に接続され、カソードがノードＮ３側に接続される。第２のダイオード１１９は、アノードがノードＮ２に接続され、カソードがノードＮ３に接続される。制御回路１１０は、ノードＮ３から電源電圧Ｖ３の供給を受ける。電源電圧Ｖ３は、例えば５Ｖである。

トランジスタ１０９のゲートには、高周波数パルスのゲート電圧Ｖ４が入力される。制御回路１１０は、電源電圧Ｖ３の供給を受け、出力端子ＯＵＴ１の電圧Ｖ１に応じて、トランジスタ（第１のスイッチ）１０９のゲート電圧（制御信号）Ｖ４のパルス幅を制御する。具体的には、制御回路１１０は、電圧Ｖ１が第１の目標値（例えば１９Ｖ）より低ければゲート電圧Ｖ４のパルス幅を広くし、電圧Ｖ１が第１の目標値（例えば１９Ｖ）より高ければゲート電圧Ｖ４のパルス幅を狭くする。これにより、出力端子ＯＵＴ１の電圧Ｖ１を目標値（例えば１９Ｖ）の一定電圧に維持することができる。

制御回路１１０は、電源電圧Ｖ３の供給を受け、ノードＮ２の電圧Ｖ２に応じて、電流制限スイッチ１１７の制御電圧Ｖ５を制御する。例えば、電流制限スイッチ１１７は、制御電圧Ｖ５がハイレベルである場合にはオンし、制御電圧Ｖ５がローレベルである場合にはオフする。具体的には、制御回路１１０は、電圧Ｖ２が第２の目標値（例えば５Ｖ）より低ければ制御電圧Ｖ５をハイレベルにし、電圧Ｖ２が第２の目標値（例えば５Ｖ）より高ければ制御電圧Ｖ５をローレベルにする。電流制限スイッチ１１７がオンすると、容量１１６が充電され、ノードＮ２の電圧Ｖ２が上昇する。これに対し、電流制限スイッチ１１７がオフすると、容量１１６が放電し、ノードＮ２の電圧Ｖ２が下降する。これにより、ノードＮ２の電圧Ｖ２を第２の目標値（例えば５Ｖ）の一定電圧に維持することができる。

なお、電流制限スイッチ１１７がない場合には、後述のように、ノードＮ２の電圧Ｖ２は、トランス１０４の１次巻線１０５と２次巻線１０６，１０７の巻線比で決まり、１９Ｖ又は９．５Ｖになるように設計される。ノードＮ２の電圧が５Ｖになるようにトランスを設計することも可能だが、１次巻線の巻線数が多くなるため、トランスの小型化と言う意味では不利になってしまう。本実施形態では、電流制限スイッチ１１７を設けることにより、ノードＮ２の電圧Ｖ２を１９Ｖ又は９．５Ｖから５Ｖに下げる。

ここで、電源回路１２０を交流電源１０１に接続した直後は、ノードＮ２に電圧が発生していないので、制御回路１１０は、ノードＮ２から電源電圧Ｖ３の供給を受けることができない。そこで、電源回路１２０を交流電源１０１に接続後の一定期間では、制御回路１１０は、抵抗１１１及び第１のダイオード１１８を介してノードＮ１から電源電圧Ｖ３の供給を受ける。上記の一定期間後では、ノードＮ２に電圧が発生しているので、制御回路１１０は、上記のように、ノードＮ２から電源電圧Ｖ３の供給を受ける。

上記のように、第２の二次巻線１０７の巻数が最小の１回であっても、電流制限スイッチ１１７がない場合には、ノードＮ２の電圧Ｖ２は１９Ｖ又は９．５Ｖになるように設計されているため、１９Ｖ又は９．５Ｖから５Ｖへ降圧するための降圧回路が別途、必要になり、その降圧回路での消費電力が大きくなってしまう課題が存在する。

図２は、図１のトランジスタ１０９のスイッチング周波数及び一次巻線１０５のインダクタンスの関係を示すグラフである。トランジスタ１０９は、ゲート電圧Ｖ４がハイレベルの時にはオンし、ゲート電圧Ｖ４がローレベルの時にはオフする。一次巻線１０５に流れる電流ΔＩｐは、次式で表される。ここで、Ｖｉは整流回路１０３の入力電圧、Ｔはトランジスタ１０９のスイッチング周期、Ｄはゲート電圧Ｖ４のディーティ比、Ｌ１は一次巻線１０５のインダクタンス、ｆはトランジスタ１０９のスイッチング周波数、Ｎは（一次巻線１０５の巻数）／（二次巻線１０６の巻数）の巻数比である。
ΔＩｐ＝Ｖｉ×Ｔ×Ｄ／Ｌ１＝Ｖｉ×Ｄ／（Ｌ１×ｆ）
Ｌ１＝Ｖｉ×Ｄ／（ΔＩｐ×ｆ）＝ＡＬ×Ｎ²
Ｎ＝√（Ｌ１／ＡＬ）

図２は、出力端子ＯＵＴ１に流れる電流が１０Ａ、二次巻線１０６に流れる電流ΔＩｓが１Ａ、巻数比Ｎが５、一次巻線１０５の電流ΔＩｐ＝ΔＩｓ／Ｎ＝０．２Ａの場合のグラフを示す。例えば、一次巻線１０５の巻数は５であり、二次巻線１０６及び１０７の巻数はそれぞれ１である。上式及びグラフに示すように、トランジスタ１０９のスイッチング周波数ｆを高くするほど、一次巻線１０５のインダクタンスＬ１を小さくすることができる。また、上式のように、一次巻線１０５のインダクタンスＬ１が小さくなるほど、巻数比Ｎが小さくなり、一次巻線１０５の巻数を少なくすることができる。その結果、トランス１０４を小型化及び低コスト化することができる。

図４（Ａ）は、図１のトランス１０４の構成例を示す側面図である。コア１０８は、磁束φの磁路を形成する第１の脚部１０８ａと第１の脚部１０８ａの磁路から分岐される第２の脚部１０８ｂ及び第３の脚部１０８ｃとを有する。第２の脚部１０８ｂには磁束φ／２の磁路が形成され、第３の脚部１０８ｃにも磁束φ／２の磁路が形成される。一次巻線１０５は、コア１０８の第１の脚部１０８ａに巻かれる。第１の二次巻線１０６も、コア１０８の第１の脚部１０８ａに巻かれる。第２の二次巻線１０７も、第１の脚部１０８ａに巻かれる。

第１の脚部１０８ａを通過する磁束はφである。一次巻線１０５の電圧Ｅ１、第１の二次巻線１０６の電圧Ｅ２及び第２の二次巻線１０７の電圧Ｅ３は、ファラデーの法則より、次式で表される。ここで、ＮＮ１は一次巻線１０５の巻数であり、ＮＮ２は第１の二次巻線１０６の巻数であり、ＮＮ３は第２の二次巻線１０７の巻数である。
Ｅ１＝−ＮＮ１×ｄφ／ｄｔ
Ｅ２＝−ＮＮ２×ｄφ／ｄｔ
＝（ＮＮ２／ＮＮ１）×Ｅ１
Ｅ３＝−ＮＮ３×ｄφ／ｄｔ
＝（ＮＮ３／ＮＮ１）×Ｅ１

なお、仮に、巻数ＮＮ２及びＮＮ３が１であり、電流制限スイッチ１１７を削除した場合、出力端子ＯＵＴ１及びノードＮ２にはそれぞれ１９Ｖの電圧が生じる。その場合、図５に示すように、５Ｖの電源電圧Ｖ３を生成するために、１９Ｖの電圧Ｖ２を５Ｖの電源電圧Ｖ３に降圧するための降圧回路５０１が必要になる。降圧回路５０１は、消費電力が大きく、５Ｖ／１９Ｖ＝０．２６＝２６％の低効率になってしまう。

なお、図５では、図１の第１のダイオード１１８及び第２のダイオード１１９の代わりに、スイッチ１１２を設けている。電源投入後の一定期間では、スイッチ１１２をオンし、その後、スイッチ１１２をオフする。図１でも、第１のダイオード１１８及び第２のダイオード１１９の代わりに、スイッチ１１２を設けることができる。スイッチ１１２及び抵抗１１１の直列接続回路は、ノードＮ１及びＮ３間に接続される。

本実施形態（図１）では、電流制限スイッチ１１７を設けることにより、ノードＮ２の電圧Ｖ２を１９Ｖから５Ｖに下げることができる。ノードＮ２の電圧Ｖ２は、電源電圧Ｖ３と同じ５Ｖであるので、降圧回路５０１が不要になり、低消費電力化、高効率化及び低コスト化することができる。

図４（Ｂ）は図１の図１のトランス１０４の他の構成例を示す側面図であり、図３は図４（Ｂ）のトランス１０４の斜視図である。図４（Ｂ）は、図４（Ａ）に対して、第２の二次巻線１０７の位置が異なる。以下、図４（Ｂ）が図４（Ａ）と異なる点を説明する。一次巻線１０５は、コア１０８の第１の脚部１０８ａに巻かれる。第１の二次巻線１０６も、コア１０８の第１の脚部１０８ａに巻かれる。第２の二次巻線１０７は、コア１０８の第２の脚部１０８ｂに巻かれる。

図３に示すように、トランス１０４は、一次巻線１０５、第１の二次巻線１０６、第２の二次巻線１０７及びコア１０８を有する。コア１０８は、フェライト等の磁性材料であり、第１のコア部１０８ｄ及び第２のコア部１０８ｅを接合することにより形成される。

第１の脚部１０８ａを通過する磁束はφである。第２の脚部１０８ｂを通過する磁束はφ／２である。一次巻線１０５の電圧Ｅ１、第１の二次巻線１０６の電圧Ｅ２及び第２の二次巻線１０７の電圧Ｅ３は、ファラデーの法則より、次式で表される。ここで、ＮＮ１は一次巻線１０５の巻数であり、ＮＮ２は第１の二次巻線１０６の巻数であり、ＮＮ３は第２の二次巻線１０７の巻数である。
Ｅ１＝−ＮＮ１×ｄφ／ｄｔ
Ｅ２＝−ＮＮ２×ｄφ／ｄｔ
＝（ＮＮ２／ＮＮ１）×Ｅ１
Ｅ３＝−ＮＮ３×ｄ（φ／２）／ｄｔ
＝（ＮＮ３／ＮＮ１）×（Ｅ１／２）

なお、仮に、巻数ＮＮ２及びＮＮ３が１であり、電流制限スイッチ１１７を削除した場合、出力端子ＯＵＴ１の電圧Ｖ１は１９Ｖであり、ノードＮ２の電圧Ｖ２はＶ１／２＝９．５Ｖである。この場合も、５Ｖの電源電圧Ｖ３を生成するために、９．５Ｖの電圧Ｖ２を５Ｖの電源電圧Ｖ３に降圧するための降圧回路５０１が必要になる。降圧回路５０１は、消費電力が大きく、５Ｖ／９．５Ｖ＝０．５３＝５３％の低効率になってしまう。

本実施形態（図１）では、電流制限スイッチ１１７を設けることにより、ノードＮ２の電圧Ｖ２を９．５Ｖから５Ｖに下げることができる。ノードＮ２の電圧Ｖ２は、電源電圧Ｖ３と同じ５Ｖであるので、降圧回路５０１が不要になり、低消費電力化、高効率化及び低コスト化することができる。

図６は、トランス１０４の構成例を示す図である。コア１０８は、第１のコア部１０８ｄ及び１０８ｅを有する。多層プリント基板６０１は、複数層のプリント基板が重ね合わせられている。各層のプリント基板上には、インダクタンスパターン６０２が配線されている。各層のプリント基板は、ビアホール６０３を有する。各層のプリント基板は、ビアホール６０３を介して、複数層のプリント基板上のインダクタンスパターン６０２を相互に電気的に接続することができる。図４（Ａ）の場合、多層プリント基板６０２のインダクタンスパターン６０２は、一次巻線１０５、第１の二次巻線１０６及び第２の二次巻線１０７に対応する。図４（Ｂ）の場合、多層プリント基板６０２のインダクタンスパターン６０２は、一次巻線１０５及び第１の二次巻線１０６に対応し、第２の二次巻線１０７は、導電線（銅線）で形成される。第１のコア部１０８ｄ及び第２のコア部１０８ｅの第１の脚部１０８ａは、多層プリント基板６０１の孔を介して、接合される。

なお、一次巻線１０５、第１の二次巻線１０６及び第２の二次巻線１０７は、多層プリント基板６０１を用いず、導電線（銅線）を用いてもよい。ただし、図６のように、多層プリント基板６０１を用いることにより、以下の利点を有する。第１に、多層プリント基板６０１は薄いので、トランス１０４の高さを低くすることができる。第２に、プリント基板の工程を利用し、容易に製作することができる。第３に、体積に対する表面積の比が大きく、放熱上有利になる。第４に、プリント基板の層間キャパシタを予測することができるので、設計が容易である。

図７（Ａ）は、図１の電源回路１２０の動作を示すフローチャートである。ステップＳ７０１では、電源回路１２０は、初期状態に設定されている。電流制限スイッチ１１７はオフであり、チョッパ用のトランジスタ１０９もオフである。ステップＳ７０２では、電源回路１２０は、交流電源１０１に接続され、電源が投入される。次に、ステップＳ７０３では、電源回路１２０は、電力変換動作を行う。

図７（Ｂ）は、図７（Ａ）のステップＳ７０３の電力変換動作の詳細を示すフローチャートである。ステップＳ７１１では、制御回路１１０は、パルス幅変調（ＰＷＭ）のトランジスタ１０９のオン時間を最小に設定する。すなわち、制御回路１１０は、ゲート電圧Ｖ４のハイレベルパルスの幅を最小に設定する。これにより、電源投入直後に流れる大電流を防止することができる。

次に、ステップＳ７１２では、制御回路１１０は、制御電圧Ｖ５をハイレベルにし、電流制限スイッチ１１７をオンにする。次に、ステップＳ７１３では、制御回路１１０は、出力端子ＯＵＴ１の電圧Ｖ１及びノードＮ２の電圧Ｖ２を取得する。次に、ステップＳ７１４では、制御回路１１０は、ソフトスタートタイマをリセットし、ソフトスタートタイマ値の積算を開始する。

次に、ステップＳ７１５では、制御回路１１０は、ソフトスタートタイマ値が一定時間より大きいか否かをチェックする。ソフトスタートタイマ値が一定時間より大きい場合には、ステップＳ７１６に進み、ソフトスタートタイマ値が一定時間以下の場合には、ステップＳ７１７に進む。

ステップＳ７１７では、制御回路１１０は、パルス幅変調（ＰＷＭ）のトランジスタ１０９のオン時間を最小に設定する。すなわち、制御回路１１０は、ゲート電圧Ｖ４のハイレベルパルスの幅を最小に設定する。その後、ステップＳ７１８に進む。

ステップＳ７１６では、制御回路１１０は、電圧Ｖ１及び第１の目標値（例えば１９Ｖ）を基にパルス幅変調のトランジスタ１０９のオン時間を計算する。すなわち、制御回路１１０は、電圧Ｖ１が第１の目標値に向けて変化するように、ゲート電圧Ｖ４のハイレベルパルスの幅を計算する。その後、ステップＳ７１８に進む。

ステップＳ７１８では、制御回路１１０は、チョッパ用タイマをリセットし、チョッパ用タイマ値の積算を開始する。次に、ステップＳ７１９では、制御回路１１０は、ゲート電圧Ｖ４をハイレベルにし、チョッパ用のトランジスタ１０９をオンにする。次に、ステップＳ７２０では、制御回路１１０は、チョッパ用タイマ値がステップＳ７１６又はＳ７１７のオン時間より大きいか否かをチェックする。チョッパ用タイマ値がオン時間以下の場合には、ステップＳ７２０に戻り、チョッパ用タイマ値がオン時間より大きい場合には、ステップＳ７２１に進む。ステップＳ７２１では、制御回路１１０は、ゲート電圧Ｖ４をローレベルにし、チョッパ用のトランジスタ１０９をオフにする。

次に、ステップＳ７２２では、制御回路１１０は、ノードＮ２の電圧Ｖ２が第２の目標値（例えば５Ｖ）より低いか否かをチェックする。電圧Ｖ２が第２の目標値より低い場合には、ステップＳ７２３に進み、電圧Ｖ２が第２の目標値以上である場合には、ステップＳ７２４に進む。

ステップＳ７２３では、制御回路１１０は、制御電圧Ｖ５をハイレベルにし、電流制限スイッチ１１７をオンにする。これにより、ノードＮ２の電圧Ｖ２は、上昇する。その後、ステップＳ７１５に戻る。

ステップＳ７２４では、制御回路１１０は、制御電圧Ｖ５をローレベルにし、電流制限スイッチ１１７をオフにする。これにより、ノードＮ２の電圧Ｖ２は、下降する。その後、ステップＳ７１５に戻る。

上記の動作を繰り返すことにより、出力端子ＯＵＴ１の電圧Ｖ１は第１の目標値（例えば１９Ｖ）を維持し、ノードＮ２の電圧は第２の目標値（例えば５Ｖ）を維持する。また、ステップＳ７１７により、電源投入後の一定時間では、パルス幅変調のトランジスタ１０９のオン時間が最小値に設定される。ただし、電源投入後の一定時間では、上記のオン時間を徐々に長くすることにより、起動時間を短縮させてもよい。

また、電源投入後、ノードＮ２の電圧Ｖ２が十分に高くなるまで、制御回路１１０は、抵抗１１１及び第１のダイオード１１８を介して、ノードＮ１から電源電圧Ｖ３の供給を受ける。電圧Ｖ２が十分に高くなった後、制御回路１１０は、ノードＮ２から電源電圧Ｖ３の供給を受ける。

図８は、図１の電源回路１２０内の電流制限スイッチ１１７として、ｐチャネル電界効果トランジスタ８０１、ｎチャネル電界効果トランジスタ８０２及び抵抗８０３を使用する例を示す図である。図１の電流制限スイッチ１１７は、図８のｐチャネル電界効果トランジスタ８０１、ｎチャネル電界効果トランジスタ８０２及び抵抗８０３を有する。ｐチャネル電界効果トランジスタ８０１は、ソースがダイオード１１５のカソードに接続され、ドレインがノードＮ２に接続される。ｎチャネル電界効果トランジスタ８０２は、ドレインがｐチャネル電界効果トランジスタ８０１のゲートに接続され、ゲートが制御電圧Ｖ５の線に接続され、ソースがグランド電位ノードに接続される。抵抗８０３は、ダイオード１１５のカソード及びｐチャネル電界効果トランジスタ８０１のゲート間に接続される。

制御電圧Ｖ５がハイレベルになると、ｎチャネル電界効果トランジスタ８０２がオンする。これにより、ｐチャネル電界効果トランジスタ８０１のゲートがローレベルになり、ｐチャネル電界効果トランジスタ８０１がオンする。これにより、ノードＮ２は、ダイオード１１５のカソードに接続される。この状態は、電流制限スイッチ１１７のオン状態である。

制御電圧Ｖ５がローレベルになると、ｎチャネル電界効果トランジスタ８０２がオフする。これにより、ｐチャネル電界効果トランジスタ８０１のゲートがハイレベルになり、ｐチャネル電界効果トランジスタ８０１がオフする。これにより、ノードＮ２は、ダイオード１１５のカソードに対して切断される。この状態は、電流制限スイッチ１１７のオフ状態である。

図９は、図８の電源回路１２０のシミュレーション結果を示す波形図である。ノードＮ２の電圧Ｖ２は、約３２ｍｓ以降において５Ｖを維持し、制御回路１１０は、ノードＮ２から５Ｖの安定した電源電圧の供給を受けることができる。出力端子ＯＵＴ１の電圧Ｖ１は、約５０ｍｓ以降において１９Ｖを維持し、コンピュータ１２１は、出力端子ＯＵＴ１から安定した１９Ｖの電源電圧の供給を受けることができる。

図１０は、電源回路１２０の出力電力に対する電圧変換効率及び補助電源出力電流の特性を示す図である。電源回路１２０の出力電力は、負荷であるコンピュータ１２１の消費電流により変化する。電圧変換効率は、電源回路１２０が交流電源１０１の交流２１０Ｖから直流１９Ｖの電圧Ｖ１に変換する効率を示す。補助電源出力電流は、ノードＮ２から制御回路１１０に出力する電流を示す。

電圧変換効率特性１００１は、図８の電源回路１２０の電圧変換効率を示す。電圧変換効率特性１００２は、図５の電源回路１２０の電圧変換効率を示す。図８の電源回路１２０の電圧変換効率特性１００１は、図５の電源回路１２０の電圧変換効率特性１００２に比べ、高効率であり、特に小出力電力側での効率が高い。

補助電源出力電流特性１００３は、図８の電源回路１２０の補助電源出力電流を示す。補助電源出力電流特性１００４は、図５の電源回路１２０の補助電源出力電流を示す。図８の電源回路１２０の補助電源出力電流特性１００３は、図５の電源回路１２０の補助電源出力電流特性１００４に比べ、同等の出力電流である。

図８の電源回路１２０の無負荷時損失は、０．２２Ｗである。図５の電源回路１２０の無負荷時損失は、０．８０Ｗである。ここで、EnergyStar5規格では、定格５０Ｗ以下では無負荷時電力が０．３Ｗ未満であり、定格５０Ｗ以上では無負荷時電力が０．５Ｗ未満であることが規定されている。図５の電源回路１２０は、無負荷時損失が０．８０Ｗであるため、EnergyStar5規格を満たさない。これに対し、図８の電源回路１２０は、無負荷時損失が０．２２Ｗであるため、EnergyStar5規格を満たすことができる。

（第２の実施形態）
図１１は、第２の実施形態による電源回路１２０の構成例を示す図である。本実施形態（図１１）は、第１の実施形態（図１）に対して、抵抗１１１を削除し、抵抗１１０１，１１０２、ダイオード１１０３，１１０４，１１０６、ゲートドライバ１１０５及び容量１１０７を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

一次巻線１０５、第１の二次巻線１０６及び第２の二次巻線１０７は、図４（Ａ）に示すように、第１の脚部１０８ａに設けられる。

抵抗１１０１及び１１０２は、図１の抵抗１１１の代わりに設けられる。抵抗１１０１は、ノードＮ１及びＮ４間に接続される。抵抗１１０２は、ノードＮ４及び第１のダイオード１１８のアノード間に接続される。ダイオード１１０３は、アノードがノードＮ４に接続され、カソードがノードＮ６に接続される。ダイオード１１０４は、アノードがノードＮ５に接続され、カソードがノードＮ６に接続される。ダイオード１１０６は、アノードがダイオード１１５のカソードに接続され、カソードがノードＮ５に接続される。容量１１０７は、ノードＮ５及びグランド電位ノード間に接続される。制御回路１１０は、５Ｖの電源電圧Ｖ３の供給を受け、５Ｖ振幅のゲート電圧Ｖ６をゲートドライバ１１０５に出力する。ゲートドライバ１１０５は、ノードＮ６から例えば１７Ｖの電源電圧の供給を受け、５Ｖ振幅のゲート電圧Ｖ６をレベルした例えば１７Ｖ振幅のゲート電圧Ｖ７をトランジスタ１０９のゲートに出力する。すなわち、ゲートドライバ１１０５は、容量１１０７から電源電圧の供給を受け、制御回路１１０からトランジスタ１０９の制御信号Ｖ６を入力し、トランジスタ１０９のスイッチングを制御する。

ダイオード１１０６及び容量１１０７は、第３の平滑化回路であり、電流制限スイッチ１１７がオフの場合に、トランス１０４の第２の二次巻線１０７の電圧を平滑化し、平滑化した電圧をノードＮ５に出力する。電流制限スイッチ１１７がオフの場合には、第２の二次巻線１０７から容量１１０７に電流が流れ、ノードＮ５の電圧が上昇する。これに対し、電流制限スイッチ１１７がオンの場合には、ダイオード１１０６の順方向抵抗が存在するため、第２の二次巻線１０７から容量１１０７への経路より、第２の二次巻線１０７から容量１１６への経路の方が抵抗が低いため、第２の二次巻線１０７から容量１１６に電流が流れ、ノードＮ２の電圧が上昇する。

制御回路１１０は、第１の実施形態と同様に、電流制限スイッチ１１７を制御することにより、ノードＮ２の電圧Ｖ２は５Ｖに維持される。この際、ノードＮ５の電圧は、１５Ｖ〜１９Ｖの範囲の直流電圧が維持される。

ゲートドライバ１１０５は、電源投入後の一定時間では、抵抗１１０１及びダイオード１１０３を介して、ノードＮ１から電源電圧の供給を受け、その後、ノードＮ５から例えば１７Ｖの電源電圧の供給を受ける。

以上のように、制御回路１１０は５Ｖの電源電圧で動作し、ゲートドライバ１１０５は１５Ｖ〜１９Ｖの電源電圧で動作し、両者は電源電圧が異なる。電流制限スイッチ１１７は、第２の二次巻線１０７の電流を容量１１６及び１１０７に振り分けることができる。容量１１６は、制御回路１１０に５Ｖの電源電圧を供給することができる。容量１１０７は、ゲートドライバ１１０５に例えば１７Ｖの電源電圧を供給することができる。

（第３の実施形態）
図１２は、第３の実施形態による電源回路１２０の構成例を示す図である。本実施形態（図１２）は、第２の実施形態（図１１）に対して、電流制限スイッチ（第３のスイッチ）１２０１を追加したものである。以下、本実施形態が第２の実施形態と異なる点を説明する。電流制限スイッチ１２０１は、ダイオード１１０６のカソード及びノードＮ５間に接続され、第２の二次巻線１０７から容量（第３の平滑化回路）１１０７に流れる電流をスイッチングする。制御回路１１０は、容量（第３の平滑化回路）１１０７により平滑されたノードＮ５の電圧に応じて、制御電圧Ｖ８により、電流制限スイッチ１２０１のスイッチングを制御する。具体的には、制御回路１１０は、ノードＮ５の電圧が第３の目標値（例えば１０Ｖ）より低ければ制御電圧Ｖ８をハイレベルにし、ノードＮ５の電圧が第３の目標値（例えば１０Ｖ）より高ければ制御電圧Ｖ８のローレベルにする。制御電圧Ｖ８がハイレベルになり、電流制限スイッチ１２０１がオンすると、容量１１０７が充電され、ノードＮ５の電圧が上昇する。これに対し、制御電圧Ｖ８がローレベルになり、電流制限スイッチ１２０１がオフすると、容量１１０７が放電し、ノードＮ５の電圧が下降する。これにより、ノードＮ５の電圧を第３の目標値（例えば１０Ｖ）の一定電圧に維持することができる。ゲートドライバ１１０５は、電源投入後の一定時間では、抵抗１１０１及びダイオード１１０３を介して、ノードＮ１から電源電圧の供給を受け、その後、ノードＮ５から例えば１０Ｖの電源電圧の供給を受ける。

第１〜第３の実施形態によれば、電流制限スイッチ（第１のスイッチ）１１７を設けることにより、高い交流電圧から低い直流電圧に高効率で変換することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 交流電源
１０２ ＥＭＩフィルタ
１０３ 整流回路
１０４ トランス
１０５ 一次巻線
１０６ 第１の二次巻線
１０７ 第２の二次巻線
１０８ コア
１０８ａ 第１の脚部
１０８ｂ 第２の脚部
１０８ｃ 第３の脚部
１０８ｄ 第１のコア部
１０８ｅ 第２のコア部
１０９ ｎチャネル電界効果トランジスタ
１１０ 制御回路
１１１ 抵抗
１１３，１１５，１１８，１１９ ダイオード
１１４，１１６ 容量
１１７ 電流制限スイッチ
１２０ 電源回路
１２１ コンピュータ

Claims (12)

1. 一次巻線、第１の二次巻線及び第２の二次巻線を含み、前記一次巻線の電圧を変圧するトランスと、
   前記トランスの第２の二次巻線の電圧を平滑化する第１の平滑化回路と、
   前記トランスの第２の二次巻線から前記第１の平滑化回路に流れる電流をスイッチングする第１のスイッチと、
   前記第１の平滑化回路により平滑化された電圧に応じて、前記第１のスイッチのスイッチングを制御する制御回路と
   を有することを特徴とする電源回路。
2. 前記トランスは、磁路を形成する第１の脚部と前記第１の脚部の磁路から分岐される第２の脚部及び第３の脚部とを有するコアを有し、
   前記一次巻線は、前記コアの第１の脚部に設けられ、
   前記第１の二次巻線は、前記コアの第１の脚部に設けられ、
   前記第２の二次巻線は、前記コアの第２の脚部に設けられることを特徴とする請求項１記載の電源回路。
3. 前記トランスは、磁路を形成する第１の脚部と前記第１の脚部の磁路から分岐される第２の脚部及び第３の脚部とを有するコアを有し、
   前記一次巻線は、前記コアの第１の脚部に設けられ、
   前記第１の二次巻線は、前記コアの第１の脚部に設けられ、
   前記第２の二次巻線は、前記コアの第１の脚部に設けられることを特徴とする請求項１記載の電源回路。
4. 前記制御回路は、前記第１の平滑化回路から電源電圧の供給を受けることを特徴とする請求項１〜３のいずれか１項に記載の電源回路。
5. さらに、前記トランスの第１の二次巻線の電圧を平滑化する第２の平滑化回路と、
   前記トランスの一次巻線に流れる電流をスイッチングする第２のスイッチとを有し、
   前記制御回路は、前記第２の平滑化回路の出力電圧に応じて、前記第２のスイッチの制御信号のパルス幅を制御することを特徴とする請求項１〜４のいずれか１項に記載の電源回路。
6. さらに、交流電圧を整流する整流回路を有し、
   前記トランスは、前記整流回路の出力電圧を変圧することを特徴とする請求項１〜５のいずれか１項に記載の電源回路。
7. さらに、前記トランスの一次巻線及び前記制御回路間に直列に接続される抵抗及び第１のダイオードを有することを特徴とする請求項１〜６のいずれか１項に記載の電源回路。
8. さらに、前記第１の平滑化回路及び前記制御回路間に接続される第２のダイオードを有することを特徴とする請求項７記載の電源回路。
9. 前記一次巻線及び前記第１の二次巻線は、それぞれ、プリント基板上に配線されたインダクタンスパターンを有することを特徴とする請求項１〜８のいずれか１項に記載の電源回路。
10. さらに、前記第１のスイッチがオフの場合に、前記トランスの第２の二次巻線の電圧を平滑化する第３の平滑化回路を有することを特徴とする請求項１〜９のいずれか１項に記載の電源回路。
11. さらに、前記第３の平滑化回路から電源電圧の供給を受け、前記制御回路から前記第２のスイッチの制御信号を入力し、前記第２のスイッチのスイッチングを制御するドライバを有することを特徴とする請求項１０記載の電源回路。
12. さらに、前記トランスの第２の二次巻線から前記第３の平滑化回路に流れる電流をスイッチングする第３のスイッチを有し、
    前記制御回路は、前記第３の平滑化回路により平滑された電圧に応じて、前記第３のスイッチのスイッチングを制御することを特徴とする請求項１０又は１１記載の電源回路。

Images