JP6318809B2 - トランス及び電源回路 - Google Patents

Description

本発明は、トランス及び電源回路に関する。

磁路を形成する１つの中脚と、その中脚から少なくとも２つに分岐した側脚とからなるコアと、コアの中脚に設けた一次巻線と、側脚の少なくとも一方に設けた二次巻線とを有するトランスが知られている（特許文献１参照）。

特開２００８−１６６６２４号公報

二次巻線を側脚に設けると、二次巻線を中脚に設ける場合に比べて、二次巻線を通過する磁束が少なくなり、二次巻線に発生する電圧を低くすることができる。しかし、二次巻線に発生する電圧をさらに低くしたいとの要望がある。

本発明の目的は、二次巻線に低電圧を発生させることができるトランス及び電源回路を提供することである。

トランスは、磁路を形成する第１の脚部と前記第１の脚部の磁路から分岐される第２の脚部及び第３の脚部とを有するコアと、前記コアの第１の脚部に設けられる一次巻線と、前記コアの第１の脚部に設けられる第１の二次巻線と、前記コアの第２の脚部を通過する磁束のうちの一部の磁束が通過するように、前記コアの第２の脚部に設けられる第２の二次巻線とを有し、前記コアの第２の脚部の一部は、空間を介して磁路を形成し、前記第２の二次巻線は、前記空間を通っている。

第２の二次巻線には第２の脚部を通過する磁束のうちの一部の磁束が通過するので、第２の二次巻線に低電圧を発生させることができる。

図１は、本実施形態による交流（ＡＣ）−直流（ＤＣ）電源回路の構成例を示す図である。 図２は、トランジスタのスイッチング周波数及び一次巻線のインダクタンスの関係を示すグラフである。 図３（Ａ）及び（Ｂ）は、トランスの構成例を示す図である。 図４（Ａ）は図３（Ａ）の側面図であり、図４（Ｂ）は図４（Ａ）のＢ−Ｂ線に沿った断面図である。 図５は、交流（ＡＣ）−直流（ＤＣ）電源回路の構成例を示す図である。 図６は、トランスの構成例を示す図である。 図７は、コアに設ける第１の貫通孔の位置を示す図である。 図８（Ａ）及び（Ｂ）は、第１の貫通孔の製造方法を説明するための図である。 図９は、本実施形態によるトランスの他の構成例を示す図である。 図１０は、本実施形態によるトランスの他の構成例を示す図である。

図１は、本実施形態による交流（ＡＣ）−直流（ＤＣ）電源回路１２０の構成例を示す図である。電源回路１２０は、電磁妨害（ＥＭＩ：Electro Magnetic Interference）フィルタ１０２、整流回路１０３、トランス１０４、ｎチャネル電界効果トランジスタ（第１のスイッチ）１０９、制御回路１１０、抵抗１１１、第２のスイッチ１１２、ダイオード１１３，１１５、容量１１４，１１６、及び降圧回路１１７を有する。トランス１０４は、一次巻線１０５、第１の二次巻線１０６、第２の二次巻線１０７、及びコア１０８を有する。電界効果トランジスタ１０９は、窒化ガリウム（ＧａＮ）の高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が好ましいが、ＭＯＳ電界効果トランジスタでもよい。ＨＥＭＴは、高耐圧及び高速スイッチングの利点がある。電源回路１２０は、交流電源１０１から入力した交流電圧を直流電圧Ｖ１に変換し、変換した直流電圧Ｖ１をコンピュータ１２１に電源電圧として供給する。コンピュータ１２１は、パーソナルコンピュータ又はサーバ等である。なお、電源回路１２０は、コンピュータ１２１以外の電子機器に直流電圧Ｖ１を供給してもよい。

交流電源１０１は、家庭用コンセント等の商用電源であり、例えば１００〜２４０Ｖの交流電圧を電源回路１２０の入力端子ＩＮ１及びＩＮ２間に供給する。ＥＭＩフィルタ１０２は、交流電源１０１及び整流回路１０３間に接続され、入力端子ＩＮ１及びＩＮ２間の交流電圧に対してローパスフィルタリングすることにより、スイッチングノイズ等のノイズを除去するローパスフィルタである。整流回路１０３は、ＥＭＩフィルタ１０２により出力される交流電圧を全波整流し、全波整流した電圧を出力ノードＮ１及びグランド電位ノード間に出力する。

一次巻線１０５は、ノードＮ１及びトランジスタ１０９のドレイン間に接続される。トランジスタ１０９は、ゲートが制御回路１１０に接続され、ソースがグランド電位ノードに接続される。第１の二次巻線１０６は、ダイオード１１３のアノード及び出力端子ＯＵＴ２間に接続される。ダイオード１１３のカソードは、出力端子ＯＵＴ１に接続される。容量１１４は、出力端子ＯＵＴ１及びＯＵＴ２間に接続される。第２の二次巻線１０７は、ダイオード１１５のアノード及びグランド電位ノード間に接続される。ダイオード１１５のカソードは、ノードＮ２に接続される。容量１１６は、ノードＮ２及びグランド電位ノード間に接続される。

トランス１０４は、整流回路１０３により出力される一次巻線１０５の電圧を変圧し、変圧した電圧を第１の二次巻線１０６及び第２の二次巻線１０７に出力する。具体的には、一次巻線１０５に電圧が印加されると、第１の二次巻線１０６及び第２の二次巻線１０７には一次巻線１０５の電圧より低い電圧が発生する。また、第２の二次巻線１０７に発生する電圧は、第１の二次巻線１０６に発生する電圧より低い電圧である。その理由は、後に、図３（Ａ）、（Ｂ）及び図４（Ａ）、（Ｂ）を参照しながら説明する。

ダイオード１１３及び容量１１４は、第１の平滑化回路であり、トランス１０４の第１の二次巻線１０６の電圧を平滑化し、平滑化した電圧を出力端子ＯＵＴ１及びＯＵＴ２間に出力する。出力端子ＯＵＴ１及びＯＵＴ２間の電圧Ｖ１は、例えば１９Ｖの直流電圧であり、コンピュータ１２１に電源電圧として供給される。

ダイオード１１５及び容量１１６は、第２の平滑化回路であり、トランス１０４の第２の二次巻線１０７の電圧を平滑化し、平滑化した電圧をノードＮ２に出力する。ノードＮ２の電圧Ｖ２は、例えば５Ｖである。

降圧回路１１７は、ノードＮ２の電圧Ｖ２のリップルを低減し、ノードＮ３を介して、制御回路１１０に電源電圧Ｖ３を供給する。電源電圧Ｖ３は、例えば５Ｖである。降圧回路１１７は、リップルを低減するものであるため、消費電力は小さい。なお、ノードＮ２の電圧Ｖ２のリップルが小さい場合には、降圧回路１１７を削除し、ノードＮ２をノードＮ３に接続してもよい。

トランジスタ１０９のゲートには、高周波数パルスのゲート電圧Ｖ４が入力される。制御回路１１０は、電源電圧Ｖ３の供給を受け、出力端子ＯＵＴ１の電圧Ｖ１に応じて、トランジスタ（第１のスイッチ）１０９のゲート電圧（制御信号）Ｖ４のパルス幅を制御する。具体的には、制御回路１１０は、電圧Ｖ１が目標値（例えば１９Ｖ）より低ければゲート電圧Ｖ４のパルス幅を広くし、電圧Ｖ１が目標値（例えば１９Ｖ）より高ければゲート電圧Ｖ４のパルス幅を狭くする。これにより、出力端子ＯＵＴ１の電圧Ｖ１を目標値（例えば１９Ｖ）の一定電圧に維持することができる。

なお、電源回路１２０を交流電源１０１に接続した直後は、ノードＮ２に電圧が発生していないので、制御回路１１０は、降圧回路１１７から電源電圧Ｖ３の供給を受けることができない。そこで、電源回路１２０を交流電源１０１に接続後の一定期間は、第２のスイッチ１１２をオンさせ、制御回路１１０は、抵抗１１１を介してノードＮ１から電源電圧Ｖ３の供給を受ける。上記の一定期間後、ノードＮ２に電圧が発生しているので、第２のスイッチ１１２をオフさせ、制御回路１１０は、上記のように、降圧回路１１７から電源電圧Ｖ３の供給を受ける。

上記のように、制御回路１１０は、５Ｖの電源電圧Ｖ３の供給を受けて動作する。出力端子ＯＵＴ１の電圧Ｖ１は、１９Ｖであるため、制御回路１１０が出力端子ＯＵＴ１から電源電圧の供給を受けるには、１９Ｖから５Ｖへ降圧するための降圧回路が別途、必要になり、その降圧回路での消費電力が大きくなってしまう課題が存在する。また、第２の二次巻線１０７の巻数が１回であっても、ノードＮ２に１９Ｖの電圧Ｖ２が発生する場合がある。その場合も、１９Ｖから５Ｖへ降圧するための降圧回路が別途、必要になり、その降圧回路での消費電力が大きくなってしまう課題が存在する。そこで、本実施形態では、第２の二次巻線１０７により発生する電圧Ｖ２が第１の二次巻線１０６により発生する電圧Ｖ１より低くするためのトランス１０４を設ける。

図２は、図１のトランジスタ１０９のスイッチング周波数及び一次巻線１０５のインダクタンスの関係を示すグラフである。トランジスタ１０９は、ゲート電圧Ｖ４がハイレベルの時にはオンし、ゲート電圧Ｖ４がローレベルの時にはオフする。一次巻線１０５に流れる電流ΔＩｐは、次式で表される。ここで、Ｖｉは整流回路１０３の入力電圧、Ｔはトランジスタ１０９のスイッチング周期、Ｄはゲート電圧Ｖ４のディーティ比、Ｌ１は一次巻線１０５のインダクタンス、ｆはトランジスタ１０９のスイッチング周波数、Ｎは（一次巻線１０５の巻数）／（二次巻線１０６の巻数）の巻数比である。
ΔＩｐ＝Ｖｉ×Ｔ×Ｄ／Ｌ１＝Ｖｉ×Ｄ／（Ｌ１×ｆ）
Ｌ１＝Ｖｉ×Ｄ／（ΔＩｐ×ｆ）＝ＡＬ×Ｎ²
Ｎ＝√（Ｌ１／ＡＬ）

図２は、出力端子ＯＵＴ１に流れる電流が１０Ａ、二次巻線１０６に流れる電流ΔＩｓが１Ａ、巻数比Ｎが５、一次巻線１０５の電流ΔＩｐ＝ΔＩｓ／Ｎ＝０．２Ａの場合のグラフを示す。例えば、一次巻線１０５の巻数は５であり、二次巻線１０６及び１０７の巻数はそれぞれ１である。上式及びグラフに示すように、トランジスタ１０９のスイッチング周波数ｆを高くするほど、一次巻線１０５のインダクタンスＬ１を小さくすることができる。また、上式のように、一次巻線１０５のインダクタンスＬ１が小さくなるほど、巻数比Ｎが小さくなり、一次巻線１０５の巻数を少なくすることができる。その結果、トランス１０４を小型化及び低コスト化することができる。

図３（Ａ）は、本実施形態によるトランス１０４の構成例を示す図である。トランス１０４は、一次巻線１０５、第１の二次巻線１０６、第２の二次巻線１０７及びコア１０８を有する。コア１０８には、第１の貫通孔３０１が設けられる。コア１０８は、フェライト等の磁性材料であり、第１のコア部１０８ｄ及び第２のコア部１０８ｅを接合することにより形成される。

図４（Ａ）は図３（Ａ）の側面図であり、図４（Ｂ）は図４（Ａ）のＢ−Ｂ線に沿った断面図である。コア１０８は、磁束φの磁路を形成する第１の脚部１０８ａと第１の脚部１０８ａの磁路から分岐される第２の脚部１０８ｂ及び第３の脚部１０８ｃとを有する。第２の脚部１０８ｂには磁束φ／２の磁路が形成され、第３の脚部１０８ｃにも磁束φ／２の磁路が形成される。一次巻線１０５は、コア１０８の第１の脚部１０８ａに巻かれる。第１の二次巻線１０６も、コア１０８の第１の脚部１０８ａに巻かれる。第２の二次巻線１０７は、第２の脚部１０８ｂの第１の貫通孔３０１を通り、第２の脚部１０８ｂの一部に巻かれる。

第２の脚部１０８ｂの長さは、Ｌである。第２の二次巻線１０７が巻かれる第２の脚部１０８ｂの領域の長さは、Ｌａである。第２の脚部１０８ｂの幅は、Ｗである。第２の脚部１０８ｂの全体の断面積Ｓｓは、Ｓｓ＝Ｌ×Ｗである。第２の二次巻線１０７が巻かれる第２の脚部１０８ｂの領域の断面積Ｓａは、Ｓａ＝Ｌａ×Ｗである。したがって、断面積Ｓａ及びＳｓは、次式の関係を有する。
Ｓａ＝Ｓｓ×Ｌａ／Ｌ

第１の脚部１０８ａを通過する磁束はφである。第２の脚部１０８ｂの断面積Ｓｓを通過する磁束φｓはφ／２である。これに対し、第２の脚部１０８ｂの断面積Ｓａを通過する磁束φａは、次式で表され、磁束φｓより少ない。
φａ＝φｓ×Ｌａ／Ｌ＝（φ／２）×（Ｌａ／Ｌ）

一次巻線１０５の電圧Ｅ１及び第２の二次巻線１０７の電圧Ｅ２は、ファラデーの法則より、次式で表される。ここで、Ｎ１は一次巻線１０５の巻数、Ｎ２は第２の二次巻線１０７の巻数である。
Ｅ１＝−Ｎ１×ｄφ／ｄｔ
Ｅ２＝−Ｎ２×ｄφａ／ｄｔ
＝（Ｎ２／Ｎ１）×（Ｌａ／Ｌ）×（Ｅ１／２）

以上のように、第２の二次巻線１０７は、コア１０８の第２の脚部１０８ｂを通過する磁束φｓのうちの一部の磁束φａが通過するように、コア１０８の第２の脚部１０８ｂに設けられる。長さＬａを調整することにより、第２の二次巻線１０７の電圧Ｅ２を変えることができる。

図１において、仮に、二次巻線１０６及び１０７を第１の脚部１０８ａにそれぞれ巻数を１回にして巻いた場合、出力端子ＯＵＴ１及びノードＮ２にそれぞれ１９Ｖの電圧が生じる。その場合、図５に示すように、５Ｖの電源電圧Ｖ３を生成するために、１９Ｖの電圧Ｖ２を５Ｖの電源電圧Ｖ３に降圧するための降圧回路５０１が必要になる。降圧回路５０１は、消費電力が大きく、５Ｖ／１９Ｖ＝０．２６＝２６％の低効率になってしまう。

図３（Ｂ）は、第２の二次巻線１０７を第２の脚部１０８ｂの全体に巻いた場合のトランス１０４を示す図である。この場合、Ｌａ＝Ｌとなり、第２の二次巻線１０７の電圧Ｅ２は、次式で表される。
Ｅ２＝（Ｎ２／Ｎ１）×（Ｅ１／２）

この場合、二次巻線１０６及び１０７の巻数が同じであれば、ノードＮ２の電圧Ｖ２は、次式で表される。
Ｖ２＝Ｖ１／２
＝１９Ｖ／２
＝９．５Ｖ

この場合も、５Ｖの電源電圧Ｖ３を生成するために、９．５Ｖの電圧Ｖ２を５Ｖの電源電圧Ｖ３に降圧するための降圧回路５０１が必要になる。降圧回路５０１は、消費電力が大きく、５Ｖ／９．５Ｖ＝０．５３＝５３％の低効率になってしまう。

本実施形態（図３（Ａ））のトランス１０４を用いれば、長さＬａを調整することにより、ノードＮ２の電圧Ｖ２を５Ｖにすることができる。ノードＮ２の電圧Ｖ２は、電源電圧Ｖ３と同じ５Ｖであるので、降圧回路５０１が不要になり、低消費電力化及び低コスト化することができる。

図６は、トランス１０４の構成例を示す図である。コア１０８は、第１のコア部１０８ｄ及び１０８ｅを有する。多層プリント基板６０１は、複数層のプリント基板が重ね合わせられている。各層のプリント基板上には、インダクタンスパターン６０２が配線されている。各層のプリント基板は、ビアホール６０３を有する。各層のプリント基板は、ビアホール６０３を介して、複数層のプリント基板上のインダクタンスパターン６０２を相互に電気的に接続することができる。多層プリント基板６０２のインダクタンスパターン６０１は、一次巻線１０５及び第１の二次巻線１０６に対応する。なお、第２の二次巻線１０７は、導電線（銅線）で形成される。第１のコア部１０８ｄ及び第２のコア部１０８ｅの第１の脚部１０８ａは、多層プリント基板６０１の孔を介して、接合される。

なお、一次巻線１０５及び第１の二次巻線１０６は、多層プリント基板６０１を用いず、導電線（銅線）として、コア１０８の第１の脚部１０８ａに巻いてもよい。ただし、図６のように、多層プリント基板６０１を用いることにより、以下の利点を有する。第１に、多層プリント基板６０１は薄いので、トランス１０４の高さを低くすることができる。第２に、プリント基板の工程を利用し、容易に製作することができる。第３に、体積に対する表面積の比が大きく、放熱上有利になる。第４に、プリント基板の層間キャパシタを予測することができるので、設計が容易である。

図７は、コア１０８に設ける第１の貫通孔３０１の位置を示す図である。第１の貫通孔３０１は、第１の脚部１０８ａを除き、磁束φ／２の磁路である脚部１０８ｂ又は１０８ｃの上面、側面又は下面に設けることができる。

図８（Ａ）及び（Ｂ）は、第１の貫通孔３０１の製造方法を説明するための図である。図８（Ａ）に示すように、第２のコア部１０８ｅの第２の脚部１０８ｂには、第２の凹部３０１ａが設けられる。同様に、第１のコア部１０８ｄの第２の脚部１０８ｂには、第１の凹部３０１ａが設けられる。図８（Ｂ）に示すように、コア１０８は、第１のコア部１０８ｄ及び第２のコア部１０８ｅを接合することにより形成される。第１のコア部１０８ｄ及び第２のコア部１０８ｅの接合部において、第１のコア部１０８ｄの第１の凹部３０１ａ及び第２のコア部１０８ｅの第２の凹部３０１ａにより第１の貫通孔３０１が形成される。コア部１０８ｄ及び１０８ｅに凹部３０１ａを設けることにより、第１の貫通孔３０１を簡単に形成することができ、第１の貫通孔３０１のための孔あけ工程が不要になる。

図９は、本実施形態によるトランス１０４の他の構成例を示す図である。図９は、図８（Ａ）に対して、第２の脚部１０８ｂの凹部３０１ａの他、第３の脚部１０８ｃの凹部３０１ａが設けられている点が異なる。第２のコア部１０８ｅでは、第２の脚部１０８ｂに第３の凹部３０１ａが設けられ、第３の脚部１０８ｃに第４の凹部３０１ａが設けられる。同様に、第１のコア部１０８ｄでは、第２の脚部１０８ｂに第１の凹部３０１ａが設けられ、第３の脚部１０８ｃに第２の凹部３０１ａが設けられる。コア１０８は、第１のコア部１０８ｄ及び第２のコア部１０８ｅを接合することにより形成される。すなわち、第１のコア部１０８ｄは、第２のコア部１０８ｅに対して、上下対称に配置される。

第１のコア部１０８ｄ及び第２のコア部１０８ｅの接合部において、第１のコア部１０８ｄの第２の脚部１０８ｂの第１の凹部３０１ａ及び第２のコア部１０８ｅの第２の脚部１０８ｂの第３の凹部３０１ａにより、第２の脚部１０８ｂに第１の貫通孔３０１が形成される。また、第１のコア部１０８ｄ及び第２のコア部１０８ｅの接合部において、第１のコア部１０８ｄの第３の脚部１０８ｃの第２の凹部３０１ａ及び第２のコア部１０８ｅの第３の脚部１０８ｃの第４の凹部３０１ａにより、第３の脚部１０８ｃに第２の貫通孔３０１が形成される。

第２の脚部１０８ｂの第１の貫通孔３０１には第２の二次巻線１０７が通され、第３の脚部１０８ｃの第２の貫通孔３０１には第２の二次巻線１０７が通されない。第２の脚部１０８ｂ及び第３の脚部１０８ｃの両方に貫通孔３０１を形成することにより、コア１０８の両側の脚部１０８ｂ及び１０８ｃの磁路のバランスをとることができる。

図１０は、本実施形態によるトランス１０４の他の構成例を示す図である。図１０のトランス１０４は、図３（Ａ）のトランス１０４に対して、第１の貫通孔３０１の代わりに、間隔１００２の空間１００１が設けられる。以下、図１０が図３（Ａ）と異なる点を説明する。空間１００１は、コア１０８の磁束の飽和を防止するために設けられる。第１のコア部１０８ｄの第２の脚部１０８ｂと第２のコア部１０８ｅの第２の脚部１０８ｂの間には、間隔１００２の空間１００１が設けられる。また、第１のコア部１０８ｄの第３の脚部１０８ｃと第２のコア部１０８ｅの第３の脚部１０８ｃの間にも、間隔１００２の空間１００１が設けられる。コア１０８の第２の脚部１０８ｂの一部は、空間１００１を介して磁路を形成する。同様に、コア１０８の第３の脚部１０８ｃの一部も、空間１００１を介して磁路を形成する。第２の二次巻線１０７は、空間１００１を通り、図３（Ａ）と同様に、長さＬａの位置に配置される。第２の二次巻線１０７が空間１００１を通るようにすることにより、図３（Ａ）の貫通孔３０１の形成工程が不要になる。

図３（Ａ）及び図１０に示すように、第２の二次巻線１０７は、コア１０８の第２の脚部１０８ｂを通過する磁束φｓのうちの一部の磁束φａが通過するように、コア１０８の第２の脚部１０８ｂに設けられる。第２の二次巻線１０７には第２の脚部１０８ｂを通過する磁束φｓのうちの一部の磁束φａが通過するので、第２の二次巻線１０７に低電圧を発生させることができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 交流電源
１０２ ＥＭＩフィルタ
１０３ 整流回路
１０４ トランス
１０５ 一次巻線
１０６ 第１の二次巻線
１０７ 第２の二次巻線
１０８ コア
１０８ａ 第１の脚部
１０８ｂ 第２の脚部
１０８ｃ 第３の脚部
１０８ｄ 第１のコア部
１０８ｅ 第２のコア部
１０９ ｎチャネル電界効果トランジスタ（第１のスイッチ）
１１０ 制御回路
１１１ 抵抗
１１２ 第２のスイッチ
１１３，１１５ ダイオード
１１４，１１６ 容量
１１７ 降圧回路
１２０ 電源回路
１２１ コンピュータ
３０１ 貫通孔

Claims (5)

1. 磁路を形成する第１の脚部と前記第１の脚部の磁路から分岐される第２の脚部及び第３の脚部とを有するコアと、
   前記コアの第１の脚部に設けられる一次巻線と、
   前記コアの第１の脚部に設けられる第１の二次巻線と、
   前記コアの第２の脚部を通過する磁束のうちの一部の磁束が通過するように、前記コアの第２の脚部に設けられる第２の二次巻線とを有し、
   前記コアの第２の脚部の一部は、空間を介して磁路を形成し、
   前記第２の二次巻線は、前記空間を通っていることを特徴とするトランス。
2. 前記一次巻線及び前記第１の二次巻線は、それぞれ、プリント基板上に配線されたインダクタンスパターンを有することを特徴とする請求項１記載のトランス。
3. 交流電圧を整流する整流回路と、
   一次巻線、第１の二次巻線及び第２の二次巻線を含み、前記整流回路の出力電圧を変圧するトランスと、
   前記トランスの第１の二次巻線の電圧を平滑化する第１の平滑化回路と、
   前記トランスの第２の二次巻線の電圧を平滑化する第２の平滑化回路と、
   前記トランスの一次巻線及び前記整流回路間に接続される第１のスイッチと、
   前記第２の平滑化回路から電源電圧の供給を受け、前記第１の平滑化回路の出力電圧に応じて、前記第１のスイッチの制御信号のパルス幅を制御する制御回路とを有し、
   前記トランスは、磁路を形成する第１の脚部と前記第１の脚部の磁路から分岐される第２の脚部及び第３の脚部とを有するコアを有し、
   前記一次巻線は、前記コアの第１の脚部に設けられ、
   前記第１の二次巻線は、前記コアの第１の脚部に設けられ、
   前記第２の二次巻線は、前記コアの第２の脚部に設けられ、前記コアの第２の脚部を通過する磁束のうちの一部の磁束が通過するように設けられ、
   前記コアの第２の脚部の一部は、空間を介して磁路を形成し、
   前記第２の二次巻線は、前記空間を通っていることを特徴とする電源回路。
4. さらに、前記整流回路の出力ノード及び前記制御回路間に直列に接続される抵抗及び第２のスイッチを有することを特徴とする請求項３記載の電源回路。
5. さらに、前記第２の平滑化回路の出力電圧のリップルを低減して、前記制御回路の前記電源電圧を供給する降圧回路を有することを特徴とする請求項３又は４記載の電源回路。

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