JP2016009862A - チップ電子部品及びその製造方法、並びにその実装基板 - Google Patents

Abstract

【課題】チップインダクタの品質係数、即ち、Ｑ値を改善したチップ電子部品及びその製造方法、並びにその実装基板を提供する。
【解決手段】絶縁基板、及び絶縁基板の少なくとも一面に形成されるコイル導体パターン４２，４４を含む磁性体本体５０と、コイル導体パターン４２，４４の端部と連結されるように磁性体本体５０の両端部に形成された外部電極と、を含み、コイル導体パターン４２，４４は少なくとも１つ以上の溝を含む。
【選択図】図１

Description

本発明は、チップ電子部品及びその製造方法、並びにその実装基板に関する。

チップ電子部品の一つであるインダクタ（ｉｎｄｕｃｔｏｒ）は、抵抗、キャパシタとともに、電子回路を形成してノイズ（Ｎｏｉｓｅ）を除去する代表的な手動素子である。なお、電磁気的特性を用いることでキャパシタと組み合わせて特定周波数帯域の信号を増幅させる共振回路やフィルタ（Ｆｉｌｔｅｒ）回路などの構成に用いられる。

最近、各種の通信デバイスやディスプレイデバイスなどのＩＴデバイスの急速な小型化及び薄膜化に伴い、このようなＩＴデバイスに採用されるインダクタやキャパシタ、トランジスタなどの各種素子にも小型化及び薄型化に対する研究が継続的に行われている。その結果、インダクタも小型かつ高密度の自動表面実装が可能なチップへの転換が加速化しており、薄膜の絶縁基板の上下面にめっきで形成されるコイルパターン上に磁性粉末を樹脂と混合して形成させた薄膜型インダクタの開発が続いている。

このような薄膜型インダクタは、絶縁基板上にコイルパターンを形成した後、外部に磁性体材料を充填して製作する。

一方、上記インダクタの主要市場であるスマートフォンにおける駆動エンジンのような役割をするＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）には、最近、多様かつ複合的なマルチメディア機能の集積に伴い、単純な駆動電力を供給する基本的な機能のみならず、電圧の制御、速くて効率的な充電機能、電圧変換機能及びＵＳＢ送受信機能などがさらに求められている。

これにより、ＤＣ／ＤＣコンバータのスイッチング周波数も増加する傾向にあり、現在は、３ＭＨｚのスイッチング周波数が今後１０ＭＨｚ帯域まで増加すると予想される。

したがって、全体効率が減少することを防ぐために、ともに用いられる外部インダクタのＱ値もこれに応じて高周波帯域に移動しなければならない。

即ち、Ｑ値が高周波帯域に移動可能で、高周波帯域において用いられることができるインダクタに対する研究が必要な実情にある。

特開２００３−２８２３２４号公報

本発明は、チップ電子部品及びその製造方法、並びにその実装基板に関するものである。

上述した課題を解決するための本発明の一実施形態は、絶縁基板、及び上記絶縁基板の少なくとも一面に形成されるコイル導体パターンを含む磁性体本体と、上記コイル導体パターンの端部と連結されるように上記磁性体本体の両端部に形成された外部電極と、を含み、上記コイル導体パターンは少なくとも１つ以上の溝を含むチップ電子部品を提供する。

また、上述した課題を解決するための本発明の他の実施形態は、絶縁基板、及び上記絶縁基板の少なくとも一面に形成されるコイル導体パターンを含む磁性体本体と、上記コイル導体パターンの端部と連結されるように上記磁性体本体の両端部に形成された外部電極と、を含み、上記磁性体本体の長さ方向の断面において、上記コイル導体パターンは、シード層、及び上記シード層上に配置されためっき層を含み、上記コイル導体パターンは少なくとも１つ以上の溝を含み、上記溝は上記めっき層を二つ以上に分割するチップ電子部品を提供する。

なお、上述した課題を解決するための本発明の他の実施形態は、上記絶縁基板の少なくとも一面にシード層を形成する段階と、上記シード層をパターニングする段階と、上記絶縁基板及びシード層上に絶縁材を塗布してパターニングする段階と、上記シード層上にめっき層を形成する段階と、上記絶縁材を除去する段階と、を含み、上記絶縁材を塗布してパターニングする段階は、上記シード層の一部に絶縁材が配置されるように行われ、上記絶縁材を除去した後に、上記金属シード層の上面の一部が露出して上記めっき層に溝が形成されるチップ電子部品の製造方法を提供する。

さらに、上述した課題を解決するための本発明の他の実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された上記チップ電子部品と、を含むチップ電子部品の実装基板を提供する。

本発明の一実施形態のチップ電子部品によると、従来よりもチップインダクタの品質係数、即ち、Ｑ値を改善させることができる。

また、チップインダクタのコイルターン数に差異がないためインダクタンスを類似に維持しながら、従来よりもインダクタのＱ値を高周波帯域に移動させることができる。

なお、本発明の一実施形態のチップ電子部品によると、直流抵抗（Ｒｄｃ）特性を改善させることができる。

本発明の一実施形態によるチップ電子部品のコイル導体パターンが現れるように示した概略斜視図である。 本発明の一実施形態によるチップ電子部品の上部平面図である。 図１のＩ−Ｉ’線に沿った断面図である。 図３のＡ部分を拡大して示した概略図である。 本発明の実施例及び比較例によるチップ電子部品の周波数別のＱ特性を示したグラフである。 本発明の他の実施形態によるチップ電子部品の製造工程図である。 図１のチップ電子部品が印刷回路基板に実装された形状を示した斜視図である。

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

また、明細書全体において、ある構成要素を「含む」というのは、特に反対される記載がない限り、他の構成要素を除外するのではなく、他の構成要素をさらに含むことができることを意味する。

チップ電子部品
以下では、本発明の一実施形態によるチップ電子部品を説明するにあたり、特に、薄膜型インダクタを例に挙げて説明するが、本発明はこれに制限されない。

図１は本発明の一実施形態によるチップ電子部品のコイル導体パターンが現れるように示した概略斜視図であり、図２は本発明の一実施形態によるチップ電子部品の上部平面図であり、図３は図１のＩ−Ｉ’線に沿った断面図であり、図４は図３のＡ部分を拡大して示した概略図である。

図１から図４には、チップ電子部品の一例として電源供給回路の電源ラインに用いられる薄膜型インダクタ１００が示される。上記チップ電子部品は、チップビーズ（ｃｈｉｐ ｂｅａｄｓ）、チップフィルター（ｃｈｉｐ ｆｉｌｔｅｒ）などに適切に応用されることができる。

上記薄膜型インダクタ１００は、磁性体本体５０、絶縁基板２３、及びコイル導体パターン４２、４４を含む。

上記薄膜型インダクタ１００は、絶縁基板２３上にコイル導体パターン４２、４４を形成した後、外部に磁性体材料を充填することで製作することができる。

また、上記薄膜型インダクタ１００の重要な性質である直流抵抗（Ｒｄｃ）を改善させるためにはめっきの面積が重要となる。このため、高い電流密度を加えてめっきがコイルの上方向のみに成長できる異方性めっき工法を適用している。

具体的には、上記インダクタのコイルを形成する絶縁基板のめっき工程は、まず１次パターンめっき工程を行った後、コイルの特定部分にはんだレジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ、ＳＲ）またはドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ、ＤＦＲ）などのような絶縁材を塗布して２次めっきを行う。

上記１次パターンめっき工程によってシード層が形成される。上記２次めっき工程は、絶縁基板上に感光性樹脂（Ｐｈｏｔｏ−Ｒｅｓｉｓｔ）を塗布し、フォトマスク（Ｐｈｏｔｏ Ｍａｓｋ）によってコイル導体パターンを露光、転写して現像処理すると、光が届かない部分のレジスト（Ｒｅｓｉｓｔ）が残るようになるが、この状態においてめっきを行い、残りのレジスト（Ｒｅｓｉｓｔ）を除去すると上記めっき層が形成されるようになる。

上記１次パターンめっき工程の後に、絶縁基板上に２次めっきを行ってめっき層を成長することにより、上記コイル導体パターン４２、４４を絶縁基板２３の上部及び下部に配置させることができる。

一般に、薄膜型インダクタの場合、高いインダクタンス（Ｉｎｄｕｃｔａｎｃｅ、Ｌ）及び低い直流抵抗（Ｒｄｃ）が求められ、特に周波数別のインダクタンス値の偏差が少なければならない場合に主に用いられる部品である。

磁性体本体５０は、薄膜型インダクタ１００の外観をなし、磁気特性を示す材料であれば制限されないが、例えば、フェライトまたは金属系軟磁性材料が充填されて形成されることができる。

上記フェライトとしては、Ｍｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ−Ｃｕ系フェライト、Ｍｎ−Ｍｇ系フェライト、Ｂａ系フェライト、Ｌｉ系フェライトなどを用いることができる。

また、上記金属系軟磁性材料としては、Ｆｅ、Ｓｉ、Ｃｒ、Ａｌ、及びＮｉからなる群より選択されたいずれか１つ以上を含む合金を用いることができる。例えば、Ｆｅ−Ｓｉ−Ｂ−Ｃｒ系非晶質金属粒子を用いることができるが、これに制限されない。

上記金属系軟磁性材料の粒径は０．１μｍ〜３０μｍであることができ、エポキシ（ｅｐｏｘｙ）樹脂またはポリイミド（ｐｏｌｙｉｍｉｄｅ）などの高分子上に分散した形態で含まれることができる。

磁性体本体５０は六面体形状であることができ、本発明の実施形態を明確に説明するために六面体の方向を定義すると、図１に示されるＬ、Ｗ及びＴはそれぞれ長さ方向、幅方向、厚さ方向を示す。

上記磁性体本体５０の内部に形成される絶縁基板２３は、薄膜で形成され、めっきでコイル導体パターン４２、４４を形成することができる材質であれば特に制限されず、例えば、ＰＣＢ基板、フェライト基板、金属系軟磁性基板などで形成されることができる。

上記絶縁基板２３の中央部は貫通されて孔を形成し、上記孔はフェライトまたは金属系軟磁性材料などの磁性体で充填されてコア部を形成することができる。磁性体で充填されるコア部を形成することにより、インダクタンス（Ｉｎｄｕｃｔａｎｃｅ、Ｌ）を向上させることができる。

上記絶縁基板２３の一面にコイル形状のパターンを有するコイル導体パターン４２が形成されることができ、上記絶縁基板２３の反対面にもコイル形状のパターンを有するコイル導体パターン４４が形成されることができる。

上記コイル導体パターン４２、４４は、スパイラル（ｓｐｉｒａｌ）形状のコイルパターンを含むことができる。また、上記絶縁基板２３の一面及び反対面に形成されるコイル導体パターン４２、４４は、上記絶縁基板２３に形成されるビア電極４６によって電気的に接続されることができる。

上記コイル導体パターン４２、４４及びビア電極４６は、電気伝導性に優れた金属を含んで形成されることができ、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）、またはこれらの合金などで形成されることができる。

一方、図面に示されていないが、上記コイル導体パターン４２、４４の表面に絶縁膜が形成されることができる。

上記絶縁膜は、スクリーン印刷法、フォトレジスト（Ｐｈｏｔｏ Ｒｅｓｉｓｔ、ＰＲ）の露光、現像を通じた工程、スプレー（ｓｐｒａｙ）塗布、ディッピング（ｄｉｐｐｉｎｇ）工程などの公知の方法で形成されることができる。

上記絶縁膜は、薄膜で形成されるものであれば特に制限されないが、例えば、フォトレジスト（ＰＲ）、エポキシ（ｅｐｏｘｙ）系樹脂などを含んで形成されることができる。

上記絶縁基板２３の一面に形成されるコイル導体パターン４２の一端部は上記磁性体本体５０の長さ方向の一側面に露出することができ、上記絶縁基板２３の反対面に形成されるコイル導体パターン４４の一端部は上記磁性体本体５０の長さ方向の他側面に露出することができる。

上記磁性体本体５０の長さ方向の両側面に露出する上記コイル導体パターン４２、４４と接続されるように長さ方向の両側面には外部電極３１、３２が形成されることができる。

上記外部電極３１、３２は、上記磁性体本体５０の厚さ方向の両側面及び／または幅方向の両側面に延長されて形成されることができる。

また、上記外部電極３１、３２は、上記磁性体本体５０の下面に形成されることができ、上記磁性体本体５０の長さ方向の両側面に延長されて形成されることができる。

即ち、上記外部電極３１、３２は、特に制限されず、多様な形状で配置されることができる。

上記外部電極３１、３２は、電気伝導性に優れた金属を含んで形成されることができ、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）、銀（Ａｇ）などを単独で、またはこれらの合金などで形成されることができる。

図１を参照すると、上記コイル導体パターン４２、４４が上記磁性体本体５０の下面に水平な形態で配置されるが、これに限定されず、下面に垂直な形態で配置されることもできる。

本発明の一実施形態によると、上記コイル導体パターン４２、４４は、少なくとも１つ以上の溝６１を含む。

一般の薄膜型インダクタの場合、基板を中心に上下コイルが対称的に形成され、この二つのコイルがビアによって連結される。また、上記コイルが位置した部分を除いた基板上の残り部分を除去し、磁性体で充填した後、外部電極を形成してインダクタを完成させる。

一般に、上記コイルは、１つの太いワイヤ（Ｗｉｒｅ）がスパイラル形状に巻かれた形態で製作される。

このように、１つのワイヤ（Ｗｉｒｅ）がスパイラル形状に巻かれた形態で製作される一般の薄膜型インダクタの場合、電流が流れると、作動周波数が大きくなるにつれて、ワイヤに流れる電流が上記ワイヤの表面付近に集中する傾向がある。

上記のような特性を表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）と呼ぶ。

即ち、上記表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）により、一般の薄膜型インダクタの場合、高周波帯域におけるＱ値が低下して効率が低くなるという問題があった。

しかし、本発明の一実施形態によると、上記コイル導体パターン４２、４４は少なくとも１つ以上の溝６１を含むため、上記磁性体本体５０の厚さ方向に一部領域が上記溝６１によって分割されることができる。

図２を参照すると、上記溝６１が２つの場合、上記コイル導体パターン４２、４４は、１つの太いワイヤが上記磁性体本体５０の厚さ方向に３つに分割された形態で配置される。

図２には上記溝６１が２つであるように示されているが、これに制限されず、１つであってもよく、３つ以上であってもよい。

この場合、上記コイル導体パターン４２、４４は、上記コイル導体パターンの分割された個数が上記溝６１の個数に１つが加えられた個数と同一になるように配置されることができる。

図４を参照すると、上記コイル導体パターン４２、４４は、シード層４２ａ、４４ａ、及び上記シード層４２ａ、４４ａ上に配置されためっき層４２ｂ、４４ｂを含むことができる。

上記溝６１は、上記磁性体本体５０の厚さ方向に上記めっき層４２ｂ、４４ｂを貫通して上記シード層４２ａ、４４ａの上部まで形成されることができる。

即ち、上記溝６１が２つである場合、上記コイル導体パターン４２、４４は、１つの太いワイヤが上記磁性体本体５０の厚さ方向に３つに分割されためっき層４２ｂ、４４ｂを有する形態で配置されることができる。

本発明の一実施形態によると、上記コイル導体パターン４２、４４は、１つの太いワイヤが上記磁性体本体５０の厚さ方向に分割された形態を有することから、それぞれの分割された薄いめっき層４２ｂ、４４ｂの中央にまで電流が流れることができるため、相対的に表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）による損失を減少させることができる。

これにより、１つの太いワイヤがスパイラル形状に配置される従来の薄膜型インダクタに比べて本発明の一実施形態による薄膜型インダクタのＱ値は高周波帯域に移動することができる。

また、上記コイル導体パターン４２、４４は上記溝６１によって分割され、上記溝６１は上記磁性体本体５０の厚さ方向に上記めっき層４２ｂ、４４ｂを貫通して上記シード層４２ａ、４４ａの上部まで形成されることから、めっきされた金属の体積が上記シード層４２ａ、４４ａの分だけ増加するため、直流抵抗（Ｒｄｃ）も減少する効果がある。

図４を参照すると、上記溝６１の幅Ｗａは、上記溝６１によって分割された上記めっき層４２ｂ、４４ｂの１つの幅Ｗｃより小さいことができる。

上記溝６１は、上記表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）による損失を減らすために形成されるもので、上記薄膜型インダクタ１００のインダクタンス低下を防ぐためには、上記溝６１の幅Ｗａは上記溝６１によって分割された上記めっき層４２ｂ、４４ｂの１つの幅Ｗｃより小さいことが好ましい。

また、上記溝６１の幅は、上記コイル導体パターン４２または４４間の間隔Ｗｂより小さいことができる。

上記溝６１は上記表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）による損失を減らすために形成されるため、上記溝６１の幅は、上記薄膜型インダクタ１００のショート不良を防ぐための上記コイル導体パターン４２または４４間の間隔Ｗｂよりは小さいことが好ましい。

図４を参照すると、上記シード層４２ａ、４４ａの厚さｔｓは、特に制限されないが、例えば、１０μｍ以上４０μｍ以下であることができる。

上記シード層４２ａ、４４ａの厚さｔｓを１０μｍ以上４０μｍ以下になるように調節することにより、高周波帯域におけるインダクタのＱ値を改善させることができる。

上記シード層４２ａ、４４ａの厚さｔｓが１０μｍ未満の場合は、上記シード層４２ａ、４４ａの厚さｔｓが薄すぎるため直流抵抗（Ｒｄｃ）の減少効果がわずかであることから、高周波帯域におけるインダクタのＱ値が改善される効果がない。

上記シード層４２ａ、４４ａの厚さｔｓが４０μｍを超過すると、上記シード層４２ａ、４４ａの厚さｔｓが厚すぎるため、高周波帯域におけるインダクタのＱ値が低下するという問題がある。

図５は本発明の実施例及び比較例によるチップ電子部品の周波数別のＱ特性を示したグラフである。

図５を参照すると、１つの太いワイヤがスパイラル形状で配置される従来の薄膜型インダクタに該当する比較例より１つの太いワイヤに溝が形成されて分割されたコイル導体パターンを有する実施例の場合、表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）による損失が減少して高周波帯域におけるＱ値が改善されることが分かる。

一方、本発明の他の実施形態によると、絶縁基板２３、及び上記絶縁基板２３の少なくとも一面に形成されるコイル導体パターン４２、４４を含む磁性体本体５０と、上記コイル導体パターン４２、４４の端部と連結されるように上記磁性体本体５０の両端部に形成された外部電極３１、３２と、を含み、上記磁性体本体５０の長さ方向の断面において、上記コイル導体パターン４２、４４は、シード層４２ａ、４４ａ、及び上記シード層４２ａ、４４ａ上に配置されためっき層４２ｂ、４４ｂを含み、上記コイル導体パターン４２、４４は少なくとも１つ以上の溝６１を含み、上記溝６１は上記めっき層４２ｂ、４４ｂを二つ以上に分割するチップ電子部品を提供する。

即ち、上記コイル導体パターン４２、４４は、上記シード層４２ａ、４４ａ、及び上記シード層４２ａ、４４ａ上に配置された分割された形態を有する複数のめっき層４２ｂ、４４ｂを含み、上記シード層４２ａ、４４ａの一部領域にはめっき層４２ｂ、４４ｂが形成されない形態である。

これにより、上記コイル導体パターン４２、４４は、直流抵抗（Ｒｄｃ）が低減され、表面効果（Ｓｋｉｎ Ｅｆｆｅｃｔ）による損失が減少して高周波帯域におけるＱ値が改善されることができる。

その他、本発明の他の実施形態によるチップ電子部品の特徴のうち、上述した本発明の一実施形態によるチップ電子部品の特徴と同一部分は、重複を避けるために省略する。

図６は本発明の他の実施形態によるチップ電子部品の製造工程図である。

以下では、図６を参照して、本発明の他の実施形態によるチップ電子部品の製造工程について説明する。

まず、絶縁基板２３の少なくとも一面にシード層４２ａを形成することができる。

上記シード層４２ａの形成方法は、特に制限されないが、例えば、めっき法によって行われることができる。

また、上記シード層４２ａは、電気伝導性に優れた金属を含んで形成することができ、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、金（Ａｕ）、銅（Ｃｕ）、白金（Ｐｔ）、またはこれらの合金などを用いることができる。

次に、上記シード層４２ａをパターニング（Ｐａｔｔｅｒｎｉｎｇ）する段階を行うことができる。

上記シード層４２ａをパターニング（Ｐａｔｔｅｒｎｉｎｇ）する段階は、特に制限されず、コイル導体パターン４２の幅に応じて適切に行われることができる。

その後、上記絶縁基板２３及びパターニング（Ｐａｔｔｅｒｎｉｎｇ）されたシード層４２ａ上に絶縁材６０を塗布してパターニング（Ｐａｔｔｅｒｎｉｎｇ）する段階を行うことができる。

本発明の他の実施形態によると、上記絶縁材６０のパターニング（Ｐａｔｔｅｒｎｉｎｇ）段階において、後述の通り、コイル導体パターン４２に溝６１を形成させることができる。

具体的には、上記絶縁材６０をパターニング（Ｐａｔｔｅｒｎｉｎｇ）する過程において、上記シード層４２ａ上の一部領域の絶縁材６０を残すことにより、めっき工程後に、絶縁材６０が残る上記シード層４２ａの該当領域は外部に露出するようになり、コイル導体パターンに溝を形成させることができる。

上記絶縁材６０は、はんだレジスト（Ｓｏｌｄｅｒ Ｒｅｓｉｓｔ、ＳＲ）やドライフィルムレジスト（Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ、ＤＦＲ）などであることができるが、これに制限されない。

上記絶縁材６０をパターニング（Ｐａｔｔｅｒｎｉｎｇ）する工程は、絶縁基板上に感光性樹脂（Ｐｈｏｔｏ−Ｒｅｓｉｓｔ）を塗布し、フォトマスク（Ｐｈｏｔｏ Ｍａｓｋ）を用いて溝が形成されたコイル導体パターンを露光、転写して現像処理することで行われることができる。

この場合、光が届かない部分のレジスト（Ｒｅｓｉｓｔ）が残るようになり、この状態において、後述するめっきを行い、残りのレジスト（Ｒｅｓｉｓｔ）を除去すると、めっき層が形成されるようになる。

即ち、上記シード層４２ａ上にめっき層４２ｂを形成する段階を行うことができる。次いで、上記絶縁材６０を除去する段階を行うことができる。これにより、上記絶縁材を除去した後、上記シード層の上面の一部が露出することができる。

上記のような工程により、本発明の一実施形態によると、上記コイル導体パターン４２、４４は１つ以上の溝を含むことができる。

上記絶縁基板２３としては、特に制限されないが、例えば、ＰＣＢ基板、フェライト基板、金属系軟磁性基板などを用いることができ、４０〜１００μｍの厚さであることができる。

上記絶縁基板２３の一部に孔を形成し、伝導性物質を充填してビア電極４６を形成することができる。上記ビア電極４６により、絶縁基板２３の一面及び反対面に形成されるコイル導体パターン４２、４４同士を電気的に接続させることができる。

上記絶縁基板２３の中央部には、ドリル、レーザー、サンドブラスト、パンチング加工などを行って絶縁基板２３を貫通する孔を形成することができる。

続いて、上記コイル導体パターン部４２、４４が形成された絶縁基板２３の上部及び下部に磁性体層を積層して磁性体本体５０を形成することができる。

磁性体層を絶縁基板２３の両面に積層し、ラミネート法または静水圧プレス法によって圧着することで磁性体本体５０を形成することができる。このとき、上記孔を磁性体で充填することにより、コア部を形成することができる。

その後、上記磁性体本体５０の端面に露出するコイル導体パターン部４２、４４と接続されるように外部電極３１、３２を形成することができる。

上記外部電極３１、３２は、電気伝導性に優れた金属を含むペーストを用いることで形成されることができ、例えば、ニッケル（Ｎｉ）、銅（Ｃｕ）、すず（Ｓｎ）、銀（Ａｇ）などの単独またはこれらの合金などを含む伝導性ペーストであることができる。外部電極３１、３２を形成する方法は、外部電極３１、３２の形状により、プリンティング法やディッピング（ｄｉｐｐｉｎｇ）法などを行うことで形成することができる。

その他、上述した本発明の一実施形態によるチップ電子部品の特徴と同一部分に対してはその説明を省略する。

下記表１はシード層の厚さによる高周波帯域におけるインダクタのＱ値を比較したものである。

上記インダクタのＱ値は、１００ＭＨｚの周波数におけるシード層の厚さを変化させながら測定した。

上記表１を参照すると、上記シード層の厚さが４０μｍまでは１００ＭＨｚの周波数において測定されたＱ値が５３．４９以上と高いことが分かる。

これに対し、上記シード層の厚さが４０μｍを超過すると、上記Ｑ値が低くなることが分かる。

したがって、本発明の一実施形態によると、上記シード層の厚さは４０μｍ以下であることが好ましい。

チップ電子部品の実装基板
図７は図１のチップ電子部品が印刷回路基板に実装された形状を示した斜視図である。

図７を参照すると、本実施形態によるチップ電子部品の実装基板２００は、チップ電子部品が水平になるように実装される印刷回路基板２１０、及び印刷回路基板２１０の上面に離隔されるように形成された第１及び第２電極パッド２２１、２２２を含む。

このとき、上記チップ電子部品は、第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態において、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。

その他、上述した本発明の一実施形態によるチップ電子部品の特徴と重複される説明は省略する。

以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

１００ 薄膜型インダクタ
２３ 絶縁基板
３１、３２ 外部電極
４２、４４ コイル導体パターン
４２ａ、４４ａ シード層
４２ｂ、４４ｂ めっき層
４６ ビア電極
５０ 磁性体本体
６０ 絶縁材
６１ 溝
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ はんだ

Claims (16)

1. 絶縁基板、及び前記絶縁基板の少なくとも一面に形成されるコイル導体パターンを含む磁性体本体と、
   前記コイル導体パターンの端部と連結されるように前記磁性体本体の両端部に形成された外部電極と、を含み、
   前記コイル導体パターンは少なくとも１つ以上の溝を含む、チップ電子部品。
2. 前記コイル導体パターンは、シード層、及び前記シード層上に配置されためっき層を含む、請求項１に記載のチップ電子部品。
3. 前記溝は、前記めっき層を貫通して前記シード層の上部まで形成される、請求項２に記載のチップ電子部品。
4. 前記シード層の厚さは、１０μｍ以上４０μｍ以下である、請求項２に記載のチップ電子部品。
5. 前記溝の幅は、前記溝によって分割された前記めっき層の１つの幅より小さい、請求項２に記載のチップ電子部品。
6. 前記溝の幅は、前記コイル導体パターン間の間隔より小さい、請求項１に記載のチップ電子部品。
7. 絶縁基板、及び前記絶縁基板の少なくとも一面に形成されるコイル導体パターンを含む磁性体本体と、
   前記コイル導体パターンの端部と連結されるように前記磁性体本体の両端部に形成された外部電極と、を含み、
   前記磁性体本体の長さ方向の断面において、前記コイル導体パターンは、シード層、及び前記シード層上に配置されためっき層を含み、前記コイル導体パターンは少なくとも１つ以上の溝を含み、前記溝は前記めっき層を二つ以上に分割する、チップ電子部品。
8. 前記溝は、前記めっき層を貫通して前記シード層の上部まで形成される、請求項７に記載のチップ電子部品。
9. 前記シード層の厚さは、１０μｍ以上４０μｍ以下である、請求項７に記載のチップ電子部品。
10. 前記溝の幅は、前記溝によって分割された前記めっき層の１つの幅より小さい、請求項７に記載のチップ電子部品。
11. 前記溝の幅は、前記コイル導体パターン間の間隔より小さい、請求項７に記載のチップ電子部品。
12. 前記絶縁基板の少なくとも一面にシード層を形成する段階と、
    前記シード層をパターニングする段階と、
    前記絶縁基板及びシード層上に絶縁材を塗布してパターニングする段階と、
    前記シード層上にめっき層を形成する段階と、
    前記絶縁材を除去する段階と、を含み、
    前記絶縁材を塗布してパターニングする段階は、前記シード層の一部に絶縁材が配置されるように行われ、前記絶縁材を除去した後に、前記金属シード層の上面の一部が露出して前記めっき層に溝が形成される、チップ電子部品の製造方法。
13. 前記シード層の厚さは、１０μｍ以上４０μｍ以下である、請求項１２に記載のチップ電子部品の製造方法。
14. 前記溝の幅は、前記溝によって分割された前記めっき層の１つの幅より小さい、請求項１２に記載のチップ電子部品の製造方法。
15. 前記溝の幅は、前記コイル導体パターン間の間隔より小さい、請求項１２に記載のチップ電子部品の製造方法。
16. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設置された前記請求項１または７に記載のチップ電子部品と、を含む、チップ電子部品の実装基板。

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