JP2016009789A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】製造コストを抑制しつつ、微細なパターンを形成することに寄与する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第１の方向に延在する基準線上に第１の方向に直交する第２の方向に突き出る第１部分と基準線上に第２の方向とは逆の方向に突き出る第２部分が第１の方向に交互に並ぶ形状を、第２の方向に所定のピッチで配置したパターンが形成された露光マスクを用いて、第１膜上に第１マスクパターンとなる層を形成する工程と、第１マスクパターンを用いて、第１膜の下方に形成された第２膜上に第２マスクパターンとなる層を形成する工程と、を含む。【選択図】図９

Description

本発明は、半導体装置の製造方法に関する。

近年の半導体装置の微細化は、リソグラフィにおいて用いられるマスクパターンの微細化と露光装置の高精度化による微細パターンの転写技術の向上により支えられてきた。しかし、半導体基板上に形成されるパターンの最小寸法が３０ｎｍより小さくなるのに伴い、露光装置の高精度化が難しく、単一露光工程で所望のパターンを形成することが困難となってきた。

そのため、特許文献１及び特許文献２が開示するサイドウォール方式のダブルパターニング（ＤＰＴ）法や、特許文献３が開示する２重露光方式のＤＰＴ法が使用されるようになってきた。

特開２０１１−０４０５６１号公報 特開２０１２−１３４３９５号公報 特開２０１３−０３０５８２号公報

なお、上記先行技術文献の各開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。

２重露光方式のダブルパターニング法により微細なホールパターンを形成する場合を考える。この場合、最初に、第１リソグラフィ工程で第１の方向に延在する第１ハードマスク膜パターンを形成する。次に、第１方向と交差する第２方向に第２リソグラフィ工程を用いて、第２ハードマスク膜パターンを第１ハードマスク膜パターンに重ねて形成する。第１ハードマスク膜パターンと第２ハードマスク膜パターンは格子状に配置されるので、それらに囲まれた部分はマスク膜が存在しないホールパターン領域となる。従って、ドライエッチング法によりホールパターン領域を下方に選択的にエッチングすることで、下層に位置する被加工層にホールが形成できる。

上記の方法により、被加工層に微細なホールパターンを形成する場合、第１ハードマスク膜パターン及び第２ハードマスク膜パターン自身がサイドウォール方式のダブルパターニング法で形成される。そのため、ダブルパターニング法を用いて微細なホールを形成する場合、多大な製造工程が必要となり生産性が低下する。

本発明の第１の視点によれば、第１の方向に延在する基準線上に前記第１の方向に直交する第２の方向に突き出る第１部分と前記基準線上に前記第２の方向とは逆の方向に突き出る第２部分が前記第１の方向に交互に並ぶ形状を、前記第２の方向に所定のピッチで配置したパターンが形成された露光マスクを用いて、第１膜上に第１マスクパターンとなる層を形成する工程と、前記第１マスクパターンを用いて、前記第１膜の下方に形成された第２膜上に第２マスクパターンとなる層を形成する工程と、を含む、半導体装置の製造方法が提供される。

本発明の各視点によれば、製造コストを抑制しつつ、微細なパターンを形成することに寄与する半導体装置の製造方法が提供される。

第１の実施形態に係る半導体装置の制御方法を適用する半導体装置の主要部分の配置の一例を示す平面図である。 図１の活性領域の中心を通り第３の方向Ｗに沿ったＡ１−Ａ１断面を第１の方向Ｘに沿った面に投影した図の一例である。 図１の活性領域の中心を通り第２の方向Ｙに沿ったＢ１−Ｂ１間の断面模式図の一例である。 第１レチクルパターン２００を示す平面図の一例である。 （ａ）半導体装置の平面図と（ｂ）Ｂ２−Ｂ２間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ２−Ｂ２間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ２−Ｂ２間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ２−Ｂ２間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ２−Ｂ２間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ３−Ｂ３間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ３−Ｂ３間の断面模式図の一例を示す図である。 第２レチクルパターン３００を示す平面図の一例である。 半導体装置の平面図の一例を示す図である。 図１３のＡ２−Ａ２間の断面模式図の一例を示す図である。 図１３のＢ４−Ｂ４間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ４−Ｂ４間の断面模式図の一例を示す図である。 （ａ）半導体装置の平面図と（ｂ）Ｂ４−Ｂ４間の断面模式図の一例を示す図である。 図１７のＢ４−Ｂ４間の断面に相当する断面模式図の一例である。 図１７のＢ４−Ｂ４間の断面に相当する断面模式図の一例である。 （ａ）半導体装置の平面図と（ｂ）Ｂ４−Ｂ４間の断面模式図の一例を示す図である。

初めに、一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

一実施形態に係る半導体装置の製造方法は、第１の方向に延在する基準線上に第１の方向に直交する第２の方向に突き出る第１部分（例えば、図４の第１部分２００ａ）と基準線上に第２の方向とは逆の方向に突き出る第２部分（例えば、図４の第２部分２００ｂ）が第１の方向に交互に並ぶ形状を、第２の方向に所定のピッチで配置したパターン（例えば、図４に示す第１レチクルパターン２００）が形成された露光マスクを用いて、第１膜（例えば、図６の非晶質カーボン９４）上に第１マスクパターンとなる層を形成する工程と、第１マスクパターンを用いて、第１膜の下方に形成された第２膜（例えば、図９に示す窒化シリコン４０）上に第２マスクパターンとなる層を形成する工程と、を含む。

上記の半導体装置の製造方法は、微細なパターンを生成するための２つのマスクパターンを、２重露光方式でもサイドウォール方式でもない方法により形成するため製造コストを抑制することができる。

以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。

［第１の実施形態］
第１の実施形態に係る半導体装置の製造方法及び半導体装置について、図面を参照して詳細に説明する。

以下の説明で用いる図面は、理解を容易にするために便宜上、特定の部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本願開示はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

初めに、第１の実施形態に係る半導体装置の製造方法を適用する半導体装置の構造について、図１〜図３を参照しつつ説明する。

図１は、第１の実施形態に係る半導体装置の制御方法を適用する半導体装置の主要部分の配置の一例を示す平面図である。なお、図１（ｂ）は、半導体基板の表面に形成される素子分離領域と活性領域を図示する平面図である。図２は、図１の活性領域の中心を通り第３の方向Ｗに沿ったＡ１−Ａ１断面を第１の方向Ｘに沿った面に投影した図の一例である。図３は、図１の活性領域の中心を通り第２の方向Ｙに沿ったＢ１−Ｂ１間の断面模式図の一例である。

図１〜図３に示す半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）として動作するものであり、半導体基板の面内にメモリセル領域とその周辺に位置する周辺回路領域を有する。メモリセル領域は、マトリクス状に並んで配置される複数のメモリセルを有する。一方、周辺回路領域は、各メモリセルの動作を制御するための回路が形成される領域である。図１を初めとする本実施形態の説明に使用する図面は、メモリセル領域の一部を示す図である。

図１〜図３を参照すると、メモリセル領域は、第１素子分離領域１０２と、第２素子分離領域１０３と、活性領域１０４と、第１ゲート電極１１１と第２ゲート電極１１２と、ビット線１１６と、容量素子１２７と、を有する。

第１素子分離領域１０２は、半導体基板１０１の表面において、第３の方向Ｗに傾きつつ第１の方向Ｘに延在するように配置される。また、第１素子分離領域１０２は、第２の方向Ｙに最小露光寸法Ｆの２倍のピッチ（２Ｆ）で、幅が最小露光寸法Ｆとなるように配置される。

第２素子分離領域１０３は、半導体基板１０１の表面において、第２の方向Ｙに延在するように配置される。また、第２素子分離領域１０３は、第１の方向Ｘに最小露光寸法Ｆの４倍のピッチ（４Ｆ；以降ピッチＬ５と表記する）にて、その幅が最小露光寸法Ｆ（以降、幅Ｌ４と表記）となるように配置される。

活性領域１０４は、半導体基板１０１の表面にて第１素子分離領域１０２と第２素子分離領域１０３により区画された矩形状の領域（図１（ｂ）の灰色の領域）である。また、活性領域１０４は、第２の方向Ｙと第３の方向Ｗのそれぞれに繰り返して配置される。

第１ゲート電極１１１と第２ゲート電極１１２は、第２の方向Ｙに延在する。第１ゲート電極１１１と第２ゲート電極１１２は、第２の方向Ｙに整列している活性領域１０４を、最小露光寸法Ｆよりも狭い３つの領域に分割するように配置される。

第１ゲート電極１１１と第２ゲート電極１１２により分割される活性領域１０４の幅をそれぞれ、幅Ｌ８、幅Ｌ７、幅Ｌ８と表記する。また、第１ゲート電極１１１と第２ゲート電極１１２自身の幅を、幅Ｌ６と表記する。第１ゲート電極１１１と第２ゲート電極１１２の幅Ｌは、最小露光寸法Ｆよりも狭い。

ビット線１１６は、活性領域１０４上方の領域、且つ、第１ゲート電極１１１と第２ゲート電極１１２により挟まれた領域であって、第１の方向Ｘに対して第３の方向Ｗとは逆の方向に傾く第５の方向Ｖに沿った領域と、第１素子分離領域１０２上方の領域、且つ、第３の方向Ｗに沿った領域と、から構成される。なお、図１（ａ）において、ビット線１１６は網掛けの領域にて図示している。ビット線１１６は、第２の方向Ｙにビット線配置ピッチＰ３にて繰り返して配置される。

容量素子１２７は、活性領域１０４の第２素子分離領域１０３と第１ゲート電極１１１により挟まれた領域と、活性領域１０４の第２素子分離領域１０３と第２ゲート電極１１２により挟まれた領域と、のそれぞれの領域の上方に配置される。複数の容量素子１２７のそれぞれは、ピッチＰ１の六方細密配置Ｃにより配置される。

次に、図２及び図３を参照しつつ、半導体装置の構造を説明する。

半導体装置は、半導体基板１０１の表面に上述の配置にて、例えば、深さ２００ｎｍまで配置された第１素子分離領域１０２と第２素子分離領域１０３を有する。また、半導体装置は、半導体基板１０１の表面に、第１素子分離領域１０２と第２素子分離領域１０３により区画された活性領域１０４を有する。

半導体装置は、第２の方向に延在し、活性領域１０４を３分割すると共に、例えば、深さ１５０ｎｍまでに配置された第１ワードトレンチ１０５と第２ワードトレンチ１０６を有する。第１ワードトレンチ１０５と第２ワードトレンチ１０６により活性領域１０４が分割されることにより、第１半導体ピラー１０７、第２半導体ピラー１０８及び第３半導体ピラー１０９が形成される。

半導体装置は、第１ワードトレンチ１０５と第２ワードトレンチ１０６の内面に露出し、第１半導体ピラー１０７、第２半導体ピラー１０８及び第３半導体ピラー１０９の表面に配置されたゲート絶縁膜１１０を有する。

第１ゲート電極１１１は、第１ワードトレンチ１０５の底部から、例えば、７０ｎｍの高さにて形成される。第２ゲート電極１１２は、第２ワードトレンチ１０６の底部から、例えば、７０ｎｍの高さにて形成される。

半導体装置は、ゲート電極が形成されていない、第１ワードトレンチ１０５と第２ワードトレンチ１０６の残余の部分を埋設するように、半導体基板１０１の表面から、例えば、高さ２０ｎｍまで配置されたゲートキャップ１１３を有する。また、半導体装置は、ゲートキャップ１１３以外の領域において、半導体基板１０１の表面から、例えば、高さ２０ｎｍまで配置された第１層間絶縁膜１１４を有する。

半導体装置は、第１層間絶縁膜１１４を貫通し、第２半導体ピラー１０８の上面に接続するように配置されたビット線コンタクトプラグ１１５を有する。ビット線１１６は、図１を用いて説明した配置にてビット線コンタクトプラグ１１５の上面に接続される。

ビット線１１６の上面には、カバー膜１１７が配置される。ビット線１１６とカバー膜１１７の側面にはライナー膜１１８が配置される。半導体装置は、ビット線１１６、カバー膜１１７及びライナー膜１１８の間に配置される第２層間絶縁膜１１９を有する。

半導体装置は、第２層間絶縁膜１１９を貫通し、第１半導体ピラー１０７及び第３半導体ピラー１０９の上面に接続される容量コンタクトプラグ１２０を有する。第２層間絶縁膜１１９と容量コンタクトプラグ１２０上には、ストップ膜１２１が形成される。さらに、ストップ膜１２１の上には第３層間絶縁膜１２２が形成される。

半導体装置は、第３層間絶縁膜１２２とストップ膜１２１を貫通すると共に、容量コンタクトプラグ１２０に上面に到達するシリンダー穴１２３を有する。シリンダー穴１２３は、図１を用いて説明した六方細密配置Ｃにて配置される。

半導体装置は、シリンダー穴１２３の内側に、下部電極１２４、容量絶縁膜１２５及び上部電極１２６から構成される容量素子１２７を有する。なお、第１の実施形態では、容量素子１２７はシリンダー穴１２３の内側を用いるコンケーブ型の容量として説明するが、容量素子１２７の構造を限定する趣旨ではない。容量素子１２７は、クラウン型を初めとする他の構造を有していてもよい。

＜半導体装置の製造方法＞
次に、第１の実施形態に係る半導体装置の製造方法を図４〜図１１を用いて説明する。

図４は、第１レチクルパターン２００を示す平面図の一例である。

図４を参照すると、第１レチクルパターン２００は、第１部分２００ａと第２部分２００ｂからなる第１形状２００ｃが、第１の方向ＸにピッチＬ３で、第２の方向ＹにピッチＰ２で繰り返すパターンである。なお、ピッチＰ２は、シリンダー配置ピッチＰ１の２倍のピッチである。

第１部分２００ａは、一辺が基準線Ｓ上で長さＬ２の長さを持ち、基準線Ｓより第２方向Ｙ２へ幅Ｄ１分突出し、基準線Ｓと相対する他の一辺の長さがＬ１である凸形状を有している。第２部分２００ｂは、一辺が基準線Ｓ上で長さＬ２の長さを持ち、基準線Ｓより第１部分２００ａとは逆の方向へ幅Ｄ１分突出し、基準線Ｓと相対する他の一辺の長さがＬ１である凸形状を有している。また、長さＬ２は長さＬ１よりも長い。

なお、第１の実施形態では、第１部分２００ａと第２部分２００ｂの形状は台形形状として説明するが、第１部分２００ａ及び第２部分２００ｂの形状を限定する趣旨ではない。第１部分２００ａは第２の方向Ｙに突き出ており、第２部分２００ｂは第１部分２００ａが突き出る方向と逆の方向に突き出ていればよい。

図５を参照すると、ＣＶＤ（Chemical Vapor Deposition）法を初めとした公知の製造方法にて、半導体基板１０１の全面にストップ膜１２１と第３層間絶縁膜１２２が成膜される。次に、第３層間絶縁膜１２２の上に窒化シリコン４０と非晶質カーボン９４を順に成膜し、その上に第１反射防止膜（ＢＡＲＣ；Bottom Anti Reflective Coating）９３ａを塗布する。次に、第１反射防止膜９３ａの全面にレジスト９１を塗布する。その後、上述の第１レチクルパターン２００を用いるリソグラフィ工程により、第１マスクパターン２０１を第１反射防止膜９３ａの上に形成する。

図６を参照すると、第１マスクパターン２０１をマスクとする反射防止膜エッチングにより、第１マスクパターン２０１が第１反射防止膜９３ａに転写される。その結果、第１反射防止膜９３ａに第１凹部２０２が形成され、その底に非晶質カーボン９４が現れる。

図７を参照すると、第１凹部２０２の底面と側壁を含む非晶質カーボン９４の表面に、マルチレーヤーデポジション法により、厚さＤ２のマルチレーヤーデポジション酸化シリコン３１（以降、ＭＬＤ−ＳｉＯ３１と表記する）が成膜される。

図８を参照すると、酸化膜エッチバックにより、非晶質カーボン９４が現れるまでＭＬＤ−ＳｉＯ３１がエッチバックされ、ＭＬＤ−ＳｉＯ３１が第１反射防止膜９３ａの側面に残る。この残ったＭＬＤ−ＳｉＯ３１は、第２の方向Ｙへシリンダー配置ピッチＰ１で繰り返す蛇行したパターンとなる。

図９を参照すると、酸化シリコンに対して非晶質カーボンの選択比が高いエッチングにより、ＭＬＤ−ＳｉＯ３１をマスクとして非晶質カーボン９４がエッチングされる。その結果、第１形状２００ｃの開口が第２の方向Ｙへシリンダー配置ピッチＰ１で繰り返す蛇行した第２マスクパターン２０３が形成される。

図１０を参照すると、非晶質カーボンに対して窒化シリコンの選択比が高いエッチングにより、第２マスクパターン２０３をマスクとして窒化シリコン４０がエッチングされる。その際、プロセス条件を調整して開口を狭めるようにエッチングすることで、各開口が独立した第３マスクパターン２０４を形成する。この第３マスクパターン２０４の開口部は、六方細密配置Ｃの配置となる。

図１１を参照すると、第３マスクパターン２０４をマスクとするドライエッチングにより、第３層間絶縁膜１２２とストップ膜１２１を貫通し、容量コンタクトプラグ１２０の上面が現れるまでエッチングすることで、シリンダー穴１２３が形成される。その際、シリンダー穴１２３の形状が円形に広がるようにエッチング条件を調整する。その結果、六方細密配置Ｃのシリンダー穴１２３を容易に得ることができる。

最終的には、シリンダー穴１２３の内側を用いる容量素子形成工程を経て、図１〜図３を用いて説明した半導体装置が製造される。

以上のように、第１の実施形態では、第１部分２００ａと第２部分２００ｂからなる第１形状２００ｃを一単位とし、第１形状２００ｃが第１の方向Ｘと第２の方向Ｙに繰り返し配置される第１レチクルパターン２００を使用する。第１レチクルパターン２００は、第２の方向Ｙに関し、対象となる最終パターンであるシリンダー配置ピッチＰ１の２倍のピッチを有する。この第１レチクルパターン２００を用いて、ダブルパターニングを行った後、マスクパターンを分離独立させることで六方細密配置のシリンダーパターンが容易に形成できる。

［第２の実施形態］
次に、第２の実施形態に係る半導体装置の製造方法について図１２〜図２０を用いて説明する。

第２の実施形態に係る半導体装置の製造方法を適用する半導体装置の構造は、第１の実施形態にて図１〜図３を用いて説明した半導体装置と相違する点はないので、説明を省略する。

図１２は、第２レチクルパターン３００を示す平面図の一例である。

図１２を参照すると、第２レチクルパターン３００は、第３部分３００ａと第４部分３００ｂからなる第２形状３００ｃが、第１の方向ＸにピッチＬ６で、第２の方向ＹにピッチＰ４で繰り返すパターンである。なお、ピッチＰ４は、ビット線配置ピッチＰ３の２倍のピッチである。

第３部分３００ａは、一辺が基準線Ｓ上で長さＬ５の長さを持ち、基準線Ｓより第２方向Ｙ２へ幅Ｄ３分突出し、基準線Ｓと相対する他の一辺の長さがＬ４である凸形状を有している。第４部分３００ｂは、一辺が基準線Ｓ上で長さＬ５の長さを持ち、基準線Ｓより第３部分３００ａとは逆の方向へ幅Ｄ１分突出し、基準線Ｓと相対する他の一辺の長さがＬ４である凸形状を有している。なお、長さＬ５は長さＬ４よりも長い。なお、第１の実施形態にて説明した第１レチクルパターン２００の形状と第２レチクルパターン３００の形状は相似の関係にある。

図１３〜図１５を参照すると、公知の製造工程にてビット線コンタクトまで製造した後、半導体基板１０１の全面にタングステン１１と窒化シリコン４０が順に成膜される。その後、成膜された窒化シリコン４０の上に、第２反射防止膜９３ｂを塗布する。なお、半導体基板１０１の全面に成膜するのはタングステン１１に限られず、他の導電材料や金属複合膜であってもよい。

次に、半導体基板１０１の全面にレジスト９１を塗布し、図１２を参照して説明した第２レチクルパターン３００を用いたリソグラフィにより、第４マスクパターン３０１を形成する。その際、露光時のフォーカスをずらすように調整し、第２レチクルパターン３００の第３部分３００ａと第４部分３００ｂが接する部分を幅Ｄ４まで太らせることで、第２の方向Ｙへビット線配置ピッチＰ３の２倍のピッチＰ４で繰り返す蛇行した形状を形成する。

図１６を参照すると、第４マスクパターン３０１をマスクとする反射防止膜エッチングにより第２反射防止膜９３ｂを、窒化シリコン４０が現れるまでエッチングすることで、第２凹部３０２が形成される。

図１７を参照すると、第２凹部３０２の底面、側壁を含む半導体基板１０１の全面にマルチレーヤーデポジション法により、厚さＤ５のＭＬＤ−ＳｉＯ３１が成膜される。その結果、第２凹部３０２は、底面及び側壁から厚さＤ５の分狭くなり、第３凹部３０３が形成される。

図１８は、図１７のＢ４−Ｂ４間の断面に相当する断面模式図の一例である。図１８を参照すると、第３凹部３０３を埋設するように半導体基板１０１の全面に第３反射防止膜９３ｃが塗布される。

図１９は、図１７のＢ４−Ｂ４間の断面に相当する断面模式図の一例である。図１９を参照すると、反射防止膜エッチングにより第３反射防止膜９３ｃが、ＭＬＤ−ＳｉＯ３１が現れるまでエッチングされる。

図２０を参照すると、酸化シリコンエッチングにより、ＭＬＤ−ＳｉＯ３１がエッチングされる。その結果、第２反射防止膜９３ｂと第３反射防止膜９３ｃと第３反射防止膜９３ｃによりマスクされたＭＬＤ−ＳｉＯ３１の一部が残り、第２の方向Ｙへビット線配置ピッチＰ３で繰り返す蛇行した形状の第５マスクパターン３０５が形成される。即ち、第２の方向Ｙへビット線配置ピッチＰ３で繰り返す蛇行した形状を容易に形成できる。

その後、公知のビット線、第２層間絶縁膜、容量コンタクトプラグ、容量素子形成工程を経ることで、半導体装置が製造できる。

以上のように、第２の実施形態では、第３部分３００ａと第４部分３００ｂからなる第２形状３００ｃを一単位とし、第２形状３００ｃが第１の方向Ｘと第２の方向Ｙに繰り返し配置される第２レチクルパターン３００を使用する。第２レチクルパターン３００は、第２の方向Ｙに関し、対象となる最終パターンであるビット線配置ピッチＰ３の２倍のピッチを有する。この第２レチクルパターン３００を用いつつ、デフォーカスによりパターンの一部を肥大化させる（太らせる）ことで蛇行したパターン（スネーク状のパターン）を形成した後に、ダブルパターニングにより最終パターンとなる蛇行したハードマスクを形成する。形成したハードマスクを用いて、導体膜をエッチングすることでビット線のためのパターンが容易に形成できる。

なお、引用した上記の特許文献等の各開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

１１ タングステン
３１ マルチレーヤーデポジション酸化シリコン（ＭＬＤ−ＳｉＯ）
４０ 窒化シリコン
９１ レジスト
９３ａ 第１反射防止膜
９３ｂ 第２反射防止膜
９３ｃ 第３反射防止膜
９４ 非晶質カーボン
１０１ 半導体基板
１０２ 第１素子分離領域
１０３ 第２素子分離領域
１０４ 活性領域
１０５ 第１ワードトレンチ
１０６ 第２ワードトレンチ
１０７ 第１半導体ピラー
１０８ 第２半導体ピラー
１０９ 第３半導体ピラー
１１０ ゲート絶縁膜
１１１ 第１ゲート電極
１１２ 第２ゲート電極
１１３ ゲートキャップ
１１４ 第１層間絶縁膜
１１５ ビット線コンタクトプラグ
１１６ ビット線
１１７ カバー膜
１１８ ライナー膜
１１９ 第２層間絶縁膜
１２０ 容量コンタクトプラグ
１２１ ストップ膜
１２２ 第３層間絶縁膜
１２３ シリンダー穴
１２４ 下部電極
１２５ 容量絶縁膜
１２６ 上部電極
１２７ 容量素子
２００ 第１レチクルパターン
２００ａ 第１部分
２００ｂ 第２部分
２００ｃ 第１形状
２０１ 第１マスクパターン
２０２ 第１凹部
２０３ 第２マスクパターン
２０４ 第３マスクパターン
３００ 第２レチクルパターン
３００ａ 第３部分
３００ｂ 第４部分
３００ｃ 第２形状
３０１ 第４マスクパターン
３０２ 第２凹部
３０３ 第３凹部
３０５ 第５マスクパターン

Claims (8)

1. 第１の方向に延在する基準線上に前記第１の方向に直交する第２の方向に突き出る第１部分と前記基準線上に前記第２の方向とは逆の方向に突き出る第２部分が前記第１の方向に交互に並ぶ形状を、前記第２の方向に所定のピッチで配置したパターンが形成された露光マスクを用いて、第１膜上に第１マスクパターンとなる層を形成する工程と、
   前記第１マスクパターンを用いて、前記第１膜の下方に形成された第２膜上に第２マスクパターンとなる層を形成する工程と、
   を含む、半導体装置の製造方法。
2. 前記第１マスクパターンの側部を含む前記第１膜の表面に所定の厚さにて第１絶縁膜を形成する工程と、
   前記形成された第１絶縁膜を、前記第１膜が露出するまでエッチングする工程と、
   をさらに含み、
   前記第２マスクパターンとなる層を形成する工程は、前記エッチングされた第１絶縁膜をマスクとして前記第１膜を選択的にエッチングする工程を含む、請求項１の半導体装置の製造方法。
3. 前記第２マスクパターンとなる層をマスクとして、前記第２膜をエッチングすることで、前記第２膜の下方に形成された第２絶縁膜上に第３マスクパターンとなる層を形成する工程をさらに含む、請求項２の半導体装置の製造方法。
4. 前記第３マスクパターンをマスクとして、前記第２絶縁膜をエッチングすることで、前記第２絶縁膜の下方の半導体基板上に六方細密配置される、複数のホールを形成する工程をさらに含む請求項３の半導体装置の製造方法。
5. 前記露光マスクにおける前記所定のピッチは、前記六方細密配置の前記第２の方向におけるピッチの２倍である、請求項４の半導体装置の製造方法。
6. 前記第１マスクパターンとなる層を形成する工程は、前記第１部分と前記第２部分が前記基準線上で接続するようにフォーカスをずらして露光することで、前記第１マスクパターンを形成する請求項１の半導体装置の製造方法。
7. 前記第２マスクパターンとなる層を形成する工程は、
   前記第１マスクパターンをマスクとして前記第１膜をエッチングする工程と、
   前記エッチングされた第１膜の側部を含む前記第２膜の表面に所定の厚さにて絶縁膜を成膜し、凹部を形成する工程と、
   前記凹部を埋設するように、第３膜を形成する工程と、
   前記第３膜を、前記第１絶縁膜が露出するまでエッチングする工程と、
   前記絶縁膜を選択的にエッチングする工程と、
   を含む、請求項６の半導体装置の製造方法。
8. 前記露光マスクにおける前記所定のピッチは、前記第２マスクパターンの前記第２の方向におけるピッチの２倍である、請求項６又は７の半導体装置の製造方法。

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