JP2015515841A - 調整可能ループ・フィルター特性を有するクラスｄオーディオ・アンプ - Google Patents

Abstract

【課題】本願発明は、パルス幅変調器、調整可能ループ・フィルター、および、フィードバック・ループを備えるクラスＤオーディオ・アンプに関するものである。【解決手段】パルス幅変調器は、第１の出力ドライバのスイッチ制御端子のそれぞれに対する調整可能変調周波数におけるパルス幅変調制御信号の第１のセットを生成する。クラスＤオーディオ・アンプのコントローラは、調整可能変調周波数の周波数設定に基づいて、調整可能ループ・フィルターの周波数特性を制御するように構成される。【選択図】図１

Description

本願発明は、パルス幅変調器、調整可能ループ・フィルター、および、フィードバック・ループを備えるクラスＤオーディオ・アンプに関するものである。パルス幅変調器は、第１の出力ドライバのスイッチ制御端末のそれぞれに対する調整可能変調周波数におけるパルス幅変調制御信号の最初のセットを生成する。クラスＤオーディオ・アンプのコントローラは、調整可能変調周波数の周波数設定に基づいて、調整可能ループ・フィルターの周波数特性を制御するように構成される。

クラスＤオーディオ・アンプは、一般に、ラウドスピーカ負荷にわたりパルス幅変調（ＰＷＭ）またはパルス密度変調（ＰＤＭ）信号を切り替えることによって、ラウドスピーカ負荷のエネルギー効率の良いオーディオ・ドライブを提供すると認められる、良く知られたタイプのオーディオ・パワー増幅器である。典型的には、クラスＤオーディオ・アンプは、ラウドスピーカ全体に反対位相のパルス幅変調またはパルス密度変調オーディオ信号を印加するために、ラウドスピーカ負荷のそれぞれの側または端子に接続する出力端子のペアを有するＨ−ブリッジ・ドライバを備える。パルス幅変調オーディオ信号のためのいくつかの変調スキームが、先行技術のＰＷＭベースのクラスＤアンプにおいて利用されてきた。いわゆるＡＤ変調において、パルス幅変調オーディオ信号は、Ｈ−ブリッジの各々の出力端子またはノードにおいて、逆位相の２つの異なるレベルの間で、切り替えられる、または、トグルする。この２つの異なるレベルは、典型的には、それぞれ、例えば、クラスＤアンプの正と負のＤＣ電源レールのような、上位、下位の電源レールに対応する。いわゆるＢＤ変調において、前記ラウドスピーカ負荷にわたるパルス幅変調信号は、３レベル間で交互に切り替えられる。そのうちの２つのレベルは、上記の上位、下位の電源レールに対応し、第３のレベルは、ラウドスピーカ負荷の両方の端子を、ＤＣ電源レールのうちの１つに同時に引っぱることによって得られる０レベルである。複数レベルＰＷＭ変調において、本願出願人の同時係属の特許出願ＰＣＴ／ＥＰ２０１１／０６８８７３に記載されているように、第３の供給電圧レベルは、しばしば、正と負とのＤＣ電源レールの間の中間得ベルにセットされ、たとえば、３レベルまたは５レベル・パルス幅変調信号を、適切に構成された出力ドライバによってラウドスピーカ負荷にわたり印加することができる出力ドライバの出力ノードに印加される。

本願発明の発明者は、オーディオ入力信号の特定の特性にしたがって、パルス幅変調器の変調周波数を調整することによって、クラスＤアンプにおける顕著な性能改善を得た。変調周波数調整は、例えば、ＥＭＩ放出を減少させる、出力スイッチ・デバイスにおける電力損失を減少させるなど、いくつかの理由によって、有益である。しかしながら、クラスＤオーディオ・アンプのループ・フィルターの周波数応答特性は、通常、フィードバック・ループが、完全な出力パワー、および、変調周波数の最大のセッティングにおける、コンポーネント拡大と生産拡大のための要求された安全性の限界の範囲内でちょうど安定なままであるように、設計されるか、選択される。このループ・フィルター設計は、フィードバック・ループの中のクラスＤアンプの回路とコンポーネントの非理想的ふるまいによって導入される歪み・雑音生成メカニズムを抑制するために有利である。しかしながら、調整可能変調の最大のセッティングにおけるループ・フィルターのちょうど安定した設計は、最大の周波数設定より低い変調周波数が選ばれるならば、フィードバック・ループが不安定になる傾向があることを意味する。そのような低い変調周波数は、さもなければ、先に述べたように、たとえば、電力を節約するために有利である。これゆえに、調整可能ループ・フィルターの周波数応答特性を、パルス幅変調器の変調周波数の特定のセッティングに対するループ安定度制約の中でオーディオ帯域幅（２０Ｈｚ〜２０ｋＨｚ）を通してフィードバック・ループの最も高い可能なループ利得を得るために、変調周波数の現在の設定、そして、選択的に、負荷電力レベルに対して、調整あるいは適応させることは有利である。

したがって、ＥＭＩ雑音のレベルを減少したクラスＤオーディオ・アンプは、非常に望ましいものである。同様に、特に、低いか小さなオーディオ入力信号レベルおいて電力効率を改善したクラスＤアンプは、また、非常に有利なものである。最後に、さらにコンパクトで、電力効率が良く、信頼性があり、そして、よりコストが低いカスタマに対するクラスＤアンプ・ソリューション、および、他のタイプのオーディオ製品を提供するために、外部負荷インダクタおよび負荷キャパシタのサイズを減少することは、望ましい。

本願発明の第１の態様は、−負荷信号をそれに供給するラウドスピーカ負荷に接続可能な、第１の出力ノードを備える第１の出力ドライバを備えているクラスＤオーディオ・アンプに関するものである。この第１のドライバは、第１の供給電圧と第１の出力ノードの間で接続する１つ以上の半導体スイッチを備えるアッパー・レッグと、第１の出力ノードと第２の供給電圧の間で接続する１つ以上の半導体スイッチを備えるローワー・レッグとを備え、ここで、半導体スイッチの各々は、オン状態またはオフ状態に選択的に半導体スイッチを設定するために、半導体スイッチの状態を制御するのに適しているスイッチ制御端末を備えている。このクラスＤオーディオ・アンプＡは、更に、フィルタ処理したオーディオ信号の受信、および、前記第１の出力ドライバのそれぞれのスイッチ制御端末に対する調整可能変調周波数におけるパルス幅変調制御信号の第１のセットの生成のためのパルス幅変調器と、−調整可能ループ・フィルターと、音声入力信号および負荷信号から導出されたフィードバック信号に接続する加算ノードとを備えるフィードバック・ループとを備える。このフィードバック・ループは、加算ノードに信号をこのフィードバックを接続させるように構成されている。コントローラは、パルス幅変調制御信号の前記第１セットの調整可能変調周波数の周波数設定に基づいて、調整可能ループ・フィルターの周波数特性を制御するように構成されている。

コントローラは、たとえばソフトウェア・プログラム可能ＤＳＰ、または物理的に配線されたカスタマイズＤＳＰ、たとえば、ＡＳＩＣに集積されたデジタル・ステート・マシンを備えるデジタル・シグナル・プロセッサ（ＤＳＰ）を備えることができる。他の実施形態において、コントローラは、適切に構成されたフィールドＰＬＡ（ＦＰＧＡ）を備えることができる。コントローラがソフトウェア・プログラム可能ＤＳＰを備えるならば、ＥＥＰＲＯＭまたはフラッシュ・メモリ・デバイスの中に位置する不揮発性メモリ空間は、複数の半導体スイッチならびに他の機能に対して、それぞれのパルス幅変調制御信号を生成する適切なプログラム命令またはルーチンを備えることができる。半導体スイッチに対するパルス幅変調制御信号の第１のセットの個々の制御信号は、適切なＤＳＰプログラムまたはアルゴリズムによって生成され、個々の半導体スイッチに直接印加することができる。他の実施形態において、パルス幅変調制御信号の第１のセットは、複数の半導体スイッチに対して、制御信号の振幅レベルを適切なレベルへ上げるために、ゲートまたはプレ・ドライバ回路を通して接続することができる。多くのアプリケーションにおいて、ゲート・ドライバは、１５０ｋＨｚと５ＭＨｚの間の変調周波数を有するパルス幅変調信号を含むことができる。この実施形態において、第１のドライバ出力は、クラスＤオーディオ・アンプからのＰＷＭ変調負荷信号を、ラウドスピーカ負荷に印加するのに適していることができる。一般に、パルス幅変調制御信号の第１セットの変調周波数は、望ましくは、１５０ｋＨｚと５ＭＨｚの間にあり、さらに望ましくは５００ｋＨｚと１ＭＨｚの間にある。

当業者であれば、調整可能変調周波数の各々の周波数設定は、本願のクラスＤオーディオ・アンプの特定の実施形態において適用されたパルス幅変調のタイプに依存する特定の効果的なスイッチ周波数に対応することを理解するであろう。効果的スイッチ周波数は、クラスＡＤ変調のための調整可能変調周波数と等しい。効果的スイッチ周波数は、クラスＢＤ変調のための調整可能変調周波数の２倍と等しい。同様に、負荷信号の３レベルの変調に対して、変調周波数は、調整可能変調周波数の２倍と等しく、５レベルの変調に対して、調整可能変調周波数の４倍と等しい、等である。一般に、効果的スイッチ周波数は、パルス幅変調の選択されたタイプのＰＷＭ位相の数に調整可能変調周波数を掛けたものに等しい。

第１および第２の供給電圧は、クラスＤオーディオ・アンプの第１および第２のＤＣ供給電圧または電力レール電圧を含むことができる。第２の供給電圧は、クラスＤアンプのグラウンド電圧、ＧＮＤ、または、たとえば、大きさにおいて第１の供給電圧に実質的に等しい負電源電圧であることができる。第１の出力ドライバは、特定のアプリケーションの必要条件に依存して、所定の供給電圧の広範囲にわたって動作するのに適応することができる。有用なアプリケーションの範囲において、クラスＤオーディオ・アンプの効率的ＤＣ供給である第１および第２のＤＣ供給電圧の差異は、５ボルトと１２０ボルトとの間の値にセットすることができる。このＤＣ供給電圧差は、たとえば、＋５ボルトとＧＮＤ、あるいは、グラウンド・レファレンス、ＧＮ、に対して＋／−２．５ボルトなど、ユニポーラまたはバイポーラの直流電圧として提供することができる。

本願発明の１つの実施形態において、コントローラは、マスター・クロック・ジェネレータにより生成されるマスター・クロック信号にしたがって、動作する。マスター・クロック信号は、パルス幅変調制御信号の選択された変調周波数設定よりも、例えば、１０倍から１００倍のように、著しく高くなることができる。それぞれの半導体スイッチに対する変調制御信号の第１セットまたは、制御信号は、マスター・クロック信号に同期して動作することができる。そのような実施形態において、クラスＤオーディオ・アンプは、例えば、デジタル・パルス幅変調器へのアプリケーションのために、対応するデジタル・オーディオ信号への調整可能ループ・フィルターの出力において発生されたフィルタ処理したオーディオ信号を変換するように構成されたＡ／Ｄ変換器のようなサンプリング・デバイスを備える。デジタル・パルス幅変調器は、フィルタ処理したデジタル・オーディオ信号を、直接受け入れるのに適切であり得る。あるいは、デジタル・パルス幅変調器は、デジタル・パルス幅変調器の解像度に対するデジタル・オーディオ信号の解像度にマッチするデジタル・オーディオ信号の時間領域量子化を実行することができる。しかしながら、フィードバック・ループのエラー伝達関数を表す図６に関連してもっと詳細に下で説明されるように、フィードバック・ループのノイズ整形動作は、オーディオ帯域幅の中でこのプロセスにより発生するいかなる量子化雑音でも抑制する。

コントローラは、本願発明に従う、調整可能変調周波数の周波数設定に基づいて、調整可能ループ・フィルターの周波数特性を制御するように構成される。以下のセクションにまとめられるように、これは種々の理由により有利である。ループ・フィルターの周波数応答特性は、典型的には、クラスＤアンプのフィードバック・ループが、調整可能変調周波数の最大セッティングにおいて、コンポーネント拡大と生産拡大のための要求された安全性の限界の範囲内でちょうど安定なままであるように、設計されるか、選択される。このループ・フィルター設計は、フィードバック・ループの中のクラスＤアンプの回路とコンポーネントの非理想ふるまいによって導入される歪み・雑音生成メカニズムを抑制するために有利である。これらの歪み・雑音生成メカニズムは複雑で、例えば、出力ドライバのパワー・トランジスタのタイミング誤差、フィードバック・パスの非理想的な周波数応答、と再量子化誤差などによるエイリアシング誤差のような種々の誤差源に起因していることがあり得る。一般に、出力ドライバ・タイミング誤差および、エイリアシング誤差は、クラスＤアンプの上での負荷の増加とともに、あるいは、クラスＤアンプの出力電力レベルの増加とともに増加する傾向がある。時間量子化誤差によって誘発される誤差電力は、スイッチング周波数、あるいは、所与のデジタル・サンプリング周波数に対する変調周波数に比例している。したがって、誤差と雑音のこれらのタイプの抑制の必要は、最高の負荷電力レベル、およびより高い変調周波数において、例えば、調整可能変調周波数の最大セッティングにおいて、または、それの近くにおいて、最も顕著である。より小さな負荷電力レベルで、より低い変調周波数において、さほどアグレッシブでない誤差と雑音の抑圧が実行されるように、調整可能ループ・フィルターの周波数応答特性をセットすることは、しばしば完全に許容される。すなわち、オーディオ帯域幅の中のフィードバック・ループの誤差伝達関数の小さい大きさとして表されるものである。しかしながら、調整可能変調周波数の最大セッティングにおいて、ループ・フィルターのちょうど安定した設計は、高い負荷電力レベルと共に、コントローラが、変調周波数の最大セッティングよりも低い周波数設定を選択するとき、フィードバック・ループは、本質的に不安定になる傾向があることを意味する。この現象は、フィードバック・ループの安定した帯域幅に起因し、これは、変調周波数の特定の分数（デュアル・エッジ・ナチュラル・サンプルＰＷＭに対して１／π）に限られている。これゆえに、調整可能ループ・フィルターの周波数応答特性を、変調周波数の実際の、あるいは、現在のセッティング、および、選択的に負荷電力レベルに対して、ループ安定度制約または境界の内のオーディオ帯域幅の中でフィードバック・ループの最も高い可能なループ利得に到達するために、調整することは有利である。ループ・フィルターの周波数応答特性のこの動的または適応調整は、調整可能変調周波数の最大、最小周波数セッティングの両方において、クラスＤオーディオ・アンプ中での上記の誤差と雑音メカニズムの優れた抑制へと導く。加えて、調整可能変調周波数のいかなる中間周波数セッティングでも、ループ・フィルターの周波数応答特性の特別に調整されたセッティングと結びつくことができる。

したがって、有利な実施形態にしたがって、コントローラは、調整可能変調周波数の最小周波数セッティングに対してよりも、調整可能変調周波数の最大周波数セッティングに対して、調整可能ループ・フィルターのより高次数を選択するように構成される。調整可能変調周波数の最大周波数セッティングは、前述のように、好適には、５ＭＨｚ、ないし、それ以下に存在する。調整可能変調周波数の対応する最小周波数セッティングは、選択された最大周波数の１／２と１／４との間に存在することができ、好適には、１５０ｋＨｚより上である。

現在の負荷電力レベルは、コントローラにより種々の方法で、また、応答において選択される調整可能変調周波数の適切な周波数セッティングで検出することができる。そのような実施形態において、コントローラは、オーディオ信号レベル検出器を備える。コントローラは、変調制御信号の第１セット、および、選択的に、第２の出力ドライバに対する変調制御信号の第２セットの調整可能変調周波数を制御するのに適応している。これは、オーディオ入力信号の検出されたレベルに依存して、出力ドライバのＨ−ブリッジ・タイプに関連して下に記載される。オーディオ入力信号のレベルは、直接的な方法で、または、間接的に検出することができる。オーディオ入力信号のレベルは、変調デューティ・サイクル、または、パルス幅変調制御信号の変調インデックス、または、負荷信号の変調インデックスを検出または分析することによって間接的に検出することができる。当業者であれば、オーディオ入力信号のレベルは、多数の方法で、例えば、そのピークの電圧、平均的電圧、ＲＭＳ電圧その他によって表現することができることを理解するであろう。

調整可能ループ・フィルターは、連続時間周波数選択フィルタ、または、スイッチ・キャパシター・タイプ（時間離散）周波数選択フィルタを備えることができる。好適な実施形態にしたがって、調整可能ループ・フィルターは、フィードバック・ループの順方向信号パスに、たとえば、通常、エラー信号と呼ばれる加算ノードの出力信号と、パルス幅変調器の入力との間に挿入された低域フィルタを備える。これは、ループ・フィルターが、パルス幅変調器のためにフィルタ処理したオーディオ信号を生成するようにするためである。別の実施形態において、調整可能ループ・フィルターは、負荷信号から加算ノードへ走るフィードバック・ループの逆信号パスに挿入された高域フィルタを備える。当業者であれば、加算ノードは、エラー信号を生成するそれらのそれぞれの位相に依存して、フィードバック信号とオーディオ入力信号とを加算したり、減算したりするように構成することができることを理解するであろう。低域フィルタは、それぞれの積分器時定数とそれぞれの積分器利得係数を備える複数のカスケード接続積分器を含むことができる。カットオフ振動数と低域フィルタの次数は、カスケード接続積分器の数と、関連する積分器時定数との適切な選択によってセットすることができる。低域フィルタの好適な実施形態において、１つ以上のカスケード接続積分器は、最大出力電圧レベルまたは最大出力電流レベルのような積分器の最大出力レベルを制限するために出力レベル・クランプを備える。出力レベル・クランプは、好適には、カスケード接続積分器のチェーンにおいて、１つ以上のフロントエンド積分器に適用される。なぜなら、これらの積分器の出力信号の縮小は、飽和した状態からのループ・フィルターの回復時間を減らすために、そして、それゆえに、クラスＤオーディオ・アンプの通常動作を回復させるために最も効果的であるからである。

出力レベル・クランプは、クランプされない積分器の最大の出力ピーク・ピーク信号電圧またはピーク・ピーク信号出力電流に相対して、クランプされた積分器の最大の出力ピーク・ピーク信号電圧またはピーク・ピーク信号電流を減少させる。１つの実施形態において、クランプされた積分器の最大出力ピーク・ピーク信号電圧は、クランプされない積分器の１／２より小さく、好適には、１／３より小さい。コントローラは、多数の方法で調整可能ループ・フィルターの周波数応答特性を調整するのに適していることがあり得る。１つの好適な実施形態においては、コントローラは、調整可能変調周波数のセッティングに基づいて、調整可能ループ・フィルターの次数を変えるように構成される。ループ・フィルターの次数は、２ないし８の第１のプリ・セット次数、たとえば第４次数から、第２のプリ・セット次数、第１のプリ・セット次数より１または２次数小さい次数に変更、または、切り替えることができる。別の実施形態において、コントローラは、調整可能ループ・フィルターの周波数応答特性ファクタをコントロールするために、０．２５と４の間のスケーリング・ファクタのような共通のスケーリング・ファクタで複数の積分器の前記それぞれの積分器時定数を調整するように構成される。後者の実施形態において、ループ・フィルターの次数と傾斜特性は、一定のままであるが、しかし、フィードバック・ループのオープン・ループ帯域幅は変更される。さらに別の実施形態においては、調整可能ループ・フィルターの周波数応答特性は、コントローラにより、複数の積分器のそれぞれの利得係数を、調整可能ループ・フィルターの周波数応答特性ファクタをコントロールするための複数のスケーリング係数でスケーリングすることによって調整される。スケーリング係数は、例えば、スケーリング・ファクタは、０．５にセットすることができ、一連のスケーリング係数、第４次数ループ・フィルターに対して、０．０６２５、０．１２５、０．２５、および、０．５の結果になるように、スケーリング・ファクタルールに従って異なることができる。スケーリング係数（Ｎ）＝（スケーリング・ファクタ）^Ｎ、ここで、Ｎは、ループ・フィルターの入力において、１から始まる積分インデックスである。

フィードバック・ループのオープン・ループ帯域幅は、効率的スイッチング周波数の、好適には、０．０１倍と１．０倍との間、好適には０．１倍と０．５倍との間の値にセットされる。本願のコンテキストにおいては、オープン・ループ帯域幅は、オープン・ループ振幅特性の０ｄＢ利得の周波数として定義される。

本願クラスＤオーディオ・アンプのいくつかの有利な実施形態によって、第１の出力ドライバは、ラウドスピーカ負荷への複数レベル負荷信号を生成するように構成される。これらの実施形態の各々は、第１の出力ノードで、ラウドスピーカ負荷にわたる第１の３レベル負荷信号を提供するために、例えば、中点値電圧のような第３の供給電圧をセットするように構成されるＤＣ電圧源を備えている。１つのそのような実施形態において、ＤＣ電圧源は、第３の供給電圧にチャージされる、いわゆるフライング・キャパシタを備える。本願のクラスＤオーディオ・アンプの後者の実施形態において、第１のドライバのアッパー・レッグは、カスケードで接続する第１および第２の半導体スイッチを備え、第１のドライバのローワー・レッグは、カスケードで接続する第３および第４の半導体スイッチを備える。ＤＣ電圧源は、第３の供給電圧にチャージされ、前記第１および前記第２のカスケード半導体スイッチの間に位置する第１のノードと、第３および第４のカスケード半導体スイッチの間に位置する第２のノードとの間で接続されるキャパシタ（上述のフライング・キャパシタ）を備える。パルス幅変調制御信号の第１のセットは、−第１の状態において、前記キャパシタの第１の端子を、前記第１および前記第３の半導体スイッチを通して、第１の出力ノードに接続し、−第２の状態において、前記キャパシタの第２の端子を、第４および第２の半導体スイッチを通して、第１の出力ノードに接続する、ように構成される。第１および第２の供給電圧の間のＤＣ電圧差は、アッパー・レッグまたはローワー・レッグの少なくとも２つのカスケードまたは直列接続した連結半導体スイッチの間で分配されることは、後者の実施形態の顕著に有利な点である。このカスケード半導体スイッチは、個々の半導体スイッチの絶縁破壊電圧条件を減らす。

本願クラスＤオーディオ・アンプの他の複数レベル実施形態にしたがって、第１の出力ノードにおける３の供給電圧セッティングは、第１の供給電圧と第２の供給電圧との間で接続される、レジスタまたはキャパシタ・ネットワークの中間ポイントまたはタッピング・ポイントにおけるＤＣ電圧から導出される。古典的なＡＤ、ＢＤパルス幅変調に対するクラスＤオーディオ・アンプの複数レベル実施形態の顕著に有利な点は、ラウドスピーカ負荷と出力フィルタ・コンポーネント全体でのコモンモード・リップル電圧の抑制または減衰である。このコモンモード・リップル電圧は、パルス幅変調キャリアの、スイッチングまたは変調周波数の不必要な残りである。別の利点は、オーディオ入力信号の小さいレベルに対応する小さな変調デューティ・サイクルでの、より低い、出力フィルタ・インダクタ・リプル電流および出力フィルタ・キャパシタ・リップル電圧である。

ＤＣ電圧源は、｛チャージされたキャパシタ、フローティングＤＣ電源レール、バッテリー｝のグループから選択した少なくとも１つのコンポーネントを備えることができる。フライング・キャパシタに基づいた好適な実施形態において、各々のフライング・キャパシタは、１００ｎＦと１０μＦとの間のキャパシタンスを持つことができる。ＤＣ電圧源は、クラスＤオーディオ・アンプの動作の間、少ないエネルギー量を届けることを要求されるだけであり、リニア性の要求は緩和されているので、限られたキャパシタンスと物理的サイズのキャパシタをフライング・キャパシタとして使用することができる。

いくつかの有利な実施形態は、好適には、トポロジーにおいて、第１の出力ドライバと大部分は同一の第２の出力ドライバを備えるＨ−ブリッジ・出力ドライバに基づいている。ラウドスピーカ負荷は、前記ラウドスピーカ負荷に差動またはバランス負荷信号が適用されるように、第２の出力ドライバの第１の出力ノードと第２の出力ノードとの間に接続する。したがって、負荷信号をそれに供給するラウドスピーカ負荷に接続可能な第２の出力ノードを備える第２の出力ドライバを更に備えるクラスＤオーディオ・アンプが提供される。この第２の出力ドライバは、第１の供給電圧と第２の出力ノードとの間で接続する１つ以上の半導体スイッチを備えるアッパー・レッグと、第２の出力ノードと第２の供給電圧との間で接続する１つ以上の半導体スイッチを備えるローワー・レッグと備え、ここで、第２の出力ドライバの半導体スイッチの各々が、オン状態またはオフ状態に選択的に半導体スイッチを設定するために、半導体スイッチの状態を制御するのに適しているスイッチ制御端末を備え、このコントローラは、前記第２のドライバのそれぞれのスイッチ制御端末に対する調整可能変調周波数において、パルス幅変調制御信号の第２のセットを生成するようにさらに適合している。

第２の出力ドライバは、第１の出力ドライバの上述の実施形態に関連して記載された、個々の特徴、あるいは、いかなる個々の特徴の組合せも、もちろん含むことができる。

本願のクラスＤオーディオ・アンプがＨ−ブリッジ出力ドライバを備える場合、２つ以上の異なった動作モードが、複数レベル・バランス負荷信号の異なる数のレベルを利用するように、それは、第１の出力ドライバの対応するパルス幅変調制御信号と第２の出力ドライバとの間の位相関係に依存する出力レベルの異なる数を提供するのに適していることがあり得る。これらの実施形態において、好適には、コントローラは、
− 第１の動作モードにおいて、３レベル・バランス負荷信号を生成するために変調制御信号の第１セットの対応する制御信号に対して逆位相を有する変調制御信号の第２セットの各々の制御信号を提供し、
− 第２の動作モードにおいて、５レベル・バランス負荷信号を生成するために変調制御信号の第１セットの対応する制御信号に対して逆位相、および、追加的＋／−９０度位相シフトを有する変調制御信号の第２セットの各々の制御信号を提供するように構成される。有利な実施形態にしたがい、コントローラは、前述のオーディオ信号レベル検出器を備える。これは、コントローラを、５−レベル、３−レベル・バランス負荷信号間のスイッチングが、オーディオ入力信号のレベルに基づいてコントロールされるように、オーディオ入力信号の検出されたレベルに依存して、第１の動作モードと第２の動作モードとの間をスイッチするように構成することができるようにするためである。コントローラは、オーディオ入力信号のレベルに基づくのと同様に、変調制御信号の第１セットおよび／または第２セットの変調周波数をコントロールするように、さらに構成されることができる。これは、好適な実施形態にしたがい、コントローラを、所定のレベル閾値によるオーディオ入力信号の検出レベルを比較するのに適応させることによって、達成される。コントローラは、検出オーディオ信号レベルが所定のレベル閾値より小さいとき、変調制御信号の第１セットや第２セットの第１の変調周波数をセットするのに、また、検出オーディオ信号レベルが所定のレベル閾値より大きいとき、変調制御信号の第１セットや第２セットの第２の変調周波数をセットするのに適応している。第１の変調周波数は、第２の変調周波数より低い。

オーディオ入力信号とフィードバック信号とは、好適には、アナログ信号と加算ノードである。これらの信号を、ループ・フィルターにアナログ・フォーマットで誤差または差異信号を提供するために、アナログ・ドメインにおいて、減算、または、加算するように構成される。しかしながら、パルス幅変調器は、一般に、アナログまたはデジタル・パルス幅変調器としてインプリメントすることができる。デジタル・パルス幅変調器は、クロック信号、および、デジタル・フォーマットで提供されるフィルタ処理したオーディオ信号を要求する。これゆえに、フィードバック・ループは、例えば、Ａ／Ｄ変換器、フィルタ処理したオーディオ信号を受信し、対応するデジタルまたはサンプル・フィルタ処理したオーディオ信号に変換するための好適には、５−１０ビットの解像度を有するフラッシュＡ／Ｄ変換器のようなサンプリング・デバイスを備えることができる。サンプリング・デバイスは、デジタル・フィルタ処理したオーディオ信号を、デジタル・パルス幅変調器に対して生成するために、サンプリング・クロック信号に従って、動作している。サンプリング・クロック信号は、同期フォーマットにおけるコントローラのクロック信号から導出することができる。デジタル・パルス幅変調器は、サンプリング・クロック信号にしたがって、一様にサンプルされたパルス幅変調オーディオ信号を生成する、ように構成される。最後に、この実施形態では、コントローラは、好適には、一様にサンプルされたパルス幅変調オーディオ信号に基づいて、パルス幅変調制御信号の第１セットおよび／または第２セットを生成するのに適応している。サンプリング・デバイスで生成された量子化雑音は、この動作、すなわち、フィードバック・ループのエラー伝達関数（ＥＴＦ）の大きさによって抑制される。サンプリング・デバイスは、代替的に、ループ・フィルターの前に、加算ノードの出力において配置することができる。ここで、ループ・フィルターは、加算ノードからデジタル化された出力信号を直接に受信するデジタル・ローパス・フィルタとしてインプリメントすることができる。

第１および第２の出力ドライバは、任意の特定のアプリケーションの要求に依存して、たとえば、低電圧または高電圧アプリケーションに依存して、多数の種類の半導体スイッチを利用することができる。出力ドライバの半導体スイッチの各々は、好適には、１つまたはいくつかの並列に接続した、｛フィールド効果トランジスタ（ＦＥＴ）、バイポーラ・トランジスタ（ＢＪＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）｝のグループから選択されたトランジスタを備える。第１の出力ドライバの１つ以上の半導体スイッチ、および、第２の出力ドライバの１つ以上の半導体スイッチは、好適には、それぞれ、例えば、ＮＭＯＳトランジスタのようなＣＭＯＳトランジスタ・スイッチを備える。全体のクラスＤオーディオ・アンプは、好適には、テレビ・セット、携帯電話、ＭＰ３プレーヤーなど、量の多い消費者向け音声アプリケーションのために、特に適切な、強固で低コスト・シングルチップ・ソリューションを提供するために、ＣＭＯＳまたはＢＣＤ半導体ダイまたは基板の上に集積される。ここで、コストは、重要なパラメータである。オン状態または「ＯＮ」において、半導体スイッチは、ＭＯＳトランジスタのドレイン端子およびソース端子のような、制御されたスイッチ端子のペアの間で、好適には、例えば、１０Ωより小さい、あるいは、より好適には、１Ωより小さい低い抵抗値を示す。オフ状態または「ＯＦＦ」において、半導体スイッチは、制御された端末のペアの間で、好適には、例えば、１ＭΩ、数ＭΩを超えるような、大きい抵抗値を示す。半導体デバイスのオン抵抗は、一般に、その製造プロセスとその幾何形状により決定される。半導体スイッチは、ＣＭＯＳトランジスタとしてインプリメントされるので、関連した幾何学的なパラメータは、ＣＭＯＳトランジスタの長さと幅と（Ｗ／Ｌ）の比率である。ＣＭＯＳ半導体プロセスのＰＭＯＳトランジスタは、一般に、同様の大きさを有し、同一の半導体プロセスで製造されたＮＭＯＳトランジスタのオン抵抗より２−３倍大きいオン抵抗を示す。一般に、半導体スイッチの各々のオン抵抗は、好適には、０．０１Ωと１０Ωとの間にある。

例えば、パルス幅変調制御信号の第１および第２のセットの各々の制御信号のような、変調制御信号のそれぞれの振幅またはレベルは、好適には、選択的に、オン状態／閉状態またはオフ状態／開状態において、問題の半導体スイッチを置くのに十分に大きい。いくつか実施形態において、第１および第２の出力ドライバは、第１のレベルから、この第１のレベルより高い、あるいは、より大きい第２のレベルに変調制御信号のそれぞれの振幅を上げるように構築された１つ以上のコンバータを備えることができる。第２のレベルは、好適には、半導体スイッチの各々を、必要であるときに、そのオン状態へ駆動するのに十分に高い。第１および第２の出力ドライバは、特定のアプリケーションの必要条件に依存して、前記供給電圧の広範囲、すなわち、第１および第２の供給電圧のＤＣ供給電圧差異の範囲にわたって動作するのに適していることがあり得る。第１の供給電圧は、正のＤＣ供給電圧であることができ、第２の供給電圧は、負のＤＣ供給電圧またはグラウンド基準であることができる。有用なアプリケーションの範囲において、供給電圧差は、５ボルトと１２０ボルトとの間の直流電圧にセットすることができる。

本願発明の第２の態様は、上述の態様とその実施形態のいずれかにしたがう、クラスＤオーディオ・アンプ、および、第１のドライバの出力ノード、および、第１および第２の供給電圧のうちの１つに動作的に接続したラウドスピーカ負荷を備えるサウンド再生アセンブリに関するものである。第２の供給電圧は、ＧＮＤであることができる。代替的に、サウンド再生アセンブリは、上で概説された第１および第２の出力ドライバを有するクラスＤオーディオ・アンプに基づくＨ−ブリッジを備えることができる。ここで、ラウドスピーカ負荷は、第１および第２の出力ドライバのそれぞれの出力ノードの中間に、動作的に接続している。ラウドスピーカ負荷は、可動コイル（ダイナミック）の任意のタイプ、可動アーマチュア、圧電、静電型の音声スピーカーを備えることができる。サウンド再生アセンブリは、好適には、例えば、テレビ・セット、コンピュータ、Ｈｉ−Ｆｉ装置その他の据え付け型または携帯型のエンターテイメント製品での集積化のために形状、サイズの設定をされる。

サウンド再生アセンブリは、第１のドライバの出力ノードとラウドスピーカ負荷の間で接続する負荷インダクタと、ラウドスピーカ負荷と第１および第２のＤＣ供給電圧のうちの１つとの間に接続した負荷キャパシタと、を更に備えることができる。負荷インダクタとキャパシタは、組合せで、出力ノードまたは出力ノードにおけるパルス幅またはパルス密度変調出力信号のスイッチング周波数を結びついた高周波成分を抑制するローパス・フィルターを形成する。このローパス・フィルターのカットオフ振動数は、負荷インダクタとキャパシタとのコンポーネント値の適切な選択により、例えば、２０ｋＨｚと１００ｋＨｚとの間のような、上記のオーディオ・バンドであることができる。

本願発明の好適な実施形態は、添付の図面に関連して更に詳細に記述される。
図１は、本願発明の好適な実施形態に従って、調整可能な周波数応答特性を有するループ・フィルターを備えるフィードバック・ループを有するクラスＤオーディオ・アンプを図式的に示す。 図２は、本願発明のクラスＤオーディオ・アンプを、本願発明の好適な実施形態に従って、オーディオ入力信号の検出されたレベルに依存する異なる動作モードで動作させるためのモード・スイッチング・スキームを図示する。 図３は、図１に描かれたクラスＤオーディオ・アンプのフィードバック・ループで使用される調整可能あるいは適応可能ループ・フィルターの簡略図である。 図４は、図３に描かれた調整可能あるいは適応可能ループ・フィルターの詳細な回路ダイアグラムである。 図５は、ループ・フィルターの周波数応答特性の３つの異なるセッティングに対する、本願発明のクラスＤオーディオ・アンプのフィードバック・ループのオープン・ループの大きさと位相特性のプロットである。 図６は、図５に描かれたループ・フィルターの３つの異なる周波数応答セッティングに対する、本願発明のクラスＤオーディオ・アンプのフィードバック・ループの誤差伝達関数（ＥＴＦ）の大きさのプロットである。 図７は、クラスＤオーディオ・アンプのスタートアップにおけるクランプされない積分器に対する、時間にわたるループ・フィルターの個々の積分器出力信号のシリーズを示す。 図８は、クラスＤオーディオ・アンプのスタートアップにおけるクランプされた積分器に対する、時間にわたるループ・フィルターの個々の積分器出力信号のシリーズを示す。 図９Ａと図９Ｂとは、出力ドライバの第１の実施形態に従って、ラウドスピーカ負荷に接続するＨ−ブリッジ・ドライバ、および、ＡＤ変調を利用するＨ−ブリッジ・ドライバのパルス幅変調出力信号波形を図示する。 図１０Ａと図１０Ｂとは、出力ドライバの第２の実施形態に従って、ラウドスピーカ負荷に接続するＨ−ブリッジ・ドライバ、および、ＢＤ変調を利用するＨ−ブリッジ・ドライバのパルス幅変調出力信号波形を図示する。 図１１は、図９および図１０に描かれたＨ−ブリッジ・ドライバに対する負荷インダクタ・リプル電流波形と負荷キャパシタ・リップル電圧波形を示す。 図１２は、出力ドライバの第３の実施形態に従って、切り替え可能な複数レベル変調スキームを利用するラウドスピーカ負荷に接続するＨ−ブリッジ出力ドライバの概要図を示す。 図１３は、図１２と図１４に描かれたＨ−ブリッジ出力ドライバによって生成された３−レベルおよび５−レベル・パルス幅変調出力信号波形を図示する。 図１４は、出力ドライバの第４の実施形態に従って、ラウドスピーカ負荷に接続するＨ−ブリッジ出力ドライバの系統図である。 図１５Ａと図１５Ｂとは、３レベル・動作モードと５−レベル動作モードとのそれぞれにおいて図１２に描かれたＨ−ブリッジの出力ドライバの各々の半導体スイッチに対するパルス幅変調制御信号の生成を図示する。 図１６Ａと図１６Ｂとは、図９および図１０の上で図示されるＨ−ブリッジ・ドライバのための変調デューティ・サイクル（クラスＡＤ変調およびクラスＢＤ変調）に対して、図１２に描かれた３−レベル変調において動作するＨ−ブリッジ・ドライバと比較して、負荷キャパシタ・リップル電圧と負荷インダクタ・リップル電流を、それぞれ示す。 図１７は、図９に描かれたクラスＡＤ・Ｈ−ブリッジ・ドライバおよび図１２に描かれた複数レベルＨ−ブリッジの出力ドライバに対する実験的に記録されたパワー損失データを図示する。

図１は、たとえば図１２に描かれた複数レベルＨ−ブリッジ出力ドライバ４０１と同様の、本願発明の好適な実施形態に従って、コントローラ１１０３に接続するバランス／作動またはＨ−ブリッジ・ドライバ１１０１を備えるＰＷＢベース・クラスＤオーディオ・アンプを図式的に示す。以下に詳細に説明されるように、本願のクラスＤオーディオ・アンプ１１００は、クラスＤアンプ１１００のフィードバック・ループまたはパスの調整可能ループ・フィルター１１１７の異なる周波数応答特性の間でのスイッチングに依存する高度な変調周波数を利用する。図式的に示されたＨ−ブリッジ・ドライバ１１０１は、バランス出力ドライバ１１０７の８つの半導体スイッチに対して、それぞれのパルス幅変調制御信号の信号振幅を、個々の半導体スイッチをＯＮ状態とオフ状態に適切に置くことを可能とするレベルに、増加するゲート・ドライブ回路１１０９を備える。ゲート・ドライブ回路１１０９は、種々のレベル変換器を備えることができる。パルス幅変調スイッチ制御信号の各々の振幅は、コントローラ１１０３を備える通常のＣＭＯＳ集積回路から供給されるとき、およそ１．８ボルト、３．３ボルト、または５ボルトであることができる。Ｈ−ブリッジ・ドライバのＤＣ供給電圧が、たとえば、およそ４０のボルトにセットされるならば、同様にゲート・ドライブ回路１１０９により、パルス幅変調制御信号の振幅は、およそ４０のボルトまで、あるいはもっと、上げられる。Ｈ−ブリッジ出力ドライバ１１０１は、前述したように図１２に描かれたＨ−ブリッジ出力ドライバ４０１と、好適には、同一である。しかしながら、コントローラが、パルス幅変調制御信号を、問題の出力ドライバタイプの個々の半導体スイッチに適切に供給するように再構成される場合には、異なるタイプのシングルエンドまたはバランス（Ｈ−ブリッジ）出力ドライバを、択一的に使用することができ、良い結果を提供する。出力フィルタ回路１１０５の電気特性は、好適には、Ｈ−ブリッジ出力ドライバ４０１に接続する出力フィルタとも同様である。出力フィルタ回路１１０５は、したがって、Ｈ−ブリッジ出力ドライバ１１０１の第１および第２の出力ノードの各々に接続する、負荷インダクタと負荷キャパシタを備える。

コントローラ１１０３は、ソフトウェア・プログラム可能な構成にいて、あるいは、たとえば、デジタル・ステート・マシンを備える専用ハードウェアとして、実行可能なプログラム命令のセット、または物理的に配線された状態に従って、下記の機能または動作を提供するように構成されるデジタル・シグナル・プロセッサ（ＤＳＰ）を備えることができる。クラスＤオーディオ・アンプ１１００は、オーディオ・イン・ノードにおいてアナログ・オーディオ入力信号を受信するために調整可能ループ・フィルター１１１７の前に配置されたアナログ加算ノード１１３１を更に含む。Ｈ−ブリッジ出力ドライバの第１のおよび／または第２の出力ノードから導出されたフィードバック信号は、出力フィルタ回路１１０５の前において、フィードバック・アッテネータ１１１１を介して、加算ノード１１３１に接続する。負荷フィードバック信号は、加算ノード１１３１により、調整可能ループ・フィルター１１１７の入力に印加される誤差信号または差異信号を形成するために、アナログ・オーディオ入力信号から減算される。この誤差信号は、したがって、本願発明の実施形態のアナログ回路としてインプリメントすることができる調整可能ループ・フィルター１１１７の入力に印加される。調整可能ループ・フィルター１１１７は、本願発明のこの実施形態において、図３および図４に関連して、以下に詳細に記載されているように、４つのカスケード接続積分器を備える。当業者であれば、このループ・フィルターの代替的な実施形態は、より少ない、あるいは、もっと多いカスケード接続積分器、または、他のタイプの低域フィルタを使うことができることを理解するであろう。この積分器は、図１に、積分器シンボルとそれぞれの利得係数ｋ_１−ｋ_ｎによって図式的に示される。これらは、アナログ・パルス幅変調器回路１１１５またはＰＷＭ回路への伝達の前に、結果として生じるオーディオ入力信号をローパス・フィルターにかけるように動作する。当業者であれば、調整可能ループ・フィルター１１１７の出力信号が、たとえば、フラッシュまたはシグマ−デルタＡ／Ｄ変換器によって、デジタル化される場合には、ＰＷＭ回路１１１５は、デジタルＰＷＭ回路と置き換えることができることを認識するであろう。

ＰＷＭ回路１１１５の変調または搬送周波数は、コントローラ１１０３の内に配置され、ＰＷＭ回路１１１５への同期パルスを生成するＰＷＭクロック回路１１２１により、制御される。ＰＷＭ回路１１１５は、変調周波数セットで、または、ＰＷＭクロック回路１１２１により制御されたナチュラル・サンプル・パルス幅変調オーディオ信号（ｎａｔｕｒａｌｌｙ ｓａｍｐｌｅｄ ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｅｄ ａｕｄｉｏ ｓｉｇｎａｌ）を生成する、このナチュラル・サンプル・パルス幅変調オーディオ信号は、スイッチング・パターン・マッピング回路１１１９に伝えられる。スイッチング・パターン・マッピング回路１１１９は、図１５Ａ）、図１５Ｂ）に関連して下で説明されるように、各々の電力ステージ１１０７の８つの半導体スイッチに対して適切な位相とタイミングでパルス幅変調制御信号を生成するように構成される。本願発明のこの実施形態において、Ｈ−ブリッジ出力ドライバ１１０１の第１および第２の出力ドライバの各々は、４つのスタック半導体スイッチを備える場合、スイッチング・パターン・マッピング回路１１１９の出力は、オプショナル・タイミング・コントローラ１１３３に伝えられる８つのパルス幅変調制御信号を備える。タイミング・コントローラ１１３３は、８つのパルス幅変調制御信号の１つ以上の特定のタイムベース調整、たとえば、同じ制御信号のオーバーラップがないことを確実にするために、制御信号の特定のペアの間での無駄時間制御を実行するのに適していることができる。変調制御信号の８つのタイムベースを調整したパルス幅は、先に述べたように、その後ゲート・ドライブ１１０９に送られる。本願の実施形態においては、スイッチング・パターン・マッピング回路１１１９は、電力ステージ１１０７のそれぞれの８つの半導体スイッチに対して、パルス幅変調制御信号の各々が、ナチュラル・サンプル・パルス幅変調オーディオ信号であるように、完全に、アナログ・ドメインで動作する。スイッチング・パターン・マッピング回路１１１９は、適切なタイミングと極性で、図１２、図１５ａ、図１５ｂに関連して、下記に記載されるように、Ｈ−ブリッジ出力ドライバ１１０１の８つの個々の半導体スイッチ（ＳＷ１ーＳＷ８）へのパルス幅変調スイッチ制御信号を生成するように構成される。パルス幅変調制御信号の各々の変調または搬送周波数が、上述のように、クラスＤアンプに、調整可能なＰＷＭ変調周波数が提供されるように、クロック管理回路１１２３によりセットされたクロック周波数制御信号に従って、動作しているＰＷＭクロック・ジェネレータ１１２１により、セットされる。パワー・マネジメント回路１１２５は、パワー・マネジメント回路１１２５がスイッチング・パターン・マッピング回路１１１９の入力に供給されるパルス幅変調オーディオ信号の変調デューティ・サイクルを検出することを可能とする変調感知入力ポート１１２７を備える。検出されたデューティ・サイクルが、結果となるオーディオ入力信号の瞬間レベルを示すので、パワーマネジメント・モジュールは、パルス幅変調制御信号の調整可能変調周波数の周波数セッティング・ファクタ、あるいは、Ｈ−ブリッジ出力ドライバ１１０１に印加されるスイッチ制御信号をコントロールするために、このオーディオ・レベルの情報を利用する。本願の実施形態においては、調整可能変調周波数は、オーディオ入力信号の予めセットされた３つのセッティング、高レベル、中間レベルおよび、低レベルのそれぞれに対する、１５０ｋＨｚ、３００ｋＨｚ、および、６００ｋＨｚの間で切り替えられる。当業者であれば、コントローラ１１０３は、本願発明の他の実施形態において、更なる予めセットされた変調周波数セッティングを使うように構成することができることを理解するであろう。さらにまた、調整可能変調周波数の特定の周波数設定は、特定のアプリケーションに依存して、広く変化することができる。調整可能変調周波数の最大セッティングは、いくつかの有用な実施形態において、３００ｋＨｚと５ＭＨｚの間に存在することができる。本願の実施形態においては、コントローラ１１０３は、調整可能変調周波数の周波数セッティングに基づいて、調整可能ループ・フィルター１１１７の周波数応答特性を制御するように構成される。この制御器のパワー・マネジメント回路１１２５は、調整可能変調周波数の選択されたセッティングに依存して、適応的態様で、フィルタ制御ラインまたはバス１１２９を介して、ループ・フィルター１１１７の周波数応答特性を変更する。１つの実施形態にしたがい、ループ・フィルターの次数は、たとえば、第４次数低域フィルタと、第３次または第２次低域フィルタとの間で、変更、あるいは、切り替えられる。別の実施形態において、１つ以上の積分器のそれぞれの積分器時定数（図４の項目３１０、１３０３、１３０５、１３０７）は、ループ・フィルターの次数は、不変のままであるが、しかし、カットオフ振動数は、例えば、０．２５と４との間のファクタで、上げる、または、下げられるように、変更、あるいは、切り替えられる。これは、以下で、図３の詳細なループ・フィルター系統図の記載に関連して更に詳細に説明される。ループ・フィルター１１１７の調整可能な周波数応答特性は、以下に記載されているように、必然的にいくつかの利点を伴う。

ループ・フィルター１１１７の周波数応答特性は、典型的には、フィードバック・ループが、調整可能変調周波数の最大セッティングにおいて、コンポーネント拡大と生産拡大のための要求された安全性の限界の範囲内でちょうど安定であるように、設計される。これは、フィードバック・ループの中のクラスＤアンプの回路とコンポーネントの非理想的ふるまいによって導入される歪み・雑音生成メカニズムを抑制するために有利である。これらの歪み・雑音生成メカニズムは、一般に、複雑であり、例えば、出力ドライバのパワー・トランジスタのタイミング誤差、フィードバック・パスの非理想的な周波数応答、と再量子化誤差など、によるエイリアシング誤差のような種々のソースを含むことがあり得る。さらにまた、タイムベース量子化誤差が、本願発明のいくつかの実施形態において、導入され得る。ここで、アナログＰＷＭが、Ｈ−ブリッジ出力ドライバ１１０７、または、他のタイプの出力ドライバのスイッチング・パターン・マッピングを実行するために、同期（クロック）デジタル・ステート・マシンと併せてパルス幅変調制御信号を生成するために利用される。一般に、出力ドライバ・タイミング誤差、および、エイリアシング誤差は、負荷または、出力パワー・レベルの増加とともに、増加する傾向がある。時間量子化誤差によって誘発された誤差電力は、スイッチング周波数、あるいは、所与のデジタル・サンプリング周波数に対する変調周波数に比例している。したがって、誤差と雑音のこれらのタイプの抑制の必要は、最高の負荷電力レベルにおいて、およびより高い変調周波数において最も顕著である。より低い負荷電力レベル、および、より低い変調周波数で、さほどアグレッシブでない誤差と雑音の抑圧に対して、調整可能ループ・フィルター１１１７の周波数応答特性を選択することは、充分に許容できることが多い。

変調周波数の最大セッティング、および高負荷電力レベルにおけるループ・フィルター１１０３のちょうど安定した設計は、コントローラ１１０３が変調周波数の最大セッティングより低いセッティングを選択するときに、フィードバック・ループは、本質的に不安定になる傾向があることを意味する。これは、フィードバック・ループの安定的帯域幅が、変調周波数の特定の分数（デュアル・エッジ・ナチュラル・サンプルＰＷＭに対して１／π）に限られているために起こる。これゆえに、ループ・フィルター１１１７の周波数応答特性を、変調周波数の実際の、あるいは、現在のセッティング、および、選択的に負荷電力レベルに対して、オーディオ帯域幅の中で最も高い可能なループ利得に、関連するループ安定度制約または境界に対して、到達するように、調整することは有利である。変調周波数のセッティングに基づいた、ループ・フィルター１１０３の周波数応答特性のこの動的な、または適応的な調整は、クラスＤアンプにおいて、調整可能変調周波数の最大、最小周波数セッティングの両方において、上記の誤差と雑音メカニズムの優れた抑制へと導く。加えて、調整可能変調周波数のいかなる中間周波数セッティングでも、ループ・フィルター１１０３の周波数応答特性の特別に調整されたセッティングを有することができる。

１つの実施形態において、ループ・フィルターの次数は、調整可能変調周波数が減らされるときには、コントローラにより、ループ・フィルター１１０３の周波数応答特性の調整を実行するために、減らされる。これは、フィードバック・ループの安定度を、低い変調周波数において、ループ利得の大きさをそれほど犠牲にすることなく、また、すべての積分器時定数を調整することなく維持する。通常、安定した第３次数設計に減らすべき第４次数ループ・フィルターに対して、（図３の中で図示されるように）、それゆえに、それは、３つのパラメータを変えるのに必要なだけである。他方、積分器時定数を調整することによって、第４の次数ループ・フィルターの周波数応答を測定するためには、合計４つのパラメータの変更を要求する。

この実施形態において、パワー・マネジメント回路またはモジュール１１２５は、Ｈ−ブリッジ出力ドライバ１１０７の出力ノードにおいて、バランス負荷信号に対して３レベル変調モードと５レベル変調モードとの間で選択するために、オーディオ・レベル情報を利用するのにさらに適している。当業者であれば、この特徴は、まったくオプションであり、調整可能変調周波数の選択されたセッティングに依存するループ・フィルター１１１７の周波数応答特性の上述の動的または適応的調整は、３レベルと５レベル・バランス負荷信号の間でのそのようなスイッチングなしで機能することを理解するであろう。特に、当業者であれば、ループ・フィルター１１１７の周波数応答特性の上述の動的な調整は、例えば、下の図９−１１に関連して記述された古典的なクラスＡＤまたはＢＤ変調のために構成された通常のＨ−ブリッジなどの、複数レベル能力のない出力ドライバと等しくよく機能することを認識するであろう。パワー・マネジメント回路１１２５は、検出された変調デューティ・サイクルに依存して、３つの異なった動作モードの間で切り替えるように構成される。低いほうと、高いほうの変調閾値は、変調周波数の適切なセッティングと、動作モードの適切なセッティング（本願実施形態の３レベル・モードまたは５レベル・モード）との両方を、検出された変調デューティ・サイクルが低いほうの変調閾値より下にあるとき、第１の、または、スーパー・アイドルのモードに入るように、決定する。この第１の変調閾値は、たとえば、およそ０．０２のような０．０１と０．０５との間の変調インデックスにセットすることができる。スーパー・アイドル・モードにおいて、変調周波数セッティングｆ_ｓｗは、６００ｋＨｚの効率的スイッチング周波数を提供するために、およそ１５０のＫＨｚであり得、スイッチ制御信号は、好適には、スイッチング・パターン・マッピング回路１１１９によって、５レベル変調を提供するように構成される。この動作モードは、図２に、スーパー・アイドル・モード１２０３として、視覚的に表される。ここで、水平の矢印は、オーディオ入力信号のレベルの増加の方向、したがって、変調デューティ・サイクルの増加を示す。

パワー・マネジメント回路１１２５は、一旦、検出された変調デューティ・サイクルが低いほうの変調閾値を上回り、しかし、まだ、高い方の変調閾値の下にあるならば、第２または低出力モード１２０５に切り替える（図２を参照）ように構成される。この第２の変調閾値は、たとえば、およそ０．１のような０．０５と０．２との間の変調インデックスにセットすることができる。低電力モードにおいて、変調周波数セッティングｆ_ｓｗは、好適には、スーパー・アイドル・モードと比較して増加される。電力ステージ１１０７のＨ−ブリッジ出力ドライバにおける非線形性の抑制を改善するように、フィードバック・パスのより高いループ帯域幅を許容するからである。低電力モードの変調周波数セッティングは、スーパー・アイドル・モードの後者の変調周波数セッティングのおよそ２倍はであることができる。好適には、コントローラは、ナチュラル・サンプル・パルス幅変調オーディオ信号の変調周波数ｆ_ｓｗの所与のセッティングに対して、フィードバック・パスのループ帯域幅を最大にする５レベル変調の存在を維持するために、スイッチ制御信号を生成するように構成される。最後に、パワー・マネジメント回路１１２５は、一旦、検出された変調デューティ・サイクルが高いほうの変調閾値を上回るならば、第３または標準モード１２０７に切り替える（図２を参照）ように構成される。標準モードにおいて、変調周波数ｆ_ｓｗは、好適には、例えば、通常モードにおける動作モードの変化のために、低電力モードの変調周波数と比較して、１．５と４との間のファクタだけのような、所定の量だけ、増加される。変調周波数が一定のままであるならば、この変化は、ループ帯域幅を減らす傾向がある。しかしながら、ラウドスピーカ負荷にわたる出力信号の３−レベル変調は、大きなオーディオ信号レベルにおいてＥＭＩパフォーマンスを向上させる有利な態様で、負荷キャパシタ・リップル電圧のコモンモード・コンポーネントを抑制する。

図３は、調整可能あるいは適応可能ループ・フィルター１１１７の簡略図ダイアグラムである。調整可能あるいは適応可能ループ・フィルター１１１７は、４つのカスケード接続した積分器、１３０１、１３０３、１３０７および、１３０７を備える。第１の積分器１３０１は、オーディオ入力信号からのフィードバック信号の減算の後に、加算ノードまたはジャンクション１１３１の出力において供給される誤差信号または差異信号である入力信号を受けるために接続される。調整可能ループ・フィルター１１１７の応答特性周波数は、上述のように、制御ラインまたはバス１１２９を介して、制御可能である。４つの積分器、１３０１、１３０３、１３０７および、１３０７の各々は、関連する利得係数ｋ_１−ｋ_４と、関連する積分器時定数、τ_１−τ_４を有する。それは、各々の積分器の周波数応答を一緒にセットしたものである。４つの積分器の出力信号、１３０１、１３０３、１３０５および１３０７は、端子「Ｏｕｔ」において、最終的なループ・フィルター出力信号を提供するために、積算ジャンクション１３０９において、積算されるか、結合される。調整可能ループ・フィルター１１１７は、ループ・フィルターの次数が、制御ラインまたはバス１１２９により制御された第４次数低域フィルタと第３次数ローパス・フィルターとの間で変更されるのを許容するように第２の積分器１３０３にわたって接続したバイパス・スイッチを更に備える。加えて、制御ラインまたはバス１１２９は、第３の積分器の積分器時定数τ_３に動作的に接続し、後者がコントローラ１１０３のコントロール下で調整されるのを可能にする。調整可能ループ・フィルター１１１７の第３の積分器１３０７は、以下のさらなる詳細説明に記載されているように、この積分器の最大の出力電圧を制限するクランプ回路（図示せず）をさらに備える。

図４は、図３の上で図式的に表される調整可能ループ・フィルター１１１７の詳細な回路ダイアグラムである。調整可能ループ・フィルター１１１７は、電源装置ノイズ除去を改善し、ループ・フィルター１１１７のリニア性と信号スイング能力を強化するために、バランスであるか差動回路に基づいている。第１の積分器１３０１の入力において、結果として生じるオーディオ信号は、差動信号として、第１の演算増幅器のそれぞれの差動入力に供給される。第１の積分器１３０１の積分器時定数は、第１の演算増幅器に接続した、フィードバック・コンデンサと、入力レジスタとの組合せによって決定される。第２の積分器１３０３は、第１の積分器と同様の方法で、フィードバック・コンデンサと、入力レジスタとの組合せによって決定された積分器時定数を有する。また、第３および第４積分器１３０７、１３０９と、それぞれ、同様である。しかしながら、第２の積分器は、バイパス・スイッチのペアの閉状態において後のコンポーネントを短絡させるためにフィードバック・キャパシタのそれぞれのものに接続したバイパス・スイッチＳＷ１、ＳＷ２のペアを備えるこのように、第２の積分器１３０３の積分器機能は、選択的に除くことができる、例えば、バス１１２９を通して供給される制御信号にしたがって、信号利得または減衰機能に変えることができる。バイパス・スイッチＳＷ１、ＳＷ２のペアは、実際に、多数の方法で、たとえば、適切に構成されるゲート制御信号によって制御されるそれぞれのＭＯＳトランジスタ回路としてインプリメントすることができる。第３の積分器１３０７は、各々が半導体ダイオードＤ１、Ｄ２を備える同一の出力電圧クランプ回路のペアを備える。半導体ダイオードＤ１、Ｄ２は、アンチパラレル構成で第３の積分器１３０７のフル差動演算増幅器の２つの側のそれぞれの出力と入力との間に接続する。半導体ダイオードＤ１、Ｄ２の各ペアは、演算増幅器の出力において最大出力電圧または信号振幅を、その演算増幅器の固有の出力電圧能力の下にある出力電圧に制限している。前に述べた、積分器時定数τ_３の第３の積分器の調整は、それぞれの半導体スイッチＳＷ３、ＳＷ４によって、積分器キャパシタと並列に接続することができる追加的な積分器キャパシタのペアによってインプリメントされる。これゆえに、半導体スイッチＳＷ３、ＳＷ４が閉じている、あるいは、「ＯＮ」であるとき、トータル積分器キャパシタンスは、積分器時定数τ_３を増加し、第３の積分器１３０７のカットオフ振動数を低くするために、増加される。４つの積分器の出力信号、１３０１、１３０３、１３０７および１３０７は、アナログ加算回路１３０９において積算されるか、結合される。バランス信号として最終的なループ・フィルター出力信号Ｏｕｔ＿ｐおよびＯｕｔ＿ｎを生成するフル・バランス演算増幅器の周辺に設計される。アナログ加算回路１３０９は、最終的に、一対の半導体スイッチのペアＳＷ５、ＳＷ６によってコントロールされるオプション・ゲイン調整またはセッティング機能を備える。

図５は、ループ・フィルター１１１７（図３と図４）の周波数応答特性の３つの異なるセッティングに対する、クラスＤオーディオ・アンプ１１００のフィードバック・ループのオープン・ループ利得の大きさ・位相レスポンスのプロットを含む。振幅プロット１５０１の第１の振幅特性曲線１５０３は、変調周波数の最大セッティングにおいて適用されるループ・フィルターの第４次数低域フィルタ・セッティングに対して計算される。第２の振幅特性曲線１５０５は、上で示したように、第２の積分器（図４の１２０３）のバイパスにより生じるループ・フィルターのローパス・セッティングの第３次数セッティングに対して計算される。第３の振幅特性曲線１５０７が、ループ・フィルター１１７の低域フィルタの第４次数セッティングに対して計算される。ここで、すべての積分器時定数は、カットオフ周波数が、振幅特性曲線１５０３と比較して半分にされるが、しかし、レスポンス形状本質的に維持されるように、２の共通ファクタでスケールされる。下のプロット１５０２は、振幅特性の上記の３つの異なるセッティングに対して、対応する位相特性曲線１５０３、１０５および１５０７を示す。

図６は、図５のプロットの上で表されるループ・フィルターの周波数応答特性の３つのセッティングに対する、本願発明のクラスＤオーディオ・アンプのフィードバック・ループの誤差伝達関数（ＥＴＦ）の大きさのプロット１６０１である。２０ｋＨｚにおける雑音と歪みとの抑制は、ループ・フィルターの標準第４次数セッティングに対して、およそ５２ｄＢ、ループ・フィルターのスケールされた第４次数と、第３次数セッティングに対して、それぞれおよそ２８ｄＢ、３０ｄＢになる。誤差伝達関数（ＥＴＦ）の大きさは、このループ・フィルターのローパス積分器振幅特性から期待されるような高域通過特性を備えている。前述のように、出力ドライバ・タイミング誤差とエイリアシング誤差は、クラスＤアンプの負荷または、出力パワー・レベルの増加とともに、増加する傾向がある。調整可能ループ・フィルターは、たとえば、これが前述した、ループ・フィルターの３つの異なる周波数応答特性の間でのスイッチングに依存するオーディオ・レベルを通して要求されたときに、ＥＴＦは、そのような誤差と雑音メカニズムの最も高い抑制を有することを確実にする。

図７は、図４に表されるループ・フィルター１１１７の４つのカスケード接続積分器１３０１、１３０３、１３０５、１３０７、および、加算アンプ１３０９、それぞれの個々の積分器出力信号を表すプロット１７０１、１７０３、１７０５、１７０７、１７０９のシリーズを示す。Ｘ軸スケールは、およそ２００μＳの時間スパンにわたる時間を示す。積分器出力信号のプロットは、クランプされない積分器出力の状態に対するものである。ループ・フィルターは、すべてのカスケード接続積分器が、ループ・フィルターを通して（すなわち、いずれもバイパスされない）信号パスに配置されるように、標準的第４次数モードで動作する。２２５−２３０μＳのあたりの時間間隔の間（ウィンドウ１７１１の内部）プロット１７０１の積分器Ｎｏ．１と、プロット１７０３の積分器Ｎｏ．２との出力信号の振動する挙動は、クラスＤオーディオ・アンプのスタートアップまたはオーバーロードにおいてフィードバック・ループは、不安定に近いことを示す。

図８は、図４に表されるループ・フィルター１１１７の４つのカスケード接続積分器１３０１、１３０３、１３０５、１３０７、そして、加算アンプ１３０９、のそれぞれの個々の積分器出力信号を表すプロット１８０１、１８０３、１８０５、１７０７、１８０９の第２のシリーズを表す。Ｘ軸スケールは、およそ２００μＳの時間スパンにわたる時間を示す。積分器出力信号のプロットは、積分器Ｎｏ．２（図４の項目１３０３）と積分器Ｎｏ．３（図４の項目１３０５）とに対するクランプされた積分器出力の状態に対するものである。残りの積分器は、クランプされないままにされるが、しかし、当業者であれば、本願発明の他の実施形態において、より少ない、または、追加的な積分器出力が、クランプされ得ることを理解するであろう。好適には、積分器カスケードの少なくとも積分器Ｎｏ．２およびＮｏ．３は、両方ともクランプされる。図７のプロット１７０１の積分器Ｎｏ．１と、プロット１７０３の積分器Ｎｏ．２との出力信号のはっきりした振動挙動は、図７の同じプロットと比較して、プロット１８０１と１８０３の積分器出力の検査から明らかであるように効果的に抑制された。これゆえに、フィードバック・ループの安定性と回復時間とは、積分器出力電圧クランプにより、著しく改善された。

図９は、ラウドスピーカ負荷１４０に接続するＨ−ブリッジ出力ドライバ１００の、図式的に示す。Ｈ−ブリッジ出力ドライバ１００の一方の側は、図１の図式的に示された第１の出力ドライバ１１０１の第１の出力ドライバとして用いることができる。スイッチＳＷ３（ＳＷ４）を備えるＨ−ブリッジ出力ドライバ１００の第２の側は、第２の出力ドライバとして使うことができる。ここで、スイッチＳＷ３、ＳＷ４は、コントローラで生成される適切な位相のパルス幅変調制御信号の第２のセットにより駆動される。Ｈ−ブリッジ出力ドライバ１００は、差動またはバランス負荷信号を提供するために、ラウドスピーカ負荷１４０のそれぞれの側に接続された出力ノードＶ_Ａ、Ｖ_Ｂを備える。図９ｂに表された変調出力信号波形１２０、１２１が、Ｈ−ブリッジの出力ドライバのそれぞれの出力ノードＶ_Ａ、Ｖ_Ｂにおいて、提供される。クラスＤオーディオ・アンプは、半導体スイッチＳＷ１、ＳＷ２、ＳＷ３とＳＷ４のコントロール端子に印加される（図示せず）それぞれのパルス幅スイッチ制御信号に従って、ラウドスピーカ負荷１４０が、正ＤＣ供給電圧Ｖ_Ｓと、ＧＮＤなどの負ＤＣ供給電圧の間で、および、その逆で、交互に接続されるように、バランス負荷信号のＡＤ変調のために構成される。Ｖ_ＳとＧＮＤとの間でのラウドスピーカ負荷の交互スイッチングが、出力信号波形１２２により図示されるように、第１の位相セッティングにおいて、ＳＷ１およびＳＷ４がそれぞれのＯＮになること、あるいは、導電状態およびＳＷ２とＳＷ３が、のそれぞれのＯＦＦ状態またはオフ状態になることによって、得られる。第２の位相において、ＳＷ１，ＳＷ４は、それぞれＯＦＦ、または不伝導性状態にセットされ、そして、ＳＷ２とＳＷ３とは、それぞれのオン状態にセットされる。パルス幅変調出力信号波形に対応するオーディオ入力信号波形が、波形１１９によって図示される。負荷インダクタ１３８、１３７は、Ｈ−ブリッジ出力ドライバ１００のそれぞれの出力ノードＶ_ＡとＶ_Ｂとの間で、かつ、ラウドスピーカ負荷１４０の両側で接続する。同様に、負荷キャパシタ１３６、１３５は、ラウドスピーカ負荷の各々の端子または側からＧＮＤに接燥する負荷キャパシタと負荷インダクタとの組み合わせ動作は、ラウドスピーカ負荷にわたり出力信号波形において変調または搬送周波数コンポーネントを抑制するために出力ノードＶ_Ａ、Ｖ_Ｂをわたるパルス幅変調出力波形１２０、１２１の、ローパス・フィルタリングを提供するためである。

図１０は、図１で図示されるＨ−ブリッジ・ドライバと同様のトポロジーを有し、ラウドスピーカ負荷２４０に接続した別のＨ−ブリッジの出力ドライバを図示する。しかしながら、本願のクラスＤオーディオ・アンプは、出力ノードＶ_Ａ、Ｖ_Ｂにわたるバランス出力信号のいわゆるＢＤ変調のために構成される。クラスＢＤ変調において、特定の時間間隔の間に出力ノードＶ_Ａ、Ｖ_Ｂを同じ状態にセッティングすること、または、同時に電圧、すなわち、Ｖ_ＳまたはＧＮＤを供給することを含む、「０」の状態が存在する。「０」の状態において、ラウドスピーカ負荷２４０の両端または端子は、ラウドスピーカ負荷２４０にわたる駆動電圧をゼロにセットするように、同時に、Ｖ_ＳかＧＮＤのいずれかに接続する。したがって、オーディオ入力信号のレベルがゼロに近いとき、それぞれの出力ノードＶ_Ａ、Ｖ_Ｂにおけるパルス幅変調出力波形２２０、２２１のスイッチングは、放棄される。これは、オーディオ入力信号２１９の振幅がゼロを横切るところの参照番号２２４によってマークされた時刻におけるパルス幅変調出力波形２２２において、図示される。しかしながら、ラウドスピーカ負荷２４０にわたるゼロ差動電圧を有する状態の存在にもかかわらず、２つの異なる状態、または電圧レベル、すなわち、Ｖ_ＳまたはＧＮＤだけが、出力ドライバの出力ノードＶ_Ａ、Ｖ_Ｂの各々で存在することに注意することは重要である。

図１１は、とりわけ、図１および図２で表されるクラスＤアンプに対する負荷インダクタ・リプル電流波形および負荷キャパシタ・リップル電圧波形を図示する。オーディオ入力信号の「ゼロ」レベルの状況または振幅に対応する波形は、第１および第２の出力ノードＶ_Ａ、Ｖ_Ｂでのパルス幅変調出力波形の変調は、ゼロであるように、図１１に図示される。図面の左側の波形は、図９に関連して上で概説されたように、ＡＤ変調に対応する。一方、右側の波形は、図１０に関連して上で概説されたように、クラスＢＤ変調に対する同じ電圧または電流の変数を表す。波形プロット３０３の上で、それぞれの負荷インダクタ・リプル電流波形は、矩形キャリア波形の上で負荷インダクタ２３７、２３８と１３７、１３８の積分機能を反映する。ラウドスピーカ負荷のそれぞれの入力端子で測定された波形プロット３０５の上のおよその正弦形の負荷キャパシタ・リップル電圧波形Ｖ_ＰおよびＶ_Ｎは、矩形キャリア波形の上で負荷キャパシタ２３５、２３６、および、１３５、１３６のローパス・フィルター効果を反映している。負荷キャパシタ・リップル電圧波形Ｖ_ＰおよびＶ_Ｎは、クラスＡＤとＢＤ変調クラスに対して実質的に同一の振幅であるのに対して、差動リップル電圧、すなわち、Ｖ_ＰマイナスＶ_Ｎ、は、波形３０７によって図示されるように、図示されるラウドスピーカ負荷にわたって、異なることに注意すると興味深い。クラスＡＤ変調に対して、差動リップル電圧は、個々のキャパシタ・リップル電圧の２倍であり、一方、差動リップル電圧は、クラスＢＤ変調に対しておよそ０である。クラスＢＤ変調に対するリップル電圧値の低いレベルは、パルス幅変調キャリア波形のラウドスピーカ負荷への適用に関連して低いパワー損失を示す。しかしながら、クラスＢＤ変調に対するラウドスピーカ負荷にわたりおよそ０差動リップル電圧にもかかわらず、コモンモード波形プロット３０９の上で図示されるように、顕著なコモンモード差動電圧が依然として存在する。そして、このタイプの変調に対してパワー損失となる。これは、実際のクラスＤアンプでパワー損失を引き起こす負荷インダクタを通して前後に循環する負荷電流によって引き起こされる。これは、実際のインダクタが、固有の抵抗およびヒステリシス損失を有するからである。

図１２は、複数レベル・バランス負荷信号を利用する本願発明の好適な実施形態に従って、ラウドスピーカ負荷４４０に接続するＨ−ブリッジ出力ドライバ４０１を図式的に示す。本願の実施形態においては、第１のＤＣ電圧源は、第３の供給電圧を、好適には、第１の出力ドライバ４２５の第１の出力ノードＶ_ＡにおいてＶ_Ｓの半分にセットするように構成される。第２のＤＣ電圧源は、第３の供給電圧を、好適には、第２の出力ドライバ４２６の第２の出力ノードＶ_ＢにおいてＶ_Ｓの半分にセットするように構成される。第１および第２のＤＣ電圧源は各々が、以下で説明されるように、チャージされたフライング・キャパシタを備える。

Ｈ−ブリッジ出力ドライバ４０１の動作は、ラウドスピーカ負荷は、動作的に、出力ノードＶ_ＡとＶ_Ｂのペアの間で相互接続する場合、以下に詳細に説明される。一方、パルス幅変調出力信号波形が、差動フォーマットで、第１および第２の出力ノードＶ_ＡとＶ_Ｂとにおいて、図１３において、図示される。図２に描かれた変調モード・スイッチング・スキームに関連して説明されるように、本願のクラスＤオーディオ・アンプは、好適には、検出された変調デューティ・サイクルが、高い方の変調閾値を上回る場合、高出力パワー・レベルのためにバランス負荷信号の３レベル変調を使用して標準モードで動作するように構成される。低出力パワー・レベルに対して、本願のクラスＤオーディオ・アンプは、好適には、バランス負荷信号の５レベル変調を使用して低パワーまたはアイドル・モードで動作するように構成される。

Ｈ−ブリッジ出力ドライバ４０１は、出力ノードＶ_ＡとＶ_Ｂとを通して、ラウドスピーカ負荷４４０に動作的に接続する。Ｈ−ブリッジの出力ドライバ４０１は、第１および第２の実質的に同一の出力ドライバ４２５、４２６を備える。出力ドライバの各々は、４つのカスケード接続ＣＭＯＳトランジスタ・スイッチ、たとえば、上位のＤＣ供給電圧またはレールＶ_Ｓと、下位のＤＣ供給電圧または、グラウンドまたはＧＮＤレールの形のレールとの間で連結したＮＭＯＳトランジスタを備える。さらにまた、各々の出力ドライバ４２５、４２６は、第３の出力レベル、または、出力ノードＶ_ＡとＶ_Ｂとにおいて、Ｖ_ＳとＧＮＤとの間でのおよそ中間に存在する中点電圧の生成を可能にするチャージされたいわゆるフライング・キャパシタＣ_ｆｌｙ１、Ｃ_ｆｌｙ２４１８、４１９を備える。これらは、もっと詳細に下で説明されるように、複数レベル・バランス負荷信号の生成を可能とする。本願の実施形態においては、Ｈ−ブリッジ・ドライバ４０１の第１の出力ドライバ４２５のアッパー・レッグＡは、ＣＭＯＳトランジスタ、好適には、ＮＭＯＳトランジスタなどの直列またはカスケード接続半導体スイッチのペアを備える。直列接続された半導体スイッチＳＷ１，ＳＷ２は、第１の端部においてＶ_Ｓに接続し、反対の端部において、出力ノードＶ_Ａに接続する。第１の出力ドライバ４２５のローワー・レッグＢ４２５は、出力ノードＶ_ＡからＧＮＤへ接続する直列またはカスケード接続ＣＭＯＳ半導体スイッチＳＷ３とＳＷ４の別のペアを備える。Ｈ−ブリッジ・ドライバ４０１の第２の出力ドライバ４２６のアッパー・レッグＣは、電気特性において好適にはレッグＡのＣＭＯＳ半導体スイッチＳＷ１とＳＷ２のそれぞれのものと同一である直列またはカスケード接続ＣＭＯＳ半導体スイッチＳＷ５とＳＷ６のペアを備える。ローワー・レッグＤは、さらに、電気特性において好適にはレッグＢのＣＭＯＳ半導体スイッチＳＷ３とＳＷ４のそれぞれのものと同一であるカスケード接続ＣＭＯＳ半導体スイッチＳＷ７とＳＷ８の別のペアを備える。上述のＣＭＯＳ半導体スイッチは、図４に、それぞれのゲートまたは制御端子によって、コントロールされる理想的なスイッチ素子として図式的に示される。半導体スイッチの各々は、図式的に示されるように、単一の半導体スイッチから成ることができる、あるいは、他の実施形態では、共有の制御端子を有する複数の並列に連結した個々の半導体スイッチを備えることができる。

図１に表されるクラスＤオーディオ・アンプにおいて、このコントローラは、適切な振幅のパルス幅変調制御信号の第１のセットをＣＭＯＳ半導体スイッチＳＷ１、ＳＷ２、ＳＷ３とＳＷ４の、それぞれ、第１、第２、第３および第４ゲート端子（図示せず）のそれぞれのものに適用するように構成されるＨ−ブリッジ・ドライバ４０１の動作の間、それにより、これらのＣＭＯＳ半導体スイッチのそれぞれの状態をコントロールする。それによって、ＣＭＯＳ半導体スイッチの各々状態は、問題のパルス幅変調制御信号の遷移に従って、オン状態または「ＯＮ」と、オフ状態または導通無し、との間で、トグルする、あるいは、切り替わることができる。同じことを、ゲート端子のそれぞれにおいて、パルス幅変調制御信号の第２セットを供給される第２の出力ドライバ４２６のＣＭＯＳ半導体スイッチＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８に適用する。オン状態または伝導状態または閉状態におけるＣＭＯＳ半導体スイッチＳＷ１、ＳＷ２の各々のオン抵抗は、特定のアプリケーションの要求、特に、ラウドスピーカ負荷４４０のオーディオ周波数インピーダンスにしたがって、かなり変化することがあり得る。半導体スイッチのオン抵抗は、スイッチの大きさ、制御端子における駆動電圧、すなわち、本願実施形態のゲート端子、および、半導体プロセス結果に依存して、変化する。半導体スイッチＳＷ１、ＳＷ２は、好適には、出力ノードＶ_Ａ、Ｖ_Ｂを通して供給されるパワーが、ラウドスピーカ負荷４４０で主に消散され、より小さな程度に、半導体スイッチの個々のオン抵抗では、スイッチ・パワー損失として消費されるように、ラウドスピーカ負荷４４０のオーム抵抗より非常に小さいオン抵抗を有するように構成されるか、設計される。ＣＭＯＳ半導体スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８の各々のオン抵抗は、本願発明のこの実施形態において、好適には、０．０５Ωと５Ωとの間、例えば、０．１Ωと０．５オームとの間のような値にセットされる。

可動コイル、可動アーマチュア、または、他のいかなるタイプのオーディオ・スピーカを備えることができるラウドスピーカ負荷４４０は、Ｈ−ブリッジ・ドライバ４００の第１および第２の出力ノードＶ_ＡとＶ_Ｂとの中間で動作的に接続する。ラウドスピーカ負荷４４０は、典型的には、かなりのインダクティブ・コンポーネントと直列に、抵抗コンポーネントを含む。第１の負荷インダクタ４３８および第１の負荷キャパシタ４２２は、ローパス・フィルターを形成するように、ラウドスピーカ負荷４４０の、第１の出力ノードＶ_Ａと第１の端子との間で接続する。第１の負荷インダクタ４３８と第１の負荷キャパシタ４２２とは、Ｈ−ブリッジ・ドライバの第１および第２の出力ドライバ４２５、４２６の集積回路インプリメンテーションに外部コンポーネントとして提供することができる。ローパス・フィルタリングは、ラウドスピーカ負荷４４０にわたって印加される負荷信号において、出力ノードＶ_Ａ、Ｖ_Ｂにおいて存在する出力波形の変調またはスイッチング周波数コンポーネントを抑制する。本願の実施形態においては、第１の負荷キャパシタ４２２は、１００ｎＦと５００ｎＦとの間の、例えば、およそ２２０ｎＦのようなキャパシタンスを持つことができる第１の負荷インダクタ４１４は、１μＨと５μＨとの間の、例えば、およそ２．２０μＨのようなインダクタンスを持つことができる。第２の出力ノードＶ_Ｂの接続した第２の負荷インダクタ４３７と、第２の負荷キャパシタ４２３とのそれぞれの値は、好適には、同一である。

第１のフライング・キャパシタ４１８は、ＳＷ１、ＳＷ２と、フライング・キャパシタ端子との間で電気的接続を提供するために、第１の出力ドライバ４２５のアッパー・レッグＡのカスケード接続ＣＭＯＳ半導体スイッチＳＷ１、ＳＷ２のペアの間で第１の接続ノード４１８ａに接続する１つの端子を有する。第１のフライング・キャパシタ４１８の反対の端子は、第１の出力ドライバ４２５のローワー・レッグＢのカスケード接続ＣＭＯＳ半導体スイッチのペアＳＷ３、ＳＷ４の間にある第２の接続ノード４１８ｂに接続される。第１のフライング・キャパシタ４１８は、本願発明のＨ−ブリッジ・ドライバ４００の動作が始まる前に、Ｖ_ＳとＧＮＤとの間のＤＣ電圧差のおよそ２分の１に等しい、すなわち、下位のＤＣ供給電圧のＧＮＤ接続のために、単にＶ_Ｓの半分の所定の直流電圧にプリチャージされる。したがって、第１のフライング・キャパシタ４１８は、第１および第２の接続ノード４１８ａ、４１８Ｂの間で、１／２Ｖ_ＳのＤＣ電圧差を維持するか、セットするＤＣ電圧源として動作する。コントローラ（図１の項目１１０３として図示される）は、ＣＭＯＳ半導体スイッチＳＷ１、ＳＷ４が、決して同時にオン状態でない、あるいは、パルス幅変調制御信号のゼロ変調で導通する、すなわち、オーディオ信号入力は、ゼロであるように、逆位相でオーバーラップがなく、ＳＷ１、ＳＷ４に印加されるパルス幅変調制御信号提供するように構成される。同様に、ＳＷ２およびＳＷ３に印加されるパルス幅変調制御信号は、好適には、ＣＭＯＳ半導体スイッチＳＷ２とＳＷ３とが、決してＯＮでない、あるいは、同時にゼロ変調において導通しないように、パルス幅変調制御信号のゼロ変調において、逆位相を有し、オーバーラッピングしていない。これは、第１の出力ドライバ４２５の第１の状態の第１のフライング・キャパシタ４１８は、ＳＷ１，ＳＷ３が、同時にＯＮであり、一方、ＳＷ４とＳＷ２は、両方のＯＦＦであり、Ｖ_Ｓマイナス、Ｖ_Ｓの１／２の出力レベル、すなわち、Ｖ_Ｓの１／２のＶ_Ａにおける出力レベルに至るときに、Ｖ_Ｓと出力ノードＶ_Ａとの間で接続することを意味する。第２の第１の出力ドライバ４２５の状態において、第１のフライング・キャパシタ４１８は、ＳＷ２とＳＷ４とが同時にＯＮであって、一方、ＳＷ１およびＳＷ３は、両方ともＯＦＦで、ＧＮＤプラスＤＣ供給電圧の１／２の出力レベル、すなわち、第１の状態の場合のように１／２Ｖ_Ｓに至るとき、ＧＮＤと、ＳＷ２とＳＷ４とを通した出力ノードＶ_Ａとの間で接続する。したがって、第１のキャパシタが、本願の実施形態において、ＤＣ供給電圧Ｖ_Ｓの出力の１／２に等しくなっているノードＶ_Ａにおいて、第３の供給電圧レベルを生成するように動作する。この第３の供給電圧レベルは、第１のフライング・キャパシタ４１８の、１／２Ｖ_ＳへのＤＣ電圧の選ばれた適合性のため、上で概説されるように、第１と第２の出力ドライバ状態において生成される。したがって、第１のドライバ４２５の出力ノードＶ_Ａでの出力レベルは、したがって、３つの別々のレベル、Ｖ_Ｓ、１／２Ｖ_Ｓ、および、ＧＮＤの間でトグルする。当然に、ＧＮＤ電圧は、他の実施形態において、負または正のＤＣ供給電圧、たとえば、実質的に大きさにおいて第１のＤＣ供給電圧に等しい負ＤＣ電圧を含むことができる。

図示されたＨ−ブリッジの出力ドライバ４０１は、第２の出力ノードＶ_Ｂを通して、ラウドスピーカ負荷４４４０の別の側または端子に接続する第２の出力ドライバ４２６を備える。例えばＣＭＯＳ半導体スイッチＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８などの個々のコンポーネント、および、第２の出力ドライバ４２６のフライング・キャパシタ４１９の回路トポロジー効果と電気特性は、好適には、実質的に、第１の出力ドライバ４２５の対応するコンポーネントのものと同一である。同様に、外部の第２の負荷インダクタ４３７および、外部の第２の負荷キャパシタ４２３は、好適には、第１の出力ドライバ４２５と関連する対応する外部コンポーネントと同一である。

標準モードにおいて、パルス幅変調制御信号は、ＳＷ１、ＳＷ５に対する信号は、ゼロ変調において逆位相であるように、構成される。ＳＷ４とＳＷ８に、ＳＷ３とＳＷ７に、ＳＷ２とＳＷ６に印加されるパルス幅変調制御信号のそれぞれのペアに対しても同じことである。パルス幅変調制御信号のこの構成は、フライング・キャパシタＣ_ｆｌｙ１、Ｃ_ｆｌｙ２（４１８、４１９）の所定のＤＣ電圧のそれぞれの第１のＤＣ供給電圧Ｖ_Ｓの約１／２へのセッティングと接続して、第１および第２の出力ノードＶ_ＡとＶ_Ｂとの間で上述した３レベル・パルス幅変調バランス出力信号が生成されることを確実とする。この３レベル・パルス幅変調出力信号は、図１３において、波形５０７として図示される。図示されるように、本願の３レベル・パルス幅変調バランス出力信号は、第１および第２の出力ノードＶ_ＡとＶ_Ｂの状態スイッチング率が、オーディオ信号入力が０に近づくときに減少することにおいて、前に概説された先行技術のクラスＢＤ変調と有利な特性を共有する。クラスＤオーディオ・アンプの動作の低電力モードまたはアイドル・モードにおいて、種々のパルス幅変調制御信号は、ＳＷ１およびＳＷ５に対する信号が、逆にされ、そして、追加的に、ゼロ変調におけるその他の各々に対して＋／−９０度位相シフトされるように、構成される。ＳＷ４とＳＷ８に、ＳＷ３とＳＷ７に、ＳＷ２とＳＷ６に印加されるパルス幅変調制御信号のそれぞれのペアに対しても同じことである。パルス幅変調制御信号のこの適合は、フライング・キャパシタＣ_ｆｌｙ１、Ｃ_ｆｌｙ２（４１８、４１９）の所定のＤＣ電圧の第１のＤＣ供給電圧Ｖ_Ｓの約１／２へのセッティングと接続して、ラウドスピーカ負荷のための望ましい５レベル・パルス幅変調バランス出力信号が、第１および第２の出力ノードＶ_ＡとＶ_Ｂとの間で生成されることを確実とする。この５−レベル・パルス幅変調バランス出力信号は、図１３に、出力波形５１３として図示される。出力信号波形５１３は、２つの別々のレベル・パルス幅変調波形、ゼロを上回るもの、ゼロ・レベル、および、ゼロより下のパルス幅変調波形の２つの別々のレベルを示す。図示されるように、本願の５レベル・パルス幅変調出力信号は、第１および第２の出力ノードＶ_ＡとＶ_Ｂの状態スイッチング率が、オーディオ信号入力が０に近づくときに減少することにおいて、前に概説されたクラスＢＤ変調および３レベル変調と有利な特性を共有する。

図１４は、クラスＤオーディオ・アンプの第４の実施形態に従って、ラウドスピーカ負荷７４０に接続する第１および第２の出力ドライバ７２５、７２６をそれぞれ備えるＨ−ブリッジ出力ドライバを有するクラスＤオーディオ・アンプの系統図である。図示されたクラスＤオーディオ・アンプは、また、複数レベル・バランス負荷信号を利用する。本願の実施形態においては、第１のＤＣ電圧源は、第３の供給電圧を、好適には、第１の出力ドライバ７２５の第１の出力ノードＶ_ＡにおいてＶ_Ｓの半分にセットするように構成される。第２のＤＣ電圧源は、第３の供給電圧を、好適には、第２の出力ドライバ７２６の第２の出力ノードＶ_ＢにおいてＶ_Ｓの半分にセットするように構成される。第１および第２のＤＣ電圧源は、以下でもっと詳細に説明されるように、Ｖ_Ｓ電圧レベルの１／２分を生成するために、キャパシタ電圧分配器と半導体スイッチのそれぞれのペアを備える。

出力ドライバ７２５、７２６の各々のトポロジーは、しばしば、「中性点クランプ」３レベル・ハーフブリッジとして言及される。第１の負荷インダクタ７３８と第１の負荷キャパシタ７２２は、第１のドライバ７２５の出力ノードＶ_Ａと、ローパス・フィルターを形成するラウドスピーカ負荷７４０の第１の端子との間で接続する。別のローパス・フィルターが、第２のドライバ７２６の第２の出力ノードＶ_Ｂと、ラウドスピーカ負荷７４０の第２の端子との間で接続した第２の負荷インダクタ７３７と第２の負荷キャパシタ７２３によって形成される。これらのローパス・フィルターの各々の目的と特性は、出力ドライバ４０１の第１の実施形態に関連して前に述べたものと同じである。第１の出力ドライバ７２５は、第１の供給電圧Ｖ_Ｓと第１の出力ドライバの第１の出力ノードＶ_Ａとの間で直列に接続する第１の半導体スイッチＳＷ２を有するアッパー・レッグを備える。第２のレッグは、ＧＮＤ、すなわち、第２の供給電圧と、Ｖ_Ａとの間で直列に接続する第２の半導体スイッチＳＷ３を備える。第３および第４の半導体スイッチＳＷ１、ＳＷ４は、それぞれ、第３の供給電圧、すなわち、中点電圧１／２Ｖ_ＳおよびＶ_Ａの間で、直列に接続する。中点電圧１／２Ｖ_Ｓは、第３の供給電圧源により、第１の、選択的に第２の、出力ドライバ７２５、７２６のための第３の供給電圧として生成される。第３の電圧源は、中点電圧を提供するために、第１の供給電圧Ｖ_ＳとＧＮＤ電圧の間で直列に接続する供給キャパシタ、Ｃ１とＣ２のペアを備える。供給キャパシタ、Ｃ１、Ｃ２は、中点電圧は、第１の供給電圧Ｖ_Ｓのおよそ１／２にセットされるように、好適には、実質的に等しいキャパシタンスを有する。半導体スイッチの各々、ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４は、問題の半導体スイッチの状態をコントロールするために、ゲート端子、Ｖｃ１、Ｖｃ２、Ｖｃ３およびＶｃ４を備える。半導体スイッチ、ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４は、ＮＭＯＳトランジスタのようなＣＭＯＳトランジスタを、それぞれ、備えることができる。

第２の出力ドライバ７２６は、反対側に接続した第２の出力ノードＶ_Ｂ、または、ラウドスピーカ負荷７４０の端子を備える。第２の出力ドライバ７２６は、第１の出力ドライバ７２５と同様に、回路トポロジーにおいて接続する半導体スイッチＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８を備える。第２の出力ドライバ７２６は、中点電圧を生成するために、別々の第３の供給電圧源、好適には、第１の出力ドライバの第３の供給電圧源と同様であるものを備えることができる。代替的に、第１の出力ドライバ７２５に対して生成された中点電圧を、同様に、第２の出力ドライバによって利用することができる。第２の出力ドライバ７２６の回路トポロジー、および、その個々のコンポーネントの電気特性は、好適には、第１の出力ドライバ７２５のそれらと実質的に同一である。

コントローラ７０３は、オーディオ入力信号、オーディオを受信し、そこからパルス幅変調制御信号の第１のセット、および、パルス幅変調制御信号の第２セットを導出するように構成される。パルス幅変調制御信号の第１のセットは、ＣＭＯＳ半導体スイッチＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４のそれぞれのゲート端子に印加されるＶｃ１、Ｖｃ２、Ｖｃ３およびＶｃ４によって図示される。パルス幅変調制御信号の第２のセットは、第２の出力ドライバ７２６の内部に配置されたＣＭＯＳ半導体スイッチＳＷ５、ＳＷ６、ＳＷ７とＷ８のそれぞれに印加されるＶｃ５、Ｖｃ６、Ｖｃ７およびＶｃ８によって図示される。コントローラ７０３は、標準動作モードにおいて、ラウドスピーカ負荷７４０にわたる３レベル負荷信号が生成され、上述した低パワー・モードおよびアイドル・モードにおいて、ラウドスピーカ負荷７４０にわたる５レベル負荷信号が生成されるように、パルス幅変調制御信号の第１セットとパルス幅変調制御信号の第２セットの間の所定の位相関係をコントロールするように構成される。パルス幅変調制御信号の第１および第２のセットの生成のプロセスの例示的な実例が、図１５に関連して、以下の追加的な詳細において説明される。図１５ａ、図１５ｂは、図１２に表されるＨ−ブリッジ出力ドライバ４０１の各々の半導体スイッチに対するパルス幅変調制御信号の生成を図示する。パルス幅変調制御信号ＳＷ１− ＳＷ８は、コントローラ１１０３（図１１の上で）のスイッチング・パターン・マッピング回路（図１の１１１９）によって、オーディオ入力信号から導出される。図１５ａ、図１５ｂのパルス幅変調制御信号ＳＷ１−ＳＷ８の図示された波形の形状は、オーディオ入力信号の所定の非ゼロの瞬間的なレベルに対してマップされる。すなわち、変調である。図１５ａは、図１のクラスＤオーディオ・アンプ１１００の３レベル動作モードにおけるパルス幅変調制御信号の生成を図示する。一方、図１５ｂは、５レベル動作モードにおけるパルス幅変調制御信号の生成を図示する。両方の動作モードにおいて、図１の上で表されるアナログＰＷＭ１１１５は、４つのパルス幅変調信号φ_０、φ_９０、φ_１８０およびφ_２７０を導出するように構成される。これらは、互いから、連続して９０度位相シフトされたものであり、これらをスイッチング・パターン・マッピング回路１１１９に伝達する。

図１５ａの上で表される３レベル動作モードにおいて、スイッチング・パターン・マッピング回路は、第１の出力ドライバ（図１２の項目４２５）の半導体スイッチＳＷ１、ＳＷ２に対するパルス幅変調制御信号ＳＷ１、ＳＷ２として、パルス幅変調信号φ_０およびφ_１８０を選択することにより、位相選択を実行する。スイッチング・パターン・マッピング回路は、さらに、第１の出力ドライバの半導体スイッチＳＷ３、ＳＷ４に対するパルス幅変調制御信号として、ＳＷ２とＳＷ１に対して、それぞれ逆位相であるか、逆にされた、パルス幅変調制御信号ＳＷ３とＳＷ４のペアを生成する。選択されたパルス幅変調信号からφ_０およびφ_１８０から、スイッチング・パターン・マッピング回路は、さらに、第２の出力ドライバ（図１２の項目４２６）の半導体スイッチＳＷ８、ＳＷ７に対するパルス幅変調制御信号ＳＷ８とＳＷ７を生成する。スイッチング・パターン・マッピング回路は、さらに、第２の出力ドライバの半導体スイッチＳＷ８とＳＷ７に対するパルス幅変調制御信号として、ＳＷ８およびＳＷ７に、それぞれ、逆位相であるパルス幅変調制御信号ＳＷ５とＳＷ６のペアを生成する。したがって、３レベル動作モードにおいて、スイッチング・パターン・マッピング回路は、第２の出力ドライバに対するパルス幅変調制御信号のＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８第２セットの対応するパルス幅変調制御信号に対して逆位相であるか、逆にされた、第１の出力ドライバに対して、パルス幅変調制御信号ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４の形式の変調制御信号の第１のセットを生成するように構成される。このように、第１の出力ドライバに対するパルス幅変調制御信号ＳＷ１は、第１の出力ドライバに対するＳＷ２は、第２の出力ドライバに対する対応するパルス幅変調制御信号ＳＷ６に対して逆位相にされる。等である。

図１５ｂで表される５レベル動作モードにおいて、スイッチング・パターン・マッピング回路は、図示されたように、第１の出力ドライバに対するパルス幅変調制御信号ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４の形式の変調制御信号の第１セットを生成する前に、パルス幅変調信号φ_０、φ_９０、φ_１８０およびφ_２７０すべてを選択して、再編成することにより位相選択を実行する。図１５ａと比べると、第１の出力ドライバのパルス幅変調制御信号ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４のそれぞれの波形は、３レベルと５レベル動作モードとで同一であることは明白である。しかしながら、第２の出力ドライバのパルス幅変調制御信号ＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８の形式の制御信号の第２セットの波形は、図示されるように、３レベルと５レベル・動作モードとの間で異なる。スイッチング・パターン・マッピング回路は、逆にされ、追加的に、マイナス９０度、第１の出力ドライバに対するパルス幅変調制御信号ＳＷ１、ＳＷ２、ＳＷ３およびＳＷ４／の前記第１セットの対応するパルス幅変調制御信号に対して位相シフトされた第２の出力ドライバに対するパルス幅変調制御信号ＳＷ５、ＳＷ６、ＳＷ７およびＳＷ８の第２セットにおけるパルス幅変調制御信号生成するように構成される。このように、第２の出力ドライバに対するパルス幅変調制御信号ＳＷ５は、第１の出力ドライバに対する対応するパルス幅変調制御信号ＳＷ１に対して、逆にされ、追加的にマイナス９０度位相シフトされる。第２の出力ドライバに対するＳＷ６は、第１の出力ドライバに対する対応するパルス幅変調制御信号ＳＷ２に対して、逆にされ、追加的にマイナス９０度位相シフトされる、等である。

当業者であれば、Ｎレベル負荷信号は、３６０／（Ｎ−１）度の位相差を持つ（Ｎ−１）の異なる制御信号位相の変調制御信号のセットから生成することができることを理解するであろう。３レベル負荷信号が、Ｎ＝３＝＞Ｎ−１＝２の異なる制御信号位相を、＝＞３６０／（３−１）＝１８０度位相シフトにセットすることにより提供される。同様に、５レベル負荷信号は、Ｎ＝５＝＞Ｎ−１＝４の異なる制御信号位相を、＝＞３６０／（５−１）＝９０度位相シフトにセットすることにより提供されるさらにまた、７レベル負荷信号は、Ｎ＝７＝＞Ｎ−１＝６の異なる制御信号位相を、＝＞３６０／（７−１）＝６０度位相シフトにセットすることにより提供される。Ｎは、正整数であり、好適には、奇数である。

図１６Ａ、図１６Ｂは、それぞれ、負荷キャパシタ・リップル電圧と、負荷インダクタ・リップル電流のグラフであり、それぞれ、パルス幅変調スイッチ制御信号の変調デューティ・サイクルに対してプロットされる。０．５の変調デューティ・サイクルは、「アイドル動作」をマークすることによって、グラフ１００１の上で示されるように、オーディオ入力信号のゼロ・レベルに、順次対応するパルス幅変調オーディオ信号のゼロ変調に対応する。表されたグラフは、１０μＨの負荷インダクタ値（図１２項目４３８参照）と、１μＦの負荷キャパシタ値（図１２項目４２２参照）とに対して、プロットされた。第１または上位のＤＣ供給電圧Ｖ_Ｓまたは、Ｈ−ブリッジ出力ドライバ４０１のＰＶＤＤは、４０ボルトにセットされた。変調周波数は、前に説明されたルールにしたがって、３レベルＦＣケースに対する効果的なスイッチング周波数が８００ｋＨｚであるように、両方のタイプの変調に対して４００ｋＨｚにセットされた。

図１６Ａのグラフ１００１は、クラスＤオーディオ・アンプの２つの異なるタイプに対して負荷キャパシタ（図１２の項目４２２）でボルト・ピーク・ピークで測定された負荷キャパシタ・リップル電圧を示す。曲線１００３は、図１、図２、図３に示した、２レベル・クラスＡＤまたはＢＤ変調を利用する先行技術の出力ドライバに対するキャパシタ・リップル電圧を示す。曲線１００５は、図１２のＨ−ブリッジ出力ドライバ４０１の３レベル動作モードに対するキャパシタ・リップル電圧を示す。特にゼロ変調のまわりでの、ピーク・ピーク・キャパシタ・リップル電圧の大規模な縮小が、明白である。キャパシタ・リップル電圧のこの減少は、複数レベルＨ−ブリッジ出力ドライバ４０１に基づいた、または、図９と図１０に関連して記述されるもののようによりトラディショナルなＨ−ブリッジ出力ドライバ・トポロジーは、同様に使用可能であるのではあるが、クラスＤアンプからのＥＭＩ放出の非常に有利な抑制または減弱となる。

図１６Ｂのグラフ１０１１は、クラスＤオーディオ・アンプの２つの異なるタイプに対して、アンペア・ピーク・ピークで測定した負荷インダクタ（図１２の項目４３８）における負荷インダクタ・リップル電流を示す。曲線１０１３は、１０μＨの負荷インダクタ値と、１μＦの負荷キャパシタ値とで測定した、図９、図１０に示される、伝統的な２レベル・クラスＡＤまたはＢＤ変調出力ドライバの負荷インダクタ・リップル電流を示す。曲線１０１５は、図１２のＨ−ブリッジ出力ドライバ４０１の３レベル動作モードに対する負荷インダクタ・リップル電流を示す。しかしながら、後者のケースにおいて、負荷インダクタ値は、（伝統的な２レベル・クラスＡＤまたはＢＤ変調出力ドライバに対する１０μＨと比較して）わずか２．２μＨであり、負荷キャパシタ値は、０．４７μＦである。インダクタ・リップル電流の振幅の非常に大規模な縮小が、ゼロ変調のまわりで達成された。すなわち、本願のＨ−ブリッジの出力ドライバに対する負荷インダクタンスと負荷キャパシタンスのかなり小さい値にもかかわらず日常的に聞いている状況を支配する傾向がある小さなオーディオ入力信号に対して、達成された。

図１７は、図２に関連して上で開示されたモード・スイッチング・スキームに依存する変調デューティ・サイクルを適用して、図１２に描かれた複数レベルＨ−ブリッジ出力ドライバ４０１への比較において、前に言及されたモード・スイッチング・スキームのないＡＤ変調を用いて、図９に描かれた伝統的なＨ−ブリッジ出力ドライバ１００に対して実験的に記録されたパワー消散データを図示する。オーディオ入力信号は、１ｋＨｚの正弦波であり、ラウドスピーカ負荷は、両方の図のケースにおいて、８Ωである。先行技術のＨ−ブリッジ・ドライバは、９．４μＨの負荷インダクタ値、および、４００ｋＨｚの変調周波数を使用する。本願発明にしたがうＨ−ブリッジの出力ドライバは、２．２μＨの負荷インダクタ値、・・を使用する。および、６００ｋＨｚの変調周波数第２の出力ドライバに対する対応するパルス幅変調制御信号ＳＷ５に対して逆位相にされる。曲線１３０１は、伝統的なＨ−ブリッジ出力ドライバ１００の供給負荷パワーまたは出力パワーに対してワットで測定したパワー損失を表す。一方、曲線１３０３は、複数レベルＨ−ブリッジ出力ドライバ４０１のメリットの同じ図を表す。図示されるように、パワー損失のかなりの縮小が、複数レベルＨ−ブリッジの出力ドライバ４０１によって、Ｈ−ブリッジ出力ドライバの大部分のリニア動作範囲を通して提供される。例えば、出力パワー・レベル１Ｗ未満のような伝達出力パワーの小さい値に対してパワー損失の著しい縮小は、特に目立つものである。パワー・レベルのこの範囲が、典型的には、日常的なリスニング状況で使用されるからである。測定されたパワー消散の節約は、出力または負荷パワーの小さい値に対して、およそ、９のファクタとなる。この著しく改善されたエネルギー効率は、本願Ｈ−ブリッジ・ドライバ−のより大きな負荷インダクタまたは負荷キャパシタの値を使用することなく得られることも、注目に値する。反対に、図１６に表される実験的に記録されたパワー損失データに対する条件の下で、負荷インダクタは、かなりより小さいものである。

Claims (26)

1. 負荷信号をそれに供給するラウドスピーカ負荷に接続可能な、第１の出力ノードを備える第１の出力ドライバであって、
   前記第１の出力ドライバは、第１の供給電圧と第１の出力ノードの間で接続する１つ以上の半導体スイッチを備えるアッパー・レッグと、第１の出力ノードと第２の供給電圧の間で接続する１つ以上の半導体スイッチを備えるローワー・レッグと、備え、
   前記半導体スイッチの各々は、オン状態またはオフ状態に選択的に半導体スイッチを設定するために、半導体スイッチの状態を制御するのに適しているスイッチ制御端子を備える、第１の出力ドライバと、
   フィルタ処理したオーディオ信号の受信、および、前記第１の出力ドライバのそれぞれのスイッチ制御端子に対する調整可能変調周波数におけるパルス幅変調制御信号の第１のセットの生成のためのパルス幅変調器と、
   調整可能ループ・フィルターと、音声入力信号および前記負荷信号から導出されたフィードバック信号に接続する加算ノードとを備えるフィードバック・ループであって、−該フィードバック・ループは、前記加算ノードに信号を、該フィードバックを接続させるように構成される、フィードバック・ループと、−パルス幅変調制御信号の前記第１セットの調整可能変調周波数の周波数設定に基づいて、調整可能ループ・フィルターの周波数特性を制御するように構成されたコントローラとを備えるクラスＤオーディオ・アンプ。
2. 前記コントローラは、前記調整可能変調周波数のセッティングに基づいて、前記調整可能ループ・フィルターの次数を変えるように構成される、請求項１に記載のクラスＤオーディオ・アンプ。
3. 前記フィードバック・ループは、前記調整可能変調周波数の前記周波数設定の０．０１と１．０倍との間、好適には、０．１と０．５倍との間のオープン・ループ帯域幅を持つ、請求項１又は２に記載のクラスＤオーディオ・アンプ。
4. 前記コントローラは、調整可能変調周波数の最小周波数設定においてよりも、調整可能変調周波数の最大周波数設定における、前記調整可能ループ・フィルターのより高次数を選択するように構成される、請求項２又は３に記載のクラスＤオーディオ・アンプ。
5. 前記調整可能ループ・フィルターは、それぞれの積分器時定数および、それぞれの積分器利得係数を備える複数のカスケード接続積分器と、を備える、請求項１ないし４のいずれか１項に記載のクラスＤオーディオ・アンプ。
6. 前記コントローラは、調整可能ループ・フィルターの周波数応答特性ファクタをコントロールするために、０．２５と４の間のスケーリング・ファクタのような共通のスケーリング・ファクタで前記複数の積分器の前記それぞれの積分器時定数を調整するように構成される、請求項５に記載のクラスＤオーディオ・アンプ。
7. 前記コントローラは、調整可能ループ・フィルターの周波数応答特性ファクタをコントロールするために、複数のスケーリング・ファクタで前記複数の積分器の前記それぞれの利得係数を測定するように構成される請求項５に記載のクラスＤオーディオ・アンプ。
8. 前記調整可能ループ・フィルターは、２つないし８つのカスケード接続積分器を備える、請求項５ないし７のいずれか１項に記載のクラスＤオーディオ・アンプ。
9. 前記カスケード接続積分器の１つ以上が、最大出力電圧レベルまたは最大電流レベルのような、前記積分器の最大出力レベルを制限するために出力レベル・クランプを備える、請求項５ないし７のいずれか１項に記載のクラスＤオーディオ・アンプ。
10. 前記ラウドスピーカ負荷にわたる第１の３レベル負荷信号を提供するために、中点電圧のような、第１の出力ノードにおいて、第３の供給電圧をセットするように構成されるＤＣ電圧源をさらに備える請求項１ないし９のいずれか１項に記載のクラスＤオーディオ・アンプ。
11. 前記第１のドライバの前記アッパー・レッグは、カスケードで接続する第１および第２の半導体スイッチを備え、前記第２のドライバの前記ローワー・レッグは、カスケードで接続する第３および第４の半導体スイッチを備え、
    前記ＤＣ電圧源は、前記第３の供給電圧にチャージされ、前記第１および前記第２のカスケード半導体スイッチの間に位置する第１のノードと、前記第３および前記第４のカスケード半導体スイッチの間に位置する第２のノードとの間で接続されたキャパシタを備え、
    パルス幅変調制御信号の前記第１のセットは、
    第１の状態において、前記キャパシタの第１の端子を、前記第１および前記第３の半導体スイッチを通して、第１の出力ノードに接続し、
    第２の状態において、前記キャパシタの第２の端子を、前記第４および前記第２の半導体スイッチを通して、第１の出力ノードに接続する、ように構成される、請求項１０に記載のクラスＤオーディオ・アンプ。
12. バランス負荷信号をそれに供給するために、前記ラウドスピーカ負荷に接続可能な第２の出力ノードを備える第２の出力ドライバをさらに備え、
    前記第２の出力ドライバは、前記第１の供給電圧と前記第２の出力ノードとの間で接続する１つ以上の半導体スイッチを備えるアッパー・レッグと、前記第２の出力ノードと前記第２の供給電圧との間で接続する１つ以上の半導体スイッチを備えるローワー・レッグとを備え、−前記第２の出力ドライバの前記半導体スイッチの各々が、オン状態またはオフ状態に選択的に半導体スイッチを設定するために、半導体スイッチの状態を制御するのに適しているスイッチ制御端子を備え、
    前記コントローラは、前記第２のドライバのそれぞれのスイッチ制御端子に対する調整可能変調周波数において、パルス幅変調制御信号の第２のセットを生成するようにさらに適している、請求項１ないし１２のいずれか１項に記載のクラスＤオーディオ・アンプ。
13. 前記コントローラは、−第１の動作モードにおいて、前記ラウドスピーカ負荷にわたる第１の複数レベル・バランス負荷信号を生成するために、変調制御信号の前記第１および前記第２のセットの間での第１の所定の位相関係をセットし、
    第２の動作モードにおいて、前記ラウドスピーカ負荷にわたる第２の複数レベル・バランス負荷信号を生成するために、変調制御信号の前記第１および前記第２のセットの間での第２の所定の位相関係をセットするように構成される請求項１０または１２に記載のクラスＤオーディオ・アンプ。
14. 前記コントローラは、−前記第１の動作モードにおいて、３レベル・バランス負荷信号を生成するために変調制御信号の第１セットの対応する制御信号に対して逆位相を有する変調制御信号の第２セットの各々の制御信号を提供し、
    前記第２の動作モードにおいて、５レベル・バランス負荷信号を生成するために変調制御信号の第１セットの対応する制御信号に対して逆位相、および、追加的＋／−９０度位相シフトを有する変調制御信号の第２セットの各々の制御信号を提供するように構成される請求項１３に記載のクラスＤオーディオ・アンプ。
15. 前記コントローラはオーディオ信号レベル検出器備え、
    前記コントローラは、前記オーディオ入力信号の検出されたレベルに依存して、変調制御信号の前記第１セットおよび／または第２セットの前記調整可能変調周波数を制御するのに適している、請求項１ないし１４のいずれか１項に記載のクラスＤオーディオ・アンプ。
16. 前記コントローラは、前記オーディオ入力信号の検出されたレベルに依存して、前記第１の動作モードと前記第２の動作モードとの間でスイッチするのに適している、請求項１３または１５に記載のクラスＤオーディオ・アンプ。
17. 前記コントローラは、−前記オーディオ入力信号の前記検出されたレベルを、所定のレベル閾値と比較し、
    検出オーディオ信号レベルが所定のレベル閾値より小さいとき、変調制御信号の前記第１セットおよび／または第２セットの第１の変調周波数をセットし、
    検出オーディオ信号レベルが所定のレベル閾値より大きいとき、変調制御信号の前記第１セットおよび／または第２セットの第２の変調周波数をセットするのにさらに適しており、
    第１の変調周波数は、第２の変調周波数より低い、請求項１６に記載のクラスＤオーディオ・アンプ。
18. 前記コントローラは、
    前記検出オーディオ信号レベルが前記所定のレベル閾値を上回るときに、前記第１の動作モードを選択し、
    検出オーディオ信号レベルが所定のレベル閾値より小さいときに、前記第２の動作モードを選択するのにさらに適している、請求項１７に記載のクラスＤオーディオ・アンプ。
19. 前記コントローラは、
    前記フィルタ処理したオーディオ信号に接続し、デジタル・パルス幅変調器にデジタル・フィルタ処理したオーディオ信号を生成するために、ディジタル・クロック信号に従って、動作するサンプリング・デバイスを更に含み、
    前記デジタル・パルス幅変調器は、一様にサンプルされたパルス幅変調オーディオ信号を生成するように構成され、
    前記コントローラは、一様にサンプルされたパルス幅変調オーディオ信号に基づいて、パルス幅変調制御信号の前記第１セットおよび／または第２セットを生成する、請求項１ないし１８のいずれか１項に記載のクラスＤオーディオ・アンプ。
20. 前記ＤＣ電圧源は、｛チャージされたキャパシタ、フローティング浮動ＤＣ電源レール、バッテリー｝のグループのうちの少なくとも１つのコンポーネントを備える、請求項１ないし１９のいずれか１項に記載のクラスＤオーディオ・アンプ。
21. 前記半導体スイッチの各々のオン抵抗は、０．０１Ωと１０Ωとの間にある、請求項１ないし２０のいずれか１項に記載のクラスＤオーディオ・アンプ。
22. 前記半導体スイッチの各々は、｛フィールド効果トランジスタ（ＦＥＴ）、バイポーラ・トランジスタ（ＢＪＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）｝のグループから選択したトランジスタ・スイッチを備えている、請求項１ないし２１のいずれか１項に記載のクラスＤオーディオ・アンプ。
23. 前記第１および第２の供給電圧は、５Ｖと１２０Ｖとの間のＤＣ電圧差を提供するように構成される、請求項１ないし２２のいずれか１項に記載のクラスＤオーディオ・アンプ。
24. パルス幅変調制御信号の前記第１のセットの最大変調周波数は、１５０ｋＨｚと５ＭＨｚとの間、好適には、５００ｋＨｚと１ＭＨｚとの間に存在する、請求項１ないし２３のいずれか１項に記載のクラスＤオーディオ・アンプ。
25. 請求項１ないし２４のいずれか１項に記載のクラスＤオーディオ・アンプと、
    動作的に、前記第１のドライバの出力ノードおよび、前記第１および第２のＤＣ供給電圧のうちの１つに接続するラウドスピーカ負荷、または、動作的に、前記第１および第２の出力ドライバの、それぞれの、前記第１および第２の出力ノードの中間に接続するラウドスピーカ負荷と、
    を備えるサウンド再生アセンブリ。
26. 第１のドライバの出力ノードとラウドスピーカ負荷の間で接続する負荷インダクタと、
    ラウドスピーカ負荷と第１および第２のＤＣ供給電圧のうちの１つとの間で接続された負荷キャパシタとをさらに備える請求項２５に記載のサウンド再生アセンブリ。