JP2015500546A5 - - Google Patents

Claims (23)

1. プログラミング電流を供給するための電荷ポンプと、
   各々が複数のメモリセルを含む複数のユニットに分割され、前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと、
   前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと、
   クロックパルス発生器を含み、プログラムされるビットを「０」ビットに関して連続的にチェックするように構成された、デジタル「０」ビット検出器を備え、プログラムされる前記ユニットの各々の前記メモリセル数をカウントするためのカウンタ回路と、
   前記カウンタ回路の出力が、前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになることを示す場合には、前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし、前記カウンタ回路の前記出力が、前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになることを示す場合には、前記プログラミング電流を用いて、前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々の関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と、
   を備える不揮発性メモリデバイス。
2. 前記不揮発性メモリセルの状態を検知するために、１つがユニットの不揮発性メモリセルの各々に接続された複数のセンスアンプと、
   前記検知されたユニットに関連する前記インジケータ・メモリセルの状態を検知するために、前記インジケータ・メモリセルに接続されたインジケータ・センスアンプと、
   前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が特定の１つの状態にあることを検知した場合には、前記複数のセンスアンプの状態を出力し、前記インジケータ・センスアンプが、前記インジケータ・メモリセルの状態が別の状態にあることを検知した場合には、前記複数のセンスアンプの反転状態を出力するための論理回路と、
   を更に備える、請求項１に記載のメモリデバイス。
3. 前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにロー方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じロー内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
4. 前記不揮発性メモリセルアレイは、複数のロー及びカラムに配列され、インジケータ・メモリセルアレイは、前記不揮発性メモリセルアレイにカラム方向で隣接して位置し、１つのインジケータ・メモリセルが前記同じカラム内の複数のメモリセルに関連する、請求項１に記載のメモリデバイス。
5. 前記メモリセルの各々は、
   平面を有する第１の導電型の半導体基板と、
   前記平面上の第２の導電型の第１の領域と、
   前記第１の領域から間隔を置いて配置され、チャネル領域が該間隔に含まれている、前記平面上の前記第２の導電型の第２の領域と、
   前記チャネル領域の第１の部分から間隔を置いて配置された浮遊ゲートと、
   前記浮遊ゲートの一方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記チャネル領域の第２の部分から間隔を置いて配置されているワード線と、
   前記浮遊ゲートの他方の側面で前記浮遊ゲートに隣接し、前記浮遊ゲートから絶縁されており、更に前記第２の領域から間隔を置いて配置されている消去ゲートと、
   前記浮遊ゲートから間隔を置いて配置され、前記ワード線と前記消去ゲートとの間に存在しており、更にそれらから絶縁された前記浮遊ゲート上のカップリングゲートと、
   を備える、請求項１に記載のメモリデバイス。
6. 前記特定の割合は５０パーセントである、請求項１に記載のメモリデバイス。
7. デジタル「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
8. プログラミング電流を供給するための電荷ポンプと、
   各々が複数のメモリセルを含む複数のユニットに分割され、前記メモリセルの各々が前記プログラミング電流によってプログラムされる不揮発性メモリセルアレイと、
   前記不揮発性メモリセルの前記ユニットの各々に関連するインジケータ・メモリセルと、
   前記ユニットの各々の前記メモリセルの特定の割合又はそれ以下がプログラムされることになる場合には、前記プログラミング電流を用いて前記ユニットの各々の前記メモリセルをプログラムし、前記ユニットの各々の前記メモリセルの前記特定の割合よりも多くがプログラムされることになる場合には、前記プログラミング電流を用いて、前記ユニットの各々の前記メモリセルの反転及び前記ユニットの各々に関連する前記インジケータ・メモリセルをプログラムするためのプログラミング回路と、
   クロックパルス発生器を含み、連続的にクロック制御されたデジタル「０」ビット検出に基づく、デジタル「０」ビット検出器と、
   を備える不揮発性メモリデバイス。
9. アナログ「０」ビット検出器を更に備える、請求項１に記載のメモリデバイス。
10. 前記アナログ「０」ビット検出器は、電流バイアスのユニットに基づいて検出する、請求項９に記載のメモリデバイス。
11. 前記電流バイアスは、マイクロアンペアである、請求項１０に記載のメモリデバイス。
12. 前記メモリアレイは更に、複数のメモリサブアレイを含む、請求項１に記載のメモリデバイス。
13. プログラミングに関するメモリセルを有さない各サブアレイは、プログラミングバイアスをディセーブルにする、請求項１２に記載のメモリデバイス。
14. 不揮発性メモリデバイスをプログラミングする方法であって、
    前記メモリデバイスは、各メモリユニットが、複数のメモリセルを有し関連するインジケータ・メモリセルを含む、複数のメモリユニットを備え、前記ユニットの複数のメモリセル及び前記関連するインジケータ・メモリセルは、電荷ポンプからのプログラミング電流によってプログラムされ、
    前記方法は、
    プログラムされる前記ビットを「０」ビットに関して連続的にチェックすることによって、前記ユニット内のメモリセルの特定の割合又はそれ以下が前記プログラミング電流によってプログラムされることになるか否かを、クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて判定する段階と、
    プログラムされる場合には、前記プログラミング電流によって前記メモリセルをプログラムする段階と、
    プログラムされない場合には、前記プログラミング電流によって前記メモリセルの反転及び前記関連するインジケータ・メモリセルをプログラムする段階と、
    を含む方法。
15. 同じユニットからの前記メモリセルの各々の状態を検知する段階と、
    同じユニットに関連する前記インジケータ・メモリセルの状態を検知する段階と、
    前記関連するインジケータ・メモリセルが特定の１つの状態にある場合には、前記同じユニットからのメモリセルの各々の状態を出力する段階と、
    前記関連するメモリセルが別の状態にある場合には、前記同じユニットからのメモリセルの各々の反転状態を出力する段階と、
    を更に含む、請求項１４に記載の方法。
16. 前記特定の割合は、約５０パーセントである、請求項１４に記載の方法。
17. インジケータ・メモリセルは、複数の基本メモリセルを含む、請求項１４に記載の方法。
18. インジケータ・メモリは、ローデコーダに隣接する、請求項１４に記載の方法。
19. 不揮発性メモリデバイスをプログラミングする方法であって、
    前記メモリデバイスは、各メモリユニットが複数のメモリセルを有する複数のメモリユニットを含み、前記ユニットの複数のメモリセルは、高電圧電荷ポンプからのプログラミング電流によってプログラムされ、
    前記方法は、
    前記高電圧電荷ポンプによって消去状態からプログラム状態に記憶状態が変化することになる前記ユニット内のメモリセルの数が、所定の数に達しているか否かを、クロックパルス発生器を含むデジタル「０」ビット検出器を備えたカウンタ回路を用いて、ユニット内のメモリセルの最初から最後まで連続的に判定する段階と、
    前記所定の数に達している場合には、前記判定された数の前記メモリセルを前記高電圧電荷ポンプによってプログラムする段階と、
    前記所定の数に達しない場合には、前記ユニット内の全てのメモリセルをプログラムするか又はプログラムしないかが判定されるまで、プログラムされる前記ユニット内のメモリセル数の残りを判定することを継続する段階と、
    を含む方法。
20. 前記判定する段階は、ビット単位に基づく、請求項１９に記載の方法。
21. 前記判定する段階は、ワード単位に基づく、請求項１９に記載の方法。
22. 各メモリユニットは更に、関連するインジケータ・メモリセルを含む、請求項１９に記載の方法。
23. プログラミングに関して判断された前記メモリセルは、ｄａｔａｉｎビット「０」に対応する、請求項１９に記載の方法。