JP2015223689A - 電子部品及びその製造方法 - Google Patents

Abstract

【課題】ドームクラックの発生に起因する不良素子の増加を抑制する。【解決手段】ＭＥＭＳ素子を用いた電子部品であって、機能素子を有する基板１０上に設けられた絶縁層２０と、絶縁層２０上の一部に設けられた、機械的可動部を有するＭＥＭＳ素子３０と、絶縁層２０上及びＭＥＭＳ素子３０上に設けられ、絶縁層２０と共にＭＥＭＳ素子３０を収容する空洞を形成し、且つ該空洞に連通する複数の貫通孔４２ａが設けられた第１のキャップ層４２と、第１のキャップ層４２を覆うように設けられた第２のキャップ層４４とを備えている。そして、空洞の外側で空洞を囲むリング状の領域に、少なくとも第２のキャップ層４４を貫通してリング状溝部４４ａが設けられている。【選択図】 図１

Description

本発明の実施形態は、ＭＥＭＳ素子を有する電子部品及びその製造方法に関する。

ＭＥＭＳ（Micro Electro Mechanical Systems）素子は、機械的可動部分を有するデバイスである。このため、機械的可動部分を中空構造内に設置する必要があり、これを実現するために薄膜ドーム構造が採用されている。

しかし、ＭＥＭＳ素子用の薄膜ドームは、薄膜ドームを形成する絶縁層にクラックが生じることがあり、このようなドームクラックが発生した場合、外部の水分がドーム内部に浸入して素子の特性劣化を招く。

特開２００９−１９６０７８号公報

発明が解決しようとする課題は、ドームクラックの発生に起因する不良素子の増加を抑制できる電子部品及びその製造方法を提供することにある。

実施形態の電子部品は、機能素子を有する基板上に設けられた絶縁層と、前記絶縁層上の一部に設けられた、機械的可動部を有するＭＥＭＳ素子と、前記絶縁層上及び前記ＭＥＭＳ素子上に設けられ、前記絶縁層と共に前記ＭＥＭＳ素子を収容する空洞を形成し、且つ該空洞に連通する複数の貫通孔が設けられた第１のキャップ層と、前記第１のキャップ層を覆うように設けられた第２のキャップ層と、前記空洞の外側で前記空洞を囲むリング状の領域に、少なくとも前記第２のキャップ層を貫通して設けられたリング状溝部と、を具備している。

第１の実施形態に係わる電子部品の概略構成を示す断面図。 図１の電子部品に用いた機能素子部分の構成を示す断面図。 第１の実施形態に係わる電子部品の製造工程を示す断面図。 第１の実施形態に係わる電子部品の製造工程を示す断面図。 第１の実施形態に係わる電子部品の製造工程を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第２の実施形態に係わる電子部品のリング状溝部の構成を示す断面図。 第３の実施形態に係わる電子部品の概略構成を示す平面図と断面図。 第３の実施形態に係わる電子部品の概略構成を示す平面図と断面図。 第４の実施形態に係わる電子部品の要部構成を示す断面図。

実施形態のＭＥＭＳの特徴は、例えば通常の半導体デバイスと異なり機械的可動部分を有するデバイスであるという点である。従って、ＭＥＭＳデバイスを実装する際には機械的可動部分を活かすため、中空構造（空洞）を有する実装技術／パッケージが必要不可欠である。

一方、微細化、コスト削減、ハンドリングの容易性といったことから、個別チップの実装では無く、ウエハー状態で中空構造を形成できる実装技術が必要となりつつある。これをＷＬＰ（Wafer Level Package）と称し、特に中空構造を絶縁性の薄膜で形成した構造を薄膜ドーム構造と称している。

以下、実施形態の電子部品を、図面を参照して説明する。

（第１の実施形態）
図１は、第１の実施形態に係わる電子部品の概略構成を示す断面図である。

Ｓｉ等の半導体基板の表面部にＣＭＯＳ回路等の機能素子（図示せず）が形成された基板１０上に、厚膜（１０〜４０μｍ）の絶縁層２０が設けられている。

絶縁層２０上の一部に、ＭＥＭＳ素子３０の下部電極３１が設けられている。下部電極３１は、後述するアンカー部が設けられる電極３１ａと後述する上部電極と近接可能な電極３１ｂとで構成されている。

下部電極３１を覆うように絶縁層２０上に薄膜の絶縁層からなるパッシベーション膜３２が設けられている。電極３１ａ上でパッシベーション膜３２が一部除去され、このパッシベーション膜３２を除去した部分でアンカー部３５の下端（一端）が電極３１ａに接続されている。アンカー部３５の上端（他端）に接続されるようにＭＥＭＳ素子の上部電極３６が設けられている。そして、上部電極３６は、アンカー部３５に接続された部分以外が可動可能となっており、上部電極３６と電極３１ｂとで可変容量キャパシタを構成するものとなっている。

下部電極３１、アンカー部３５、及び上部電極３６からなるＭＥＭＳ素子３０を収容する空洞（薄膜ドーム）を形成するように、パッシベーション膜３２上に第１のキャップ層４２が設けられている。このキャップ層４２は、例えば無機材料のＳｉ−Ｏ結合を主成分とするシリコン化合物、例えば厚さが１μｍ程度のシリコン酸化膜である。

第１のキャップ層４２には、薄膜ドーム内と連通する複数の貫通孔４２ａが設けられている。貫通孔４２ａは、後述する薄膜ドーム形成のための犠牲層をアッシング等により除去するためのものである。

キャップ層４２上に、貫通孔４２ａを塞ぐように、例えば有機材料のポリイミド等の有機樹脂からなる封止層４３が設けられている。この封止膜４３は、例えば炭素を主成分とする紫外線硬化型樹脂であり、具体的にはプレポリマー、モノマー、光重合開始剤、添加剤などからなる樹脂膜である。なお、封止膜４３は、貫通孔４２ａを確実に塞ぐように形成すれば良く、薄膜ドーム部よりも僅かに大きい範囲に形成されている。

封止層４３を覆うように、第１のキャップ層４２上に、例えば無機材料のＳｉ−Ｎ結合を主成分とするシリコン化合物、例えばシリコン窒化膜（ＳｉＮ）からなる第２のキャップ層４４が設けられている。このキャップ層４４は、第１のキャップ層４２よりもガス透過率が小さく、防湿性に優れており、水分などの有害ガスが封止膜４３を透過してドーム内に侵入するのを防止する。第２のキャップ層４４としては、ＳｉＮの代わりに、シリコン炭化膜（ＳｉＣ）、アルミニウム酸化膜（Ａｌ₂Ｏ₃）、アルミニウム窒化膜（ＡｌＮ）を用いることができる。

薄膜ドームの外側で該ドームを囲むように、第２のキャップ層４４を貫通する貫通孔（溝部）４５が設けられている。即ち、薄膜ドームを囲むパターンにリング状の溝部４５が設けられている。溝部４５内には、Ｃｕ等の金属膜４６が埋め込まれている。

そして、キャップ層４４及び金属膜４６を覆うように、有機材料の樹脂からなる保護膜４７が設けられている。この保護膜４７は、第２のキャップ層４４よりも伸縮性の大きい絶縁性の材料であり、薄膜ドーム内への水分の侵入防止に寄与する。

図２は、基板１０に形成されたＣＭＯＳ回路の一例を示す断面図である。Ｓｉ等の半導体基板１０１の表面部にゲート絶縁膜１１１、ゲート電極１１２及びソース／ドレイン領域１１３からなるＭＯＳトランジスタ１１０が形成されている。なお、図２では１つのトランジスタしか示していないが、複数のトランジスタでＣＭＯＳ回路が構成されている。トランジスタ１１０上に、ＳｉＯ₂ 等の層間絶縁膜１２２及びＡｌ等の配線層１２１からなる多層配線１２０が形成されている。そして、多層配線１２０上に膜厚の厚い絶縁層２０が設けられ、絶縁層２０上に前記ＭＥＭＳ素子が形成されている。

ここで、トランジスタ１１０を含む多層配線部の膜厚は約５μｍ程度であり、絶縁層２０の膜厚は１０〜４０μｍと厚いものとなっている。さらに、ＭＥＭＳ部分の膜厚は３０μｍ程度である。また、図には示さないが、絶縁層２０に形成されたビアを介してＭＥＭＳ素子とＣＭＯＳ回路とは電気的に接続されている。

次に、本実施形態の電子部品の製造方法について、図３乃至図５を参照して説明する。

まず、図３（ａ）に示すように、基板１０上に形成した厚さ３０μｍのＳｉＯ等の絶縁層２０の上に、Ａｌ等からなる下部電極３１（３１ａ，３１ｂ）を数百ｎｍ〜数μｍ厚で形成し、その上にＣＶＤ（Chemical Vapor Deposition）法等でＳｉＯやＳｉＮ等のパッシベーション膜３２を数十ｎｍ〜数百ｎｍ厚に成膜する。さらに、電極３１ａ上でパッシベーション膜３２の一部にアンカー部形成のための孔を開口する。続いて、ポリイミド等の有機材料を第１犠牲層３３として成膜する。

なお、基板１０は、前述したように、半導体基板１０１上にＣＭＯＳ回路等を形成したものであり、ＣＭＯＳ回路は後に形成されるＭＥＭＳデバイスと電気的に接続される。

次いで、図３（ｂ）に示すように、第１犠牲層３３を所望の形状にパターニングする。なお、犠牲層３３のパターニング方法については、犠牲層３３を数百ｎｍ〜数μｍ厚で塗布後に、感光露光／現像しても良い。また、犠牲層３３上に通常のリソグラフィー法で形成したレジストパターンを用い、ＲＩＥ（Reactive Ion Etching）法によって選択エッチングしても良い。さらに、犠牲層３３上に成膜したＳｉＯ膜等を通常のリソグラフィー法によるレジストパターンとＲＩＥ法又はウェットエッチング法によってパターニングし、これをハードマスクとして用いてパターン形成しても良い。

また、犠牲層３３にはパッシベーション膜３２に設けた孔に対応する孔を開ける。なお、予めパッシベーション膜３２に電極３１ａに繋がる孔を設けるのではなく、第１犠牲層３３に孔を設ける際に、パッシベーション膜３２の孔を同時に設けるようにしても良い。

次いで、図３（ｃ）に示すように、全面にスパッタリング法等によりＡｌ等の金属膜３４を数百ｎｍ〜数μｍ厚で成膜する。

次いで、図３（ｄ）に示すように、金属膜３４を配線形状にパターニングしてＭＥＭＳの上部電極３６を形成する。ここで、金属膜３４の犠牲層３３の穴部に埋め込まれて電極３１ａに接続された部分がアンカー部３５となる。また、金属膜３４のパターニングには、通常のリソグラフィー法で形成したレジストパターンとＲＩＥ法を用いて形成しても良いし、ウェットエッチング法によってパターン形成しても良い。

次いで、図４（ｅ）に示すように、薄膜ドーム形成工程に入る。即ち、ポリイミド等の有機材料を第２犠牲層４１として数百ｎｍ〜数μｍ厚で塗布後、パターニングを行ってドームを形成すべき部分に残す。犠牲層４１のパターニング方法については、犠牲層４１を数百ｎｍ〜数μｍ厚で塗布後に、感光露光／現像しても良い。また、犠牲層４１上に通常のリソグラフィー法で形成したレジストパターンを用い、ＲＩＥ法によって選択エッチングしても良い。さらに、犠牲層４１上に成膜したＳｉＯ膜等を通常のリソグラフィー法によるレジストパターンとＲＩＥ法又はウェットエッチング法によってパターニングし、これをハードマスクとしてパターン形成しても良い。

次いで、図４（ｆ）に示すように、第２犠牲層４１及びパッシベーション膜３２上に、薄膜ドーム層となるＳｉＯ等の例えば無機材料からなる第１のキャップ層４２をＣＶＤ法等で数百ｎｍ〜数μｍ厚に成膜する。

次いで、キャップ層４２上にレジスト（図示せず）を塗布した後に、通常のリソグラフィー法によって感光パターニングを行った後、図４（ｇ）に示すように、ＲＩＥ法やウェットエッチング法を用いて、キャップ層４２に犠牲層除去用の貫通孔４２ａを形成する。

次いで、図４（ｈ）に示すように、Ｏ₂ ガス等を用いたアッシングによる手法で、図示していない貫通孔用レジストパターン、第１犠牲層３３、第２犠牲層４１の除去を行って、薄膜ドームを形成する。これにより、ＭＥＭＳ３０の上部電極３６を可動可能にする。ここで、薄膜ドーム内に存在した犠牲層３３，４１は貫通孔４２ａを通したアッシングにより容易に除去することができる。

次いで、図５（ｉ）に示すように、ポリイミド等の有機材料からなる封止層４３を成膜して、第１のキャップ層４２の貫通孔４２ａの封止を行い、更に封止層４３を所望の形状にパターニングを行う。封止層４３のパターニング方法については、封止層４３を数百ｎｍ〜数μｍ厚で塗布後に、感光露光／現像しても良い。また、封止層４３上に通常のリソグラフィー法で形成したレジストパターンを用い、ＲＩＥ法によって選択エッチングしても良い。さらに、封止膜４３上に成膜したＳｉＯ膜等を通常のリソグラフィー法によるレジストパターンとＲＩＥ法又はウェットエッチング法によってパターニングし、これをハードマスクとしてパターン形成しても良い。

次いで、図５（ｊ）に示すように、防湿層としての役割を果たすＳｉＮ等の無機材料からなる絶縁膜の第２のキャップ層４４をＣＶＤ法等で数百ｎｍ〜数μｍ厚に成膜する。続いて、通常のリソグラフィー法とＲＩＥ法又はウェットエッチング法による電極開口などのパターン形成を行って、薄膜ドーム構造が完成する。このとき、少なくとも１つの薄膜ドームを取り囲むようにリング状パターンの溝部４５をフィールド上に同時に形成する（図中ではリング状パターンの片側のみの断面を示している）。より具体的には、第２のキャップ層４４上に、薄膜ドームを囲むリング状パターンの開口を有するレジストマスクを形成し、ＲＩＥによって第２のキャップ層４４を選択エッチングする。

ここで、リング状パターンの溝部４５は少なくとも第２のキャップ層４４を貫通していることが必要である。即ち、溝部４５は第２のキャップ層４４のみを貫通しても良いし、第１のキャップ層４２まで貫通していても良い。さらに、溝部４５が第１及び第２のキャップ層４２，４４を貫通し、ＣＭＯＳ回路とＭＥＭＳデバイスの間にある絶縁層２０の途中まで到達していても良い。

次いで、図５（ｋ）に示すように、リング状パターンの溝部４５に、例えばＣｕ再配線の手法を用いてＣｕ等の金属膜４６を埋め込み形成する。具体的には、数十ｎｍ〜数百ｎｍ厚のＴｉ或いはＴｉＮといったバリアメタル層とＣｕシード層をスパッタリング法等で成膜した後、通常のリソグラフィー法を用いてレジスト膜に所望パターンの形成を行い、電解めっき法等でＣｕを埋め込む。そして、レジスト膜を剥離した後、バリアメタル層とＣｕシード層をウェットエッチングすることにより、薄膜ドームを取り囲む溝部４５にＣｕ金属膜４６が埋め込まれたリング状パターンが形成される。

ここで、ＳｉＮ等からなる第２のキャップ層４４は水分が侵入しやすいため、エッチングにより端部が露出するのはあまり望ましくない。このため、溝部４５内に金属膜４６を埋め込むのはキャップ層４４の端部からの水分の侵入防止に有効である。但し、水分の侵入が問題とならない場合は、金属膜４６の埋め込みは必ずしも行わなくても良い。その場合には、薄膜ドームを取り囲むリング状パターン部は、キャップ層４４に形成された溝部４５の部分のみの構造となる。

これ以降は、デバイスを保護するため、例えば有機材料のパッシベーション用樹脂からなる保護膜４７の成膜及びパターニングを行うことにより、前記図１に示す構造が完成する。

このように本実施形態によれば、ＭＥＭＳ素子３０を収容する薄膜ドームの外側に、該ドームを囲むようにリング状パターンの溝部を、デバイスのフィールド部に配置したデバイス構造としている。より具体的には、薄膜ドームを囲むリング状の領域に第２のキャップ層４４を貫通する溝部４５を設けている。このため、薄膜ドームの外からのクラックが薄膜ドーム内に侵入するのを抑制できる。さらに、薄膜ドーム内で発生したクラックがフィールド部を伝搬して隣接する他のＭＥＭＳ素子の薄膜ドームにもクラックを引き起こすことを防止できる。即ち、ドームクラックの発生に起因して不良素子が増えるのを抑制することが可能となる。つまり、ウェハー状態で信頼性の高い中空構造を形成するＷＬＰの構造を実現することができる。

ここで、薄膜ドームを構成する絶縁層２０、第１のキャップ層４２、及び第２のキャップ層４４のうちで、第２のキャップ層４４が最も硬くクラックが伝搬しやすい。従って、第２のキャップ層４４を貫通するように溝部４５を形成することは、最もクラックが伝搬しやすい第２のキャップ層４４におけるクラックの伝搬を阻止するために有効である。また、第１のキャップ層４２を貫通するように溝部４５を形成すること、更には絶縁層２０に達するように溝部４５を形成することは、クラックの伝搬防止により有効である。

また、絶縁層２０を貫通するように溝部４５を形成してもよいが、絶縁層２０を貫通しないように溝部４５を形成すると、貫通する溝を深く形成する必要がなく、比較的容易に形成することができ、下層素子へのダメージを抑制することができる。

（第２の実施形態）
図６乃至図１１は、第２の実施形態に係わる電子部品を説明するためのもので、ＭＥＭＳ素子の薄膜ドーム周辺に配置されたリング状パターンの断面図を示している。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

第１及び第２のキャップ層４２，４４の端部位置と溝の深さに各種のバリエーションがある。

即ち、図６（ａ）は第２のキャップ層４４のみに貫通孔４５が形成されている例であり、図６（ｂ）は第１及び第２のキャップ層４２，４４に貫通孔４５が形成されている例であり、図６（ｃ）は第１及び第２のキャップ層４２，４４を貫通し絶縁層２０の途中まで溝部４５が形成されている例である。図７（ａ）は第２のキャップ層４４が後退し、第１のキャップ層４２に貫通孔４５が形成されている例であり、図７（ｂ）は第２のキャップ層４４が後退し、第１のキャップ層４２を貫通し絶縁層２０の途中まで溝部４５が形成されている例である。図８（ａ）は第１のキャップ層４２が後退し、第２のキャップ層４４に貫通孔４５が形成されている例であり、図８（ｂ）は第１のキャップ層４２が後退し、第２のキャップ層４４を貫通し絶縁層２０の途中まで溝部４５が形成されている例である。

なお、上記の各例では、溝部４５を埋め込むようにＣｕ等の金属膜４６が形成され、更にその上に有機樹脂等の保護膜４７が形成されている。

このように、リング状パターンは種々の変形が可能であり、何れの構造においてもドーム内外へのドームクラックの伝搬を抑制することが可能である。また、溝部４５内に埋め込む金属膜４６は、水分の侵入防止に有効であるが、水分の侵入が問題とならない場合は、金属膜４６を省略することも可能である。さらに、キャップ層４２，４４及び封止膜４３等で十分な保護が可能な場合は、保護膜４７を省略することも可能である。

また、図９〜図１１は、保護膜４７を形成した後に貫通穴（溝部）４５を形成した例であり、図９は図６に対応し、図１０は図７に対応し、図１１は図８に対応している。

即ち、図９（ａ）は保護膜４７と第２のキャップ層４４に貫通孔４５が形成されている例であり、図９（ｂ）は保護膜４７と第１及び第２のキャップ層４２，４４に貫通孔４５が形成されている例であり、図９（ｃ）は保護膜４７と第１及び第２のキャップ層４２，４４を貫通し絶縁層２０の途中まで溝部４５が形成されている例である。図１０（ａ）は第２のキャップ層４４が後退し、保護膜４７に溝部４５が形成されている例であり、図１０（ｂ）は第２のキャップ層４４が後退し、保護膜４７と第１のキャップ層４２に貫通孔４５が形成されている例であり、図１０（ｃ）は第２のキャップ層４４が後退し、保護膜４７と第１のキャップ層４２を貫通し、絶縁層２０の途中まで溝部４５が形成されている例である。図１１（ａ）は第１のキャップ層４２が後退し、保護膜４７と第２のキャップ層４４に貫通孔４５が形成されている例であり、図１１（ｂ）は第１のキャップ層４２が後退し、第２のキャップ層４４を貫通し絶縁層２０の途中まで溝部４５が形成されている例である。この場合も、金属膜４６を省略することが可能である。

このように本実施形態によれば、ＭＥＭＳ素子３０を収容する薄膜ドームの外側にリング状パターンの溝部４５を形成することにより、先に説明した第１の実施形態と同様の効果が得られる。そして、溝部４５の構造及び深さは適宜変更可能であり、薄膜ドーム内外でクラックの伝搬を効率良く抑制できる構造を選択すれば良い。

（第３の実施形態）
図１２及び図１３は、第３の実施形態に係わる電子部品を説明するためのもので、ＭＥＭＳ素子からの引出線の配置例を示している。図１２（ａ）及び図１３（ａ）は平面図、図１２（ｂ）は図１２（ａ）の矢視Ｉ−Ｉ’断面図、図１３（ｂ）は図１３（ａ）の矢視II−II’断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

図１２では、ＭＥＭＳ素子３０からの引出線５１がリング状パターン内側で下側、即ちＣＭＯＳ回路側に向かう場合の例で、絶縁層２０を貫通するビア５２が形成されている。

一方、図１３はＭＥＭＳ素子３０からの引出線６１がリング状パターン内側で上側、即ち外部側に向かう場合の例で、第１及び第２のキャップ層４２，４４を貫通するビア６２が形成されている。そして、ビア６２の上面側にバンプやパッド等の外部端子６３が形成されている。

なお、上記の例では複数のＭＥＭＳ素子３０を囲むようにリング状パターンが形成されているが、１つのＭＥＭＳ素子３０を囲むようにリング状パターンを形成しても良いのは勿論のことである。また、上記の例ではリング状パターンの溝部４５内に金属膜４６が埋め込まれている例を示しているが、金属膜４６は省略することも可能である。

このように本実施形態では、ＭＥＭＳ素子３０からの引き出し線をリング状パターンの内側に引き出すことにより、リング状パターンによるクラック伝達の抑制効果を維持することができる。

また、図１２及び図１３の両方の構成を採用しても良い。即ち、ＭＥＭＳ素子３０からの引出線５１がリング状パターン内側で、絶縁層２０を貫通するビア５２に接続され、更にＭＥＭＳ素子３０からの別の引出線６１がリング状パターン内側で、第１及び第２のキャップ層４２，４４を貫通するビア６２に接続される構成としても良い。

（第４の実施形態）
図１４は、第４の実施形態に係わる電子部品を説明するためのもので、リング状パターンの構成をダイシング部分に適用した例である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。

基板上に形成された複数の素子を各々のチップに分離する場合、一般にブレードを用いたダイシングにより分離している。このとき、ダイシングの位置合わせのために基板表面に浅い溝を形成する必要がある。

本実施形態では、図１４（ａ）に示すように、第１及び第２のキャップ層４２，４４を貫通し、絶縁層２０に達するように溝部４５を形成する。具体的には、第２のキャップ層４４の上面に、ダイシングラインの開口を有するマスク（図示せず）を形成した後、ＲＩＥ等により選択エッチングを行うことにより、キャップ層４４，キャップ層４２，パッシベーション膜３２を貫通し、絶縁層２０の途中に達する溝部４５を形成する。続いて、図１４（ｂ）に示すように、ブレード６０を用いて溝部４５の中央でダイシングを行うことにより、基板を複数のチップに分離する。

ここで、ダイシングラインの内側の構成、即ち各々のチップの構成は、先に説明した第３の実施形態と同様としても良い。例えば、前記図１２に示す構成において、溝４５はダイシングラインに沿って形成し、金属膜４６は形成しない状態で、ブレード６０によるダイシングを行うようにしても良い。前記図１３に示す構成においても同様に適用可能であり、更に図１２及び第１３を組み合わせた構造においても同様に適用可能である。

このように本実施形態では、ダイシングラインにリング状パターンの溝部４５を形成することにより、ダイシングを容易に行うことができる。そしてこの場合、第１及び第２のキャップ層４２，４４はＲＩＥ等によりエッチングしているため、ダイシングによるブレード６０との接触によりキャップ層４２，４４に応力が加わることはない。このため、ダイシングにより第１及び第２のキャップ層４２，４４にクラックが生じることはない。

即ち、ＳｉＮ等の無機材料からなる比較的硬い第２のキャップ層４４にブレード６０が接触すると、第２のキャップ層４４にクラックが生じることがある。しかし、本実施形態のように、ダイシングラインに溝部４５を形成することにより、第２のキャップ層４４とブレード６０との接触を無くし、クラック発生の要因を無くすことができる。

また、絶縁層２０の途中まで溝部４５を形成しているため、絶縁層２０の膜剥がれが生じることはない。即ち、絶縁層２０を貫通するように溝部４５を形成すると、絶縁層２０の厚い端面が露出し、応力により絶縁層２０の剥がれが生じることがあるが、これを未然に防止することができる。また、絶縁層２０は、前記図２に示したように下部の多層配線等に比して膜厚が十分に厚いものであり、絶縁層２０の途中でエッチングを停止するのは容易である。そして、絶縁層２０の途中でエッチングを停止するため、下層素子にダメージを与えるのを防止することができる利点もある。

また、第３の実施形態の構成に適用することにより、第３の実施形態と同様に、リング状パターンによるクラック伝達の抑制効果を維持できる効果も得られる。

（変形例）
なお、本発明は、上述した各実施形態に限定されるものではない。

基板に設ける機能素子は必ずしもＣＭＯＳ回路に限るものではなく、各種の回路素子を設けることが可能である。また、薄膜ドーム内に収容するＭＥＭＳ素子は１個又は２個に限るものではなく、３個以上ででもあっても良い。さらに、リング状パターンは、必ずしも１つの薄膜ドームを囲むように形成するのではなく、複数の薄膜ドームを囲むパターンに形成しても良い。

また、ＭＥＭＳ素子の構造は、前記図１に示すようなキャパシタを構成するものに限らず、機械的可動部を有するものであれば良い。例えば、導電性の可動部の動きにより上部電極と下部電極との接触／非接触を可能にするスイッチ素子を構成するものであっても良い。

また、封止膜は第１のキャップ層の貫通孔を塞ぐために設けているが、第２のキャップ層の形成により貫通孔を確実に塞ぐことできる場合は、封止膜を省略することも可能である。さらに、キャップ層のみで薄膜ドーム内を十分に保護できる場合は、保護膜を省略することも可能である。

本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

（付記）
以上説明した本発明は、次の構成を特徴としている。

（１）ＭＥＭＳ素子を備えた電子部品であって、機能素子を有する基板上に設けられた絶縁層と、前記絶縁層上の一部に設けられた、機械的可動部を有するＭＥＭＳ素子と、前記絶縁層上及び前記ＭＥＭＳ素子上に設けられ、前記絶縁層と共に前記ＭＥＭＳ素子を収容する空洞を形成し、且つ該空洞に連通する複数の貫通孔が設けられた第１のキャップ層と、前記第１のキャップ層を覆うように設けられた第２のキャップ層と、前記空洞の外側で前記空洞を囲むリング状の領域に、少なくとも前記第２のキャップ層を貫通して設けられたリング状溝部と、を具備した。

（２） (1) において、前記溝部は、前記第２のキャップ層の上面から、前記絶縁層を貫通しない深さまで形成されている。

（３） (1) (2) において、前記機能素子は、前記基板の表面部に設けられたＣＭＯＳ回路である。

（４） (1)-(3) において、前記ＭＥＭＳ素子は、前記絶縁層上に形成された下部電極、前記下部電極上に一端が接続されたアンカー部、及び前記アンカー部の他端に接続されて可動可能な上部電極、を有する。

（５） (1)-(4) において、前記溝部の内部に、金属膜が埋め込まれている。

（６） (1)-(5) において、前記第１のキャップ層と前記第２のキャップ層との間に、前記第１のキャップ層の前記貫通孔を塞ぐ封止膜を有する。

（７） (1)-(6) において、前記第２のキャップ層上に形成された有機材料の保護膜を有する。

（８） (7) において、前記保護膜は前記第２のキャップ層よりも伸縮性の大きい絶縁膜である。

（９） (1)-(8) において、前記第２のキャップ層は、前記第１のキャップ層よりもガス透過率が小さい。

（10） (1)-(9) において、前記溝部は、前記基板を複数のチップに分離するためのダイシングラインに沿って設けられている。

（11） (10) において、前記溝部は、前記第２のキャップ層の上面から、前記第２のキャップ及び前記第１のキャップ層を貫通し、前記絶縁層の途中まで達している。

（12） (1)-(11) において、前記溝部を形成するリング状領域の内側に、前記ＭＥＭＳ素子に電気的に接続された引出線と、前記絶縁層の下方側へ続くビアとが、設けられている。

（13） (1)-(11) において、前記溝部を形成するリング状領域の内側に、前記ＭＥＭＳ素子に電気的に接続された引出線、前記絶縁層の上方側へ続くビア、及び前記ビアに接続された外部端子、が設けられている。

（14）ＭＥＭＳ素子を備えた電子部品であって、基板の一主面側に設けられたＣＭＯＳ回路と、前記ＣＭＯＳ回路を覆うように前記基板上に設けられた絶縁層と、前記絶縁層上の一部に設けられた、機械的可動部を有するＭＥＭＳ素子と、前記絶縁層上及び前記ＭＥＭＳ素子上に設けられ、前記絶縁層と共に前記ＭＥＭＳ素子を収容する空洞を形成し、且つ該空洞に連通する複数の貫通孔が設けられた第１のキャップ層と、前記第１のキャップ層の前記貫通孔を塞ぐように設けられた封止膜と、前記封止膜を覆うように前記第１のキャップ層上に設けられた、前記第１のキャップ層よりもガス透過率が小さい第２のキャップ層と、前記空洞の外側で前記空洞を囲むリング状の領域に、前記第２のキャップ層の上面から、前記第２のキャップ層を貫通し、前記絶縁層を貫通しない深さまで形成されたリング状溝部と、前記第２のキャップ層上に設けられた、前記第２のキャップ層よりも伸縮性の大きい絶縁性の保護膜と、を具備した。

（15）ＭＥＭＳ素子を備えた電子部品の製造方法であって、機能素子を有する基板上に絶縁層を形成する工程と、前記絶縁層上の一部に、機械的可動構造を有するＭＥＭＳ素子を形成する工程と、前記ＭＥＭＳ素子を覆うように犠牲層を形成する工程と、前記犠牲層及び前記絶縁層上に第１のキャップ層を形成する工程と、前記第１のキャップ層に複数の貫通孔を形成する工程と、前記貫通孔を通して前記犠牲層を除去することにより、前記第１のキャップ層により前記ＭＥＭＳ素子の可動部をフリーにする空洞を形成する工程と、前記複数個の貫通孔を塞ぐように、前記第１のキャップ層上の一部に封止膜を形成する工程と、前記封止膜を覆うように、前記第１のキャップ層上に第２のキャップ層を形成する工程と、前記空洞の外側で前記空洞を囲むリング状の領域に、前記第２のキャップ層の上面から、前記第２のキャップ層を貫通し、前記絶縁層を貫通しない深さまで溝部を形成する工程と、を含む。

１０…基板
２０…絶縁層
３０…ＭＥＭＳ素子
３１…下部電極
３２…パッシベーション膜
３３…第１犠牲層
３４…金属膜
３５…アンカー部
３６…上部電極
４１…第２犠牲層
４２…第１のキャップ層
４３…封止膜
４４…第２のキャップ層
４５…リング状の溝
４６…金属膜
４７…保護膜
５１，６１…引き出し線
５２，６２…ビア
６３…外部端子
１０１…半導体基板
１１０…ＭＯＳトランジスタ
１１１…ゲート絶縁膜
１１２…ゲート電極
１１３…ソース／ドレイン領域
１２０…多層配線
１２１…配線層
１２２…層間絶縁膜

Claims (9)

1. 機能素子を有する基板上に設けられた絶縁層と、
   前記絶縁層上の一部に設けられた、機械的可動部を有するＭＥＭＳ素子と、
   前記絶縁層上及び前記ＭＥＭＳ素子上に設けられ、前記絶縁層と共に前記ＭＥＭＳ素子を収容する空洞を形成し、且つ該空洞に連通する複数の貫通孔が設けられた第１のキャップ層と、
   前記第１のキャップ層を覆うように設けられた第２のキャップ層と、
   前記空洞の外側で前記空洞を囲むリング状の領域に、少なくとも前記第２のキャップ層を貫通して設けられたリング状溝部と、
   を具備したことを特徴とする電子部品。
2. 前記溝部は、前記第２のキャップ層の上面から、前記絶縁層を貫通しない深さまで形成されていることを特徴とする、請求項１記載の電子部品。
3. 前記機能素子は、前記基板の表面部に設けられたＣＭＯＳ回路であることを特徴とする、請求項１又は２に記載の電子部品。
4. 前記溝部の内部に、金属膜が埋め込まれていることを特徴とする、請求項１乃至３の何れかに記載の電子部品。
5. 前記溝部は、前記基板を複数のチップに分離するためのダイシングラインに沿って設けられていることを特徴とする請求項１乃至４の何れかに記載の電子部品。
6. 前記溝部は、前記第２のキャップ層の上面から、前記第２のキャップ及び前記第１のキャップ層を貫通し、前記絶縁層の途中まで達していることを特徴とする請求項５に記載の電子部品。
7. 前記溝部を形成するリング状領域の内側に、前記ＭＥＭＳ素子に電気的に接続された引出線と、前記絶縁層の下方側へ続くビアとが、設けられていることを特徴とする、請求項１乃至６の何れかに記載の電子部品。
8. 前記溝部を形成するリング状領域の内側に、前記ＭＥＭＳ素子に電気的に接続された引出線、前記絶縁層の上方側へ続くビア、及び前記ビアに接続された外部端子、が設けられていることを特徴とする、請求項１乃至６の何れかに記載の電子部品。
9. 機能素子を有する基板上に絶縁層を形成する工程と、
   前記絶縁層上の一部に、機械的可動構造を有するＭＥＭＳ素子を形成する工程と、
   前記ＭＥＭＳ素子を覆うように犠牲層を形成する工程と、
   前記犠牲層及び前記絶縁層上に第１のキャップ層を形成する工程と、
   前記第１のキャップ層に複数の貫通孔を形成する工程と、
   前記貫通孔を通して前記犠牲層を除去することにより、前記第１のキャップ層により前記ＭＥＭＳ素子の可動部をフリーにする空洞を形成する工程と、
   前記複数個の貫通孔を塞ぐように、前記第１のキャップ層上の一部に封止膜を形成する工程と、
   前記封止膜を覆うように、前記第１のキャップ層上に第２のキャップ層を形成する工程と、
   前記空洞の外側で前記空洞を囲むリング状の領域に、前記第２のキャップ層の上面から、前記第２のキャップ層を貫通し、前記絶縁層を貫通しない深さまで溝部を形成する工程と、
   を含むことを特徴とする電子部品の製造方法。

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