JP2015216306A - 半導体素子の耐圧測定方法 - Google Patents

半導体素子の耐圧測定方法 Download PDF

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Abstract

【課題】基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供する。【解決手段】第1の主面1dと、第1の主面1dとは反対側の第2の主面1eとを有し、かつ複数の半導体素子が形成された基板1と、基板支持部4と、絶縁液3を吸収可能な吸収体2とが準備される。基板1の第2の主面1eの中央部が基板支持部4の表面4bと接し、かつ基板1の第2の主面1eの中央部以外の部分の少なくとも一部が吸収体2に接するように基板1が配置される。基板1の第1の主面1dの少なくとも一部が絶縁液3に覆われ、かつ絶縁液3中において半導体素子の電極に第1プローブが接触した状態で、半導体素子の耐圧が測定される。【選択図】図8

Description

本発明は、半導体素子の耐圧測定方法に関し、特定的には、絶縁液を用いた半導体素子の耐圧測定方法に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化を達成することができる。炭化珪素半導体装置は高い耐圧を有しているため、絶縁液を用いて炭化珪素半導体装置の耐圧の測定が行われる場合がある。
たとえば国際公開第2010/021070号(特許文献1)に記載のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の耐圧の測定方法によれば、まず絶縁液を基板の表面に滴下することで、絶縁液によりソース電極パッドおよびゲート電極パッドが覆われる。次に、プローブをソース電極パッドおよびゲート電極パッドに接触させてMOSFETの耐圧が測定される。絶縁液を用いることにより、ソース電極パッドに高電圧を印加する場合においてもプローブからの放電を抑制することができる。
国際公開第2010/021070号
耐圧の測定は、たとえば基板を基板支持部の表面に吸着させた状態で、絶縁液を基板の表面上に滴下して実施される。しかしながら、基板の表面上に絶縁液を滴下する際に、絶縁液が基板の裏面に回り込み、基板支持部の表面と基板の裏面との間に入り込む場合があった。絶縁液が基板支持部の表面と基板の裏面との間に入り込むと、耐圧測定の結果に影響を及ぼす場合もある。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むと、絶縁液の表面張力のため基板を基板支持部から取り外すことが困難となっていた。
本発明の一態様の目的は、基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供することである。
本発明の一態様に係る半導体素子の耐圧測定方法は以下の工程を備えている。第1の主面と、第1の主面とは反対側の第2の主面とを有し、かつ複数の半導体素子が形成された基板と、基板支持部と、絶縁液を吸収可能な吸収体とが準備される。基板の第2の主面の中央部が基板支持部の表面と接し、かつ基板の第2の主面の中央部以外の部分の少なくとも一部が吸収体に接するように基板が配置される。基板の第1の主面の少なくとも一部が絶縁液に覆われ、かつ絶縁液中において半導体素子の電極に第1プローブが接触した状態で、半導体素子の耐圧が測定される。
本発明の一態様によれば、基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供することができる。
本発明の一実施の形態に係る半導体素子の耐圧測定方法を概略的に示すフロー図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法に用いられる基板の構成を概略的に示す平面模式図である。 図2の領域IIIの拡大図である。 本発明の一実施の形態に係る半導体素子の構成を概略的に示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第1工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第2工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第3工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第4工程を示す断面模式図である。 図8の領域IXの拡大図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第5工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第3工程の第1の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第3工程の第2の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第3工程の第3の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第3工程の第4の変形例を示す断面模式図である。 基板と基板支持部の表面との位置関係を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第5工程の変形例を示す断面模式図である。
[本発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。
(1)本発明の一態様に係る半導体素子の耐圧測定方法は以下の工程を備えている。第1の主面1dと、第1の主面1dとは反対側の第2の主面1eとを有し、かつ複数の半導体素子1aが形成された基板1と、基板支持部4と、絶縁液3を吸収可能な吸収体2とが準備される。基板1の第2の主面1eの中央部が基板支持部4の表面4bと接し、かつ基板1の第2の主面1eの中央部以外の部分の少なくとも一部が吸収体2に接するように基板1が配置される。基板1の第1の主面1dの少なくとも一部が絶縁液3に覆われ、かつ絶縁液3中において半導体素子1aの電極16に第1プローブ6bが接触した状態で、半導体素子1aの耐圧が測定される。これにより、絶縁液3が基板1の第1の主面1dから第2の主面1eに回り込んで、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを抑制することができる。結果として、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、耐圧測定精度が劣化することを抑制することができる。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、基板を基板支持部から取り外すことが困難となることを抑制することができる。
(2)上記(1)に係る半導体素子の耐圧測定方法において好ましくは、基板1を配置する工程において、表面4bと平行な方向において、吸収体2の外周端部2dは、基板1の第2の主面1eの外周端部1cよりも外周側に位置するように配置される。これにより、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを効果的に抑制することができる。
(3)上記(1)または(2)に係る半導体素子の耐圧測定方法において好ましくは、基板1を配置する工程において、吸収体2は、基板1の側端部1fに接するように配置される。これにより、基板支持部4に対する吸収体2の位置決めを効果的に実施することができる。
(4)上記(3)に係る半導体素子の耐圧測定方法において好ましくは、基板1を配置する工程において、吸収体2の上端部2eは、第1の主面1dに対して垂直な方向において、基板1の側端部1fから第1の主面1dを超えて延出するように配置される。これにより、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを効果的に抑制することができる。
(5)上記(1)〜(4)のいずれかに係る半導体素子の耐圧測定方法において好ましくは、吸収体2は、多孔体を含む。これにより、吸収体2は、大量の絶縁液を吸収して保持することができるので、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことを効果的に抑制することができる。
(6)上記(1)〜(5)のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板1を配置する工程において、基板支持部4の表面4bが、複数の半導体素子1aの全てのチップ領域1bに対向するように基板1が配置される。これにより、全てのチップ領域1bにおける半導体素子1aの耐圧を測定することができる。
(7)上記(1)〜(6)のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板1は、炭化珪素基板10を含む。炭化珪素基板を用いた半導体素子は、珪素基板を用いた半導体素子よりも高い耐圧を有する。上記半導体素子の耐圧測定方法は、高い耐圧を有する炭化珪素半導体装置に対して好適に利用することができる。
(8)上記(1)〜(7)のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板支持部4は、導電性材料を含む。これにより、基板支持部4は基板1を支持しつつ半導体素子の裏面電極に接続される電極として機能し得る。そのため、上記半導体素子の耐圧測定方法は、縦型半導体素子の耐圧測定に好適に利用することができる。
(9)上記(1)〜(8)のいずれかに係る半導体素子の耐圧測定方法において好ましくは、半導体素子1aは、縦型半導体素子である。上記半導体素子の耐圧測定方法は、高耐圧を有する縦型半導体素子の耐圧測定に好適に利用することができる。
(10)上記(9)に係る半導体素子の耐圧測定方法において好ましくは、縦型半導体素子は、ドレイン電極20と、ゲート電極27とを有する。ドレイン電極20は、基板支持部4を介して第2プローブ6aと電気的に接続される。ゲート電極27は、絶縁液3中において第3プローブ6cと電気的に接続される。半導体素子1aの耐圧を測定する工程において、第1プローブ6bと、第2プローブ6aとの間において半導体素子の耐圧が測定される。これにより、ドレイン電極20と、ゲート電極27とを有する半導体素子の耐圧を測定することができる。
[本発明の実施形態の詳細]
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を[]、集合方位を<>、個別面を()、集合面を{}でそれぞれ示している。また、負の指数については、結晶学上、”−”(バー)を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
本発明の一実施の形態に係る半導体素子の耐圧測定方法について説明する。
図1を参照して、まず基板、基板支持部および吸収体を準備する工程(S10:図1)が実施される。具体的には、第1の主面1dと、第1の主面1dとは反対側の第2の主面1eとを有し、かつ複数の半導体素子1aが形成された基板1と、基板支持部4と、絶縁液3を吸収可能な吸収体2とが準備される。
図2は、基板1の第1の主面1dに対して垂直な方向から見た視野(平面視)における、基板1の第1の主面1dの構成を示している。基板1の主面1dにおいて、外周端部1cに囲まれた領域には、複数の半導体素子1aが形成されている。複数の半導体素子1aの各々は、たとえばダイシングライン50により分離可能に構成されている。ダイシングライン50は、ある特定の方向(たとえば<1−100>方向)に沿って延在する第1ダイシングライン50aと、ある特定の方向に対して垂直な方向(たとえば<11−20>方向)に沿って延在する第2ダイシングライン50bとを含む。
図3は、図2の領域IIIの拡大図である。図3を参照して、複数の半導体素子1aの各々は、ダイシングライン50によって互いに隔てられている。複数の半導体素子1aの各々の表面には、たとえばゲート電極27とソース電極16とが露出している。つまり、ゲート電極27およびソース電極16の各々は、基板1の第1の主面1d側に露出している。半導体素子1aのチップは、平面視において、たとえば長方形の形状を有する。複数の半導体素子1aのチップの各々は、第1ダイシングライン50aが延在する方向に沿って一定の間隔y1で設けられており、かつ第2ダイシングライン50bが延在する方向に沿って一定の間隔x1で設けられている。
次に、半導体素子1aの一例としてのMOSFETの構成について説明する。
図4は、基板1の第1の主面1dに平行な方向に沿った視野(断面視)における、半導体素子1aの構成を示す断面模式図である。図4を参照して、半導体素子1aの一例としてのMOSFET1aは、たとえば縦型半導体素子であり、炭化珪素基板10と、ゲート電極27と、ゲート酸化膜15と、層間絶縁膜21と、ソース電極16と、ドレイン電極20とを主に有している。炭化珪素基板10は、第1の主面10aと、第1の主面10aと反対側の第2の主面10bとを有し、炭化珪素単結晶基板11と、炭化珪素単結晶基板11上に設けられた炭化珪素エピタキシャル層17とを主に含む。
炭化珪素単結晶基板11は、たとえばポリタイプ4Hの六方晶炭化珪素単結晶からなる。炭化珪素基板10の第1の主面10aの最大径は、たとえば100mmより大きく、好ましくは150mm以上である。炭化珪素基板10の第1の主面10aは、たとえば{0001}面または{0001}面から4°以下オフした面である。具体的には、第1の主面10aは、たとえば(0001)面または(0001)面から4°以下程度オフした面であり、第2の主面10bは、(000−1)面または(000−1)面から4°以下程度オフした面である。炭化珪素基板10の厚みは、たとえば600μm以下であり、好ましくは300μm以下である。
炭化珪素エピタキシャル層17は、ドリフト領域12と、ボディ領域13と、ソース領域14と、コンタクト領域18とを有している。ドリフト領域12は、窒素などのドナー不純物を含むn型(第1導電型)の領域である。ドリフト領域12におけるドナー不純物の濃度は、たとえば5.0×1015cm-3程度である。ボディ領域13はp型(第2導電型)を有する領域である。ボディ領域13に含まれるアクセプタ不純物は、たとえばAl(アルミニウム)またはB(ホウ素)などである。ボディ領域13に含まれるアクセプタ不純物の濃度は、たとえば1×1017cm-3程度である。
ソース領域14は、リンなどのドナー不純物を含むn型の領域である。ソース領域14は、ボディ領域13に取り囲まれるように形成されている。ソース領域14のドナー不純物の濃度は、ドリフト領域12のドナー不純物の濃度よりも高い。ソース領域14のドナー不純物の濃度はたとえば1×1020m-3である。ソース領域14は、ボディ領域13によりドリフト領域12と隔てられている。
コンタクト領域18は、アルミニウムなどのアクセプタ不純物を含むp型領域である。コンタクト領域18は、ソース領域14に囲まれて設けられており、ボディ領域13に接して形成されている。コンタクト領域18のアクセプタ不純物の濃度は、ボディ領域13のアクセプタ不純物の濃度よりも高い。コンタクト領域18におけるAlまたはBなどの不純物濃度はたとえば1×1020cm-3である。
ゲート酸化膜15は、一方のソース領域14の上部表面から他方のソース領域14の上部表面にまで延在するように炭化珪素基板10の第1の主面10aに接して形成されている。ゲート酸化膜15は、炭化珪素基板10の第1の主面10aにおいてソース領域14、ボディ領域13およびドリフト領域12に接している。ゲート酸化膜15は、たとえば二酸化珪素からなっている。ゲート酸化膜15の厚みは、たとえば40nm以上60nm以下程度である。
ゲート電極27は、一方のソース領域14上から他方のソース領域14上にまで延在するように、ゲート酸化膜15に接触して配置されている。ゲート電極27は、炭化珪素基板10との間にゲート酸化膜15を挟むようにゲート酸化膜15上に設けられている。ゲート電極27は、ソース領域14、ボディ領域13およびドリフト領域12の上方にゲート酸化膜15を介して形成されている。ゲート電極27は、たとえば不純物がドーピングされたポリシリコンまたはAlなどの導電体からなっている。ゲート電極27は、第3プローブ6c(図10参照)に電気的に接続される。
ソース電極16は、ソース電極部16aと表面保護電極16bと有する。ソース電極部16aは、炭化珪素基板10の第1の主面10aにおいてソース領域14およびコンタクト領域18と接する。ソース電極部16aは、たとえばTiAlSiを含む。ソース電極部16aは、ソース領域14とオーミック接合している。表面保護電極16bは、ソース電極部16aと直接接触しており、層間絶縁膜21を覆うように設けられている。表面保護電極16bは、ソース電極16を介してソース領域14と電気的に接続されている。ソース電極16の表面保護電極16bは、第1プローブ6b(図10参照)に電気的に接続される。
層間絶縁膜21は、ゲート電極27を覆うようにゲート電極27およびゲート酸化膜15の各々に接して設けられている。層間絶縁膜21は、ゲート電極27とソース電極16とを電気的に絶縁している。
ドレイン電極20は、ドレイン電極部20aと、裏面保護電極20bとを含む。ドレイン電極部20aは、炭化珪素基板10の第2の主面10bに接して設けられている。ドレイン電極部20aは、NiSi(ニッケルシリサイド)など、炭化珪素単結晶基板11とオーミックコンタクト可能な材料からなっている。裏面保護電極20bは、ドレイン電極部20aと電気的に接続されており、基板支持部4の表面4bに接し、基板支持部4を介して第2プローブ6a(図10参照)に電気的に接続される。
図5は、基板1に形成された電極の構成を示す断面模式図である。基板1の第1の主面1d側にはソース電極16およびゲート電極27の各々が露出するように設けられており、基板1の第2の主面1e側にはドレイン電極20が露出するように設けられている。好ましくは、基板1は、炭化珪素基板10を含んでいる。炭化珪素基板10の代わりに、窒化ガリウムなどのワイドバンドギャップ半導体基板が用いられてもよい。ワイドバンドギャップ半導体とは、珪素よりもバンドギャップが大きい半導体である。
図6を参照して、基板支持部4および吸収体2が準備される。基板支持部4は、第1表面4bと、第1表面4bと連接し、かつ第1表面4bに対してほぼ垂直に延在する側端部4cと、側端部4cと連接し、かつ第1表面4bとほぼ平行な方向に延在する第2表面4aとを有する。つまり、第1表面4bは、第2表面4aから突出している。第1表面4bに平行な方向に沿って見た視野(断面視)において、第1表面4bに平行な方向に沿った基板支持部4の第1表面4bの幅は、基板1の第2の主面1eの幅よりも小さい。平面視において、第1表面4bは、たとえば円形の形状を有し、第2表面4aは、たとえばリング状の形状を有している。基板支持部4の第1表面4bに対して垂直な方向に沿った基板支持部4の側端部4cの高さは、吸収体2の高さ以下であることが好ましい。基板支持部4は、たとえば導電性材料を含んでいる。好ましくは、基板支持部4の第1表面4bは導電性材料により構成されている。
次に、基板支持部4の第2表面4a上に吸収体2が配置される。平面視において、吸収体2は、基板支持部4の側端部4cを取り囲むように形成されている。つまり、平面視において、吸収体2は環状の形状を有している。好ましくは、平面視において、吸収体2はリング状の形状を有している。吸収体2は、基板支持部4の側端部4cに接して配置されてもよいし、側端部4cから離間して配置されてもよい。平面視において、互いに離間した複数の吸収体2が環状の形状に沿って設けられていてもよい。
吸収体2は、絶縁液を吸収可能な特性を有し、たとえば多孔体を含む。多孔体は、たとえばポリウレタンなどの樹脂により形成されるスポンジなどであってもよい。吸収体2は、発泡体であってもよい。吸収体2は、絶縁体であってもよし、金属であってもよい。吸収体2は、たとえば金属多孔体および金属発泡体などであってもよい。吸収体2が金属である場合、基板1に形成された半導体素子1aの領域が吸収体2上に配置される場合においても、吸収体2上の基板1の領域に配置されている半導体素子1aの耐圧を測定することができる。吸収体2は、繊維を絡み合わせた不織布などであってもよい。好ましくは、吸収体2は、弾力性を有する。吸収体2が弾力性を有する場合、吸収体2上に基板1を配置した場合に、吸収体2の反発力により、吸収体2を基板1の第2の主面1eに対して密着させることができる。吸収体2は、基板支持部4に対して着脱可能に設けられていてもよい。吸収体2は、再利用可能であってもよいし、使い捨て可能であってもよい。
次に、基板配置工程(S20:図1)が実施される。図7を参照して、具体的には、基板1の第2の主面1eの中央部が基板支持部4の表面4bと接し、かつ基板1の第2の主面1eの中央部以外の外側部分の少なくとも一部が吸収体2に接するように基板1が配置される。つまり、基板1の第2の主面1eの中で、基板支持部4の表面4bに接する領域以外の領域の全てが吸収体2に接していてもよいし、当該領域の一部のみが吸収体2に接していてもよい。好ましくは、吸収体2は、基板1の第2の主面1eの全周にわたって基板1の第2の主面1eに接している。
基板1が吸収体2上に載せられることにより、吸収体2が基板支持部4の第2表面4aに対して垂直な方向に圧縮され、第2表面4aに平行な方向に広がってもよい。好ましくは、基板支持部4の第1表面4bと平行な方向において、吸収体2の外周端部2dは、基板1の第2の主面1eの外周端部1cよりも外周側に位置するように配置される。つまり、基板1の第2の主面1eは、吸収体2の上端部2eの一部にのみ接しており、吸収体2の上端部2eの他の部分は、基板1の第2の主面1eから露出して設けられている。言い換えれば、吸収体2は、基板1の第2の主面1eと、基板支持部4の第2表面4aとに挟まれた第1領域2aと、第1領域2aよりも外周側の第2領域2bとを有している。吸収体2の内周端部2cは、基板支持部4の側端部4cから離間していてもよい。
好ましくは、基板を配置する工程において、基板支持部4の表面4bが、複数の半導体素子1aの全てのチップ領域1bに対向するように基板1が配置される。図15を参照して、チップ領域1bの各々には、少なくとも1以上の半導体素子1aが形成されている、チップ領域1bは、たとえば互いに隣り合う2つの第1ダイシングライン50aと、互いに隣り合う2つの第2ダイシングライン50bとに囲まれた長方形の領域である。全てのチップ領域1bとは、図15において斜線で示す領域である。つまり、平面視において、基板支持部4の第1表面4bの外縁4eは、全てのチップ領域1bを取り囲むように基板1が基板支持部4の第1表面4bに接して配置される。また平面視において、基板1の外周端部1cが、基板支持部4の第1表面4bの外縁4eを取り囲むように基板1が基板支持部4の第1表面4bに接して配置される。基板1が基板支持部4の第1表面4bに接して配置された後、たとえば真空吸着により、基板1が基板支持部4の第1表面4bに吸着保持される。
次に、基板1の第1の主面1d上に絶縁液3が配置される。図8および図9を参照して、基板1の第1の主面1dの少なくとも一部が絶縁液3に覆われる。絶縁液3は、少なくともある1つの半導体素子1aのソース電極16およびゲート電極27の双方を覆うように基板1の第1の主面1d上に配置される(図9参照)。絶縁液3は、基板1の第1の主面1d上において、複数の半導体素子1aを覆うように配置されてもよいし、基板1の第1の主面1d全面を覆うように配置されてもよい。絶縁液3は、電気絶縁性を有する液体のことである。絶縁液3は、たとえばフッ素系不活性液体であり、より特定的には、住友スリーエム社製のフロリナート(商標)である。
次に、半導体素子の耐圧測定工程(S30:図1)が実施される。まず、図10を参照して、半導体素子の耐圧測定装置の構成について説明する。半導体素子の耐圧測定装置は、プローブ6と、ゲート駆動部8と、電圧印加部9とを主に有している。プローブ6は、第1プローブ6bと、第2プローブ6aと、第3プローブ6cとを主に有する。第1プローブ6bと第3プローブ6cとの間にゲート駆動部8が設けられている。第1プローブ6bと第2プローブ6aとの間に電圧印加部9が設けられている。ゲート駆動部8は、ゲート電極27に対してゲート電圧を印加可能に構成されている。電圧印加部9は、ソース電極16とドレイン電極20との間に電圧を印加可能に構成されている。電圧印加部9により発生可能な電圧は、たとえば600V以上であり、好ましくは1kV以上であり、より好ましくは3kV以上である。
次に、半導体素子の耐圧測定方法について説明する。絶縁液3中において半導体素子1aのソース電極16に第1プローブ6bを接触させ、かつ絶縁液3中において半導体素子1aのゲート電極27に第3プローブ6cを接触させる。つまり、ソース電極16は、絶縁液3中において第1プローブ6bと電気的に接続され、かつゲート電極27は、絶縁液3中において第3プローブ6cと電気的に接続される。第2プローブ6aは、基板支持部4に接続される。ドレイン電極20は、導電性の基板支持部4を介して第2プローブ6aと電気的に接続される。次に、第1プローブ6bと第2プローブ6aとの間に、電圧印加部9により耐圧測定のための電圧が印加される。必要に応じて、ゲート駆動部8によってゲート電極27にゲート電圧が印加される。半導体素子の耐圧を測定する工程において、吸収体2が基板1の第2の主面1eの外周部に接するように配置されている。たとえば、ゲート電極27およびソース電極16の各々の電位を0Vにした状態で、電圧印加部9を用いてドレイン電極20に印加される電圧を増加させながらソース電極16およびドレイン電極20の間に流れるドレイン電流を電流測定部(図示せず)により測定し、ドレイン電流が所定の基準値を超えたときのソース電極16およびドレイン電極20の間に印加される電圧を耐圧と定義してもよい。以上のように、第1プローブ6bと、第2プローブ6aとの間において半導体素子1aの耐圧が測定される。
次に、第1の変形例に係る吸収体2の構成について説明する。
図11を参照して、基板を配置する工程において、吸収体2の内周端部2cは、基板支持部4の側端部4cに接するように吸収体2が基板支持部4の第2表面4a上に配置されてもよい。図11に示すように、吸収体2の外周端部2dは、基板1の側端部1fに沿った面上に位置していてもよい。
次に、第2の変形例に係る吸収体2の構成について説明する。
図12を参照して、基板を配置する工程において、吸収体2の内周端部2cは、基板支持部4の側端部4cに接するように吸収体2が基板支持部4の第2表面4a上に配置され、かつ基板1の第2の主面1eの一部が吸収体2から露出していてもよい。図11に示すように、吸収体2の外周端部2dは、基板1の第2の主面1eの外周端部1cから離間していてもよい。
次に、第3の変形例に係る吸収体2の構成について説明する。
図13を参照して、基板を配置する工程において、吸収体2は、基板1の側端部1fに接するように配置されていてもよい。たとえば吸収体2の上端部2eは、第1の主面1dに対して垂直な方向において、基板1の側端部1fから第1の主面1dを超えて延出するように配置されていてもよい。吸収体2は、基板1の第2の主面1eと、基板支持部4の第2表面4aとに挟まれた第1領域2aと、第1領域2aよりも外周側の第2領域2bと、第2領域2b上に配置され、かつ基板1の側端部1fと接する第3領域2fとを有している。吸収体2の第3領域2fの上端部2eは、基板1の第1の主面1dよりも第2の主面1eから離れて位置している。吸収体2の内周端部2cは、基板支持部4の側端部4cから離間していてもよい。吸収体2と基板支持部4の側端部4cとの間に位置決め用の部材が設けられていてもよい。
次に、第4の変形例に係る吸収体2の構成について説明する。
図14を参照して、基板支持部4は、第1表面4bと連接する第1側端部4c1と、第1側端部4c1と連接する第3表面4dと、第3表面4dと連接する第2側端部4c2と、第2側端部4c2と連接する第2表面4aとを有していてもよい。基板を配置する工程において、吸収体2は、基板支持部4の第1側端部4c1から離間され、第2側端部4c2と接するように配置されていてもよい。言い換えれば、基板支持部4の第1表面4bの外縁が吸収体2から離間した状態で、吸収体2が基板支持部4の第2側端部4c2と接している。これにより、第2側端部4c2で吸収体2の位置決めを行いつつ、基板支持部4の第1表面4bの外縁が吸収体2から離間しているので、吸収体2から漏れ出る絶縁液が第1表面4bと基板1との間に侵入することを抑制することができる。
なお、半導体素子1aは縦型半導体素子に限定されず横型半導体素子であってもよい。図16を参照して、横型の半導体素子の耐圧測定方法について説明する。横型の半導体素子1aの場合、基板1の第1の主面10aに、ソース電極16と、ドレイン電極20と、ゲート電極27とが露出している。そのため、絶縁液3中において半導体素子1aのソース電極16に第1プローブ6bを接触させ、絶縁液3中において半導体素子1aのゲート電極27に第3プローブ6cを接触、かつ絶縁液3中において半導体素子1aのドレイン電極20に第2プローブ6aを接触させる。つまり、横型の半導体素子1aの場合は、ドレイン電極20を覆うように絶縁液3が配置され、絶縁液3中において、ドレイン電極20が第2プローブ6aと接続される。次に、第1プローブ6bと第2プローブ6aとの間に、電圧印加部9により耐圧測定のための電圧が印加される。必要に応じて、ゲート駆動部8によってゲート電極27にゲート電圧が印加される。たとえば、ゲート電極27およびソース電極16の各々の電位を0Vにした状態で、電圧印加部9を用いてドレイン電極20に印加される電圧を増加させながらソース電極16およびドレイン電極20の間に流れるドレイン電流を電流測定部(図示せず)により測定し、ドレイン電流が所定の基準値を超えたときのソース電極16およびドレイン電極20の間に印加される電圧を耐圧と定義してもよい。以上のように、第1プローブ6bと、第2プローブ6aとの間において半導体素子1aの耐圧が測定される。
また上記実施の形態において、吸収体2を基板支持部4の第2表面4a上に配置した後に、基板1を吸収体2および基板支持部4の第1表面4b上に配置する場合について説明したが、吸収体2を配置する順番は上記実施の形態で説明した順番に限定されない。たとえば基板1を基板支持部4の第1表面4b上に配置した後に、吸収体2が基板支持部4の第2表面4aと基板1の第2の主面1eとの間に配置されてもよい。
さらに上記実施の形態において、第1導電型はn型であり、かつ第2導電型はp型であるとして説明したが、第1導電型をp型とし、かつ第2導電型をn型としてもよい。半導体素子の一例としてMOSFETを例に挙げて説明したが、半導体素子は、ダイオード、IGBT(Insulated Gate Bipolar Transistor)およびJFET(Junction Field Effect Transistor)などであってもよい。
次に、本実施の形態に係る半導体素子の耐圧測定方法の作用効果について説明する。
本実施の形態に係るMOSFET1aの耐圧測定方法によれば、第1の主面1dと、第1の主面1dとは反対側の第2の主面1eとを有し、かつ複数の半導体素子1aが形成された基板1と、基板支持部4と、絶縁液3を吸収可能な吸収体2とが準備される。基板1の第2の主面1eの中央部が基板支持部4の表面4bと接し、かつ基板1の第2の主面1eの中央部以外の部分の少なくとも一部が吸収体2に接するように基板1が配置される。基板1の第1の主面1dの少なくとも一部が絶縁液3に覆われ、かつ絶縁液3中において半導体素子1aのソース電極16に第1プローブ6bが接触した状態で、半導体素子1aの耐圧が測定される。これにより、絶縁液3が基板1の第1の主面1dから第2の主面1eに回り込んで、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを抑制することができる。結果として、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、耐圧測定精度が劣化することを抑制することができる。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、基板を基板支持部から取り外すことが困難となることを抑制することができる。
また本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板1を配置する工程において、表面4bと平行な方向において、吸収体2の外周端部2dは、基板1の第2の主面1eの外周端部1cよりも外周側に位置するように配置される。これにより、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを効果的に抑制することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板1を配置する工程において、吸収体2は、基板1の側端部1fに接するように配置される。これにより、基板支持部4に対する吸収体2の位置決めを効果的に実施することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板1を配置する工程において、吸収体2の上端部2eは、第1の主面1dに対して垂直な方向において、基板1の側端部1fから第1の主面1dを超えて延出するように配置される。これにより、基板1の第2の主面1eと基板支持部4の表面4bとの間に絶縁液3が入り込むことを効果的に抑制することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、吸収体2は、多孔体を含む。これにより、吸収体2は、大量の絶縁液を吸収して保持することができるので、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことを効果的に抑制することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板1を配置する工程において、基板支持部4の表面4bが、複数の半導体素子1aの全てのチップ領域1bに対向するように基板1が配置される。これにより、全てのチップ領域1bにおける半導体素子1aの耐圧を測定することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板1は、炭化珪素基板10を含む。炭化珪素基板を用いた半導体素子は、珪素基板を用いた半導体素子よりも高い耐圧を有する。上記半導体素子の耐圧測定方法は、高い耐圧を有する炭化珪素半導体装置に対して好適に利用することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、基板支持部4は、導電性材料を含む。これにより、基板支持部4は基板1を支持しつつ半導体素子の裏面電極に接続される電極として機能し得る。そのため、上記半導体素子の耐圧測定方法は、縦型半導体素子の耐圧測定に好適に利用することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、半導体素子1aは、縦型半導体素子である。上記半導体素子の耐圧測定方法は、高耐圧を有する縦型半導体素子の耐圧測定に好適に利用することができる。
さらに本実施の形態に係るMOSFET1aの耐圧測定方法によれば、ドレイン電極20と、ゲート電極27とを有する。ドレイン電極20は、基板支持部4を介して第2プローブ6aと電気的に接続される。ゲート電極27は、絶縁液3中において第3プローブ6cと電気的に接続される。半導体素子1aの耐圧を測定する工程において、第1プローブ6bと、第2プローブ6aとの間において半導体素子の耐圧が測定される。これにより、ドレイン電極20と、ゲート電極27とを有する半導体素子の耐圧を測定することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
1 基板
1a 半導体素子(MOSFET)
1b チップ領域
1c,2d 外周端部
1d 第1の主面(主面)
10a 第1の主面
1e,10b 第2の主面
1f,4c 側端部
2 吸収体
2a 第1領域
2b 第2領域
2c 内周端部
2e 上端部
2f 第3領域
3 絶縁液
4 基板支持部
4a 第2表面
4b 第1表面(表面)
4c1 第1側端部
4c2 第2側端部
4d 第3表面
4e 外縁
6 プローブ
6a 第2プローブ
6b 第1プローブ
6c 第3プローブ
8 ゲート駆動部
9 電圧印加部
10 炭化珪素基板
11 炭化珪素単結晶基板
12 ドリフト領域
13 ボディ領域
14 ソース領域
15 ゲート酸化膜
16 ソース電極(電極)
16a ソース電極部
16b 表面保護電極
17 炭化珪素エピタキシャル層
18 コンタクト領域
20 ドレイン電極
20a ドレイン電極部
20b 裏面保護電極
21 層間絶縁膜
27 ゲート電極
50 ダイシングライン
50a 第2ダイシングライン
50b 第1ダイシングライン
x1,y1 間隔

Claims (10)

  1. 第1の主面と、前記第1の主面とは反対側の第2の主面とを有し、かつ複数の半導体素子が形成された基板と、基板支持部と、絶縁液を吸収可能な吸収体とを準備する工程と、
    前記基板の前記第2の主面の中央部が前記基板支持部の表面と接し、かつ前記基板の前記第2の主面の前記中央部以外の部分の少なくとも一部が前記吸収体に接するように前記基板を配置する工程と、
    前記基板の前記第1の主面の少なくとも一部が前記絶縁液に覆われ、かつ前記絶縁液中において前記半導体素子の電極に第1プローブが接触した状態で、前記半導体素子の耐圧を測定する工程とを備えた、半導体素子の耐圧測定方法。
  2. 前記基板を配置する工程において、前記表面と平行な方向において、前記吸収体の外周端部は、前記基板の前記第2の主面の外周端部よりも外周側に位置するように配置される、請求項1に記載の半導体素子の耐圧測定方法。
  3. 前記基板を配置する工程において、前記吸収体は、前記基板の側端部に接するように配置される、請求項1または請求項2に記載の半導体素子の耐圧測定方法。
  4. 前記基板を配置する工程において、前記吸収体の上端部は、前記第1の主面に対して垂直な方向において、前記基板の前記側端部から前記第1の主面を超えて延出するように配置される、請求項3に記載の半導体素子の耐圧測定方法。
  5. 前記吸収体は、多孔体を含む、請求項1〜請求項4のいずれか1項に記載の半導体素子の耐圧測定方法。
  6. 前記基板を配置する工程において、前記基板支持部の前記表面が、複数の前記半導体素子の全てのチップ領域に対向するように前記基板が配置される、請求項1〜請求項5のいずれか1項に記載の半導体素子の耐圧測定方法。
  7. 前記基板は、炭化珪素基板を含む、請求項1〜請求項6のいずれか1項に記載の半導体素子の耐圧測定方法。
  8. 前記基板支持部は、導電性材料を含む、請求項1〜請求項7のいずれか1項に記載の半導体素子の耐圧測定方法。
  9. 前記半導体素子は、縦型半導体素子である、請求項1〜請求項8のいずれか1項に記載の半導体素子の耐圧測定方法。
  10. 前記縦型半導体素子は、ドレイン電極と、ゲート電極とを有し、
    前記ドレイン電極は、前記基板支持部を介して第2プローブと電気的に接続され、
    前記ゲート電極は、前記絶縁液中において第3プローブと電気的に接続され、
    前記半導体素子の耐圧を測定する工程において、前記第1プローブと、前記第2プローブとの間において前記半導体素子の耐圧が測定される、請求項9に記載の半導体素子の耐圧測定方法。
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