JP2015216306A - 半導体素子の耐圧測定方法 - Google Patents

Abstract

【課題】基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供する。【解決手段】第１の主面１ｄと、第１の主面１ｄとは反対側の第２の主面１ｅとを有し、かつ複数の半導体素子が形成された基板１と、基板支持部４と、絶縁液３を吸収可能な吸収体２とが準備される。基板１の第２の主面１ｅの中央部が基板支持部４の表面４ｂと接し、かつ基板１の第２の主面１ｅの中央部以外の部分の少なくとも一部が吸収体２に接するように基板１が配置される。基板１の第１の主面１ｄの少なくとも一部が絶縁液３に覆われ、かつ絶縁液３中において半導体素子の電極に第１プローブが接触した状態で、半導体素子の耐圧が測定される。【選択図】図８

Description

本発明は、半導体素子の耐圧測定方法に関し、特定的には、絶縁液を用いた半導体素子の耐圧測定方法に関する。

近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化を達成することができる。炭化珪素半導体装置は高い耐圧を有しているため、絶縁液を用いて炭化珪素半導体装置の耐圧の測定が行われる場合がある。

たとえば国際公開第２０１０／０２１０７０号（特許文献１）に記載のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の耐圧の測定方法によれば、まず絶縁液を基板の表面に滴下することで、絶縁液によりソース電極パッドおよびゲート電極パッドが覆われる。次に、プローブをソース電極パッドおよびゲート電極パッドに接触させてＭＯＳＦＥＴの耐圧が測定される。絶縁液を用いることにより、ソース電極パッドに高電圧を印加する場合においてもプローブからの放電を抑制することができる。

国際公開第２０１０／０２１０７０号

耐圧の測定は、たとえば基板を基板支持部の表面に吸着させた状態で、絶縁液を基板の表面上に滴下して実施される。しかしながら、基板の表面上に絶縁液を滴下する際に、絶縁液が基板の裏面に回り込み、基板支持部の表面と基板の裏面との間に入り込む場合があった。絶縁液が基板支持部の表面と基板の裏面との間に入り込むと、耐圧測定の結果に影響を及ぼす場合もある。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むと、絶縁液の表面張力のため基板を基板支持部から取り外すことが困難となっていた。

本発明の一態様の目的は、基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供することである。

本発明の一態様に係る半導体素子の耐圧測定方法は以下の工程を備えている。第１の主面と、第１の主面とは反対側の第２の主面とを有し、かつ複数の半導体素子が形成された基板と、基板支持部と、絶縁液を吸収可能な吸収体とが準備される。基板の第２の主面の中央部が基板支持部の表面と接し、かつ基板の第２の主面の中央部以外の部分の少なくとも一部が吸収体に接するように基板が配置される。基板の第１の主面の少なくとも一部が絶縁液に覆われ、かつ絶縁液中において半導体素子の電極に第１プローブが接触した状態で、半導体素子の耐圧が測定される。

本発明の一態様によれば、基板の裏面と基板支持部の表面との間に絶縁液が入り込むことを抑制可能な、半導体素子の耐圧測定方法を提供することができる。

本発明の一実施の形態に係る半導体素子の耐圧測定方法を概略的に示すフロー図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法に用いられる基板の構成を概略的に示す平面模式図である。 図２の領域ＩＩＩの拡大図である。 本発明の一実施の形態に係る半導体素子の構成を概略的に示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第１工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第２工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第４工程を示す断面模式図である。 図８の領域ＩＸの拡大図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第５工程を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程の第１の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程の第２の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程の第３の変形例を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第３工程の第４の変形例を示す断面模式図である。 基板と基板支持部の表面との位置関係を示す断面模式図である。 本発明の一実施の形態に係る半導体素子の耐圧測定方法の第５工程の変形例を示す断面模式図である。

［本発明の実施形態の説明］
最初に本発明の実施態様を列記して説明する。

（１）本発明の一態様に係る半導体素子の耐圧測定方法は以下の工程を備えている。第１の主面１ｄと、第１の主面１ｄとは反対側の第２の主面１ｅとを有し、かつ複数の半導体素子１ａが形成された基板１と、基板支持部４と、絶縁液３を吸収可能な吸収体２とが準備される。基板１の第２の主面１ｅの中央部が基板支持部４の表面４ｂと接し、かつ基板１の第２の主面１ｅの中央部以外の部分の少なくとも一部が吸収体２に接するように基板１が配置される。基板１の第１の主面１ｄの少なくとも一部が絶縁液３に覆われ、かつ絶縁液３中において半導体素子１ａの電極１６に第１プローブ６ｂが接触した状態で、半導体素子１ａの耐圧が測定される。これにより、絶縁液３が基板１の第１の主面１ｄから第２の主面１ｅに回り込んで、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを抑制することができる。結果として、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、耐圧測定精度が劣化することを抑制することができる。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、基板を基板支持部から取り外すことが困難となることを抑制することができる。

（２）上記（１）に係る半導体素子の耐圧測定方法において好ましくは、基板１を配置する工程において、表面４ｂと平行な方向において、吸収体２の外周端部２ｄは、基板１の第２の主面１ｅの外周端部１ｃよりも外周側に位置するように配置される。これにより、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを効果的に抑制することができる。

（３）上記（１）または（２）に係る半導体素子の耐圧測定方法において好ましくは、基板１を配置する工程において、吸収体２は、基板１の側端部１ｆに接するように配置される。これにより、基板支持部４に対する吸収体２の位置決めを効果的に実施することができる。

（４）上記（３）に係る半導体素子の耐圧測定方法において好ましくは、基板１を配置する工程において、吸収体２の上端部２ｅは、第１の主面１ｄに対して垂直な方向において、基板１の側端部１ｆから第１の主面１ｄを超えて延出するように配置される。これにより、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを効果的に抑制することができる。

（５）上記（１）〜（４）のいずれかに係る半導体素子の耐圧測定方法において好ましくは、吸収体２は、多孔体を含む。これにより、吸収体２は、大量の絶縁液を吸収して保持することができるので、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことを効果的に抑制することができる。

（６）上記（１）〜（５）のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板１を配置する工程において、基板支持部４の表面４ｂが、複数の半導体素子１ａの全てのチップ領域１ｂに対向するように基板１が配置される。これにより、全てのチップ領域１ｂにおける半導体素子１ａの耐圧を測定することができる。

（７）上記（１）〜（６）のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板１は、炭化珪素基板１０を含む。炭化珪素基板を用いた半導体素子は、珪素基板を用いた半導体素子よりも高い耐圧を有する。上記半導体素子の耐圧測定方法は、高い耐圧を有する炭化珪素半導体装置に対して好適に利用することができる。

（８）上記（１）〜（７）のいずれかに係る半導体素子の耐圧測定方法において好ましくは、基板支持部４は、導電性材料を含む。これにより、基板支持部４は基板１を支持しつつ半導体素子の裏面電極に接続される電極として機能し得る。そのため、上記半導体素子の耐圧測定方法は、縦型半導体素子の耐圧測定に好適に利用することができる。

（９）上記（１）〜（８）のいずれかに係る半導体素子の耐圧測定方法において好ましくは、半導体素子１ａは、縦型半導体素子である。上記半導体素子の耐圧測定方法は、高耐圧を有する縦型半導体素子の耐圧測定に好適に利用することができる。

（１０）上記（９）に係る半導体素子の耐圧測定方法において好ましくは、縦型半導体素子は、ドレイン電極２０と、ゲート電極２７とを有する。ドレイン電極２０は、基板支持部４を介して第２プローブ６ａと電気的に接続される。ゲート電極２７は、絶縁液３中において第３プローブ６ｃと電気的に接続される。半導体素子１ａの耐圧を測定する工程において、第１プローブ６ｂと、第２プローブ６ａとの間において半導体素子の耐圧が測定される。これにより、ドレイン電極２０と、ゲート電極２７とを有する半導体素子の耐圧を測定することができる。
［本発明の実施形態の詳細］
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。

本発明の一実施の形態に係る半導体素子の耐圧測定方法について説明する。
図１を参照して、まず基板、基板支持部および吸収体を準備する工程（Ｓ１０：図１）が実施される。具体的には、第１の主面１ｄと、第１の主面１ｄとは反対側の第２の主面１ｅとを有し、かつ複数の半導体素子１ａが形成された基板１と、基板支持部４と、絶縁液３を吸収可能な吸収体２とが準備される。

図２は、基板１の第１の主面１ｄに対して垂直な方向から見た視野（平面視）における、基板１の第１の主面１ｄの構成を示している。基板１の主面１ｄにおいて、外周端部１ｃに囲まれた領域には、複数の半導体素子１ａが形成されている。複数の半導体素子１ａの各々は、たとえばダイシングライン５０により分離可能に構成されている。ダイシングライン５０は、ある特定の方向（たとえば＜１−１００＞方向）に沿って延在する第１ダイシングライン５０ａと、ある特定の方向に対して垂直な方向（たとえば＜１１−２０＞方向）に沿って延在する第２ダイシングライン５０ｂとを含む。

図３は、図２の領域ＩＩＩの拡大図である。図３を参照して、複数の半導体素子１ａの各々は、ダイシングライン５０によって互いに隔てられている。複数の半導体素子１ａの各々の表面には、たとえばゲート電極２７とソース電極１６とが露出している。つまり、ゲート電極２７およびソース電極１６の各々は、基板１の第１の主面１ｄ側に露出している。半導体素子１ａのチップは、平面視において、たとえば長方形の形状を有する。複数の半導体素子１ａのチップの各々は、第１ダイシングライン５０ａが延在する方向に沿って一定の間隔ｙ１で設けられており、かつ第２ダイシングライン５０ｂが延在する方向に沿って一定の間隔ｘ１で設けられている。

次に、半導体素子１ａの一例としてのＭＯＳＦＥＴの構成について説明する。
図４は、基板１の第１の主面１ｄに平行な方向に沿った視野（断面視）における、半導体素子１ａの構成を示す断面模式図である。図４を参照して、半導体素子１ａの一例としてのＭＯＳＦＥＴ１ａは、たとえば縦型半導体素子であり、炭化珪素基板１０と、ゲート電極２７と、ゲート酸化膜１５と、層間絶縁膜２１と、ソース電極１６と、ドレイン電極２０とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層１７とを主に含む。

炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は、たとえば１００ｍｍより大きく、好ましくは１５０ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から４°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面または（０００１）面から４°以下程度オフした面であり、第２の主面１０ｂは、（０００−１）面または（０００−１）面から４°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば６００μｍ以下であり、好ましくは３００μｍ以下である。

炭化珪素エピタキシャル層１７は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを有している。ドリフト領域１２は、窒素などのドナー不純物を含むｎ型（第１導電型）の領域である。ドリフト領域１２におけるドナー不純物の濃度は、たとえば５．０×１０¹⁵ｃｍ^-3程度である。ボディ領域１３はｐ型（第２導電型）を有する領域である。ボディ領域１３に含まれるアクセプタ不純物は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などである。ボディ領域１３に含まれるアクセプタ不純物の濃度は、たとえば１×１０¹⁷ｃｍ^-3程度である。

ソース領域１４は、リンなどのドナー不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように形成されている。ソース領域１４のドナー不純物の濃度は、ドリフト領域１２のドナー不純物の濃度よりも高い。ソース領域１４のドナー不純物の濃度はたとえば１×１０²⁰ｃ^ｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２と隔てられている。

コンタクト領域１８は、アルミニウムなどのアクセプタ不純物を含むｐ型領域である。コンタクト領域１８は、ソース領域１４に囲まれて設けられており、ボディ領域１３に接して形成されている。コンタクト領域１８のアクセプタ不純物の濃度は、ボディ領域１３のアクセプタ不純物の濃度よりも高い。コンタクト領域１８におけるＡｌまたはＢなどの不純物濃度はたとえば１×１０²⁰ｃｍ^-3である。

ゲート酸化膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａに接して形成されている。ゲート酸化膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート酸化膜１５は、たとえば二酸化珪素からなっている。ゲート酸化膜１５の厚みは、たとえば４０ｎｍ以上６０ｎｍ以下程度である。

ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート酸化膜１５を挟むようにゲート酸化膜１５上に設けられている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート酸化膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌなどの導電体からなっている。ゲート電極２７は、第３プローブ６ｃ（図１０参照）に電気的に接続される。

ソース電極１６は、ソース電極部１６ａと表面保護電極１６ｂと有する。ソース電極部１６ａは、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８と接する。ソース電極部１６ａは、たとえばＴｉＡｌＳｉを含む。ソース電極部１６ａは、ソース領域１４とオーミック接合している。表面保護電極１６ｂは、ソース電極部１６ａと直接接触しており、層間絶縁膜２１を覆うように設けられている。表面保護電極１６ｂは、ソース電極１６を介してソース領域１４と電気的に接続されている。ソース電極１６の表面保護電極１６ｂは、第１プローブ６ｂ（図１０参照）に電気的に接続される。

層間絶縁膜２１は、ゲート電極２７を覆うようにゲート電極２７およびゲート酸化膜１５の各々に接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。

ドレイン電極２０は、ドレイン電極部２０ａと、裏面保護電極２０ｂとを含む。ドレイン電極部２０ａは、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。ドレイン電極部２０ａは、ＮｉＳｉ（ニッケルシリサイド）など、炭化珪素単結晶基板１１とオーミックコンタクト可能な材料からなっている。裏面保護電極２０ｂは、ドレイン電極部２０ａと電気的に接続されており、基板支持部４の表面４ｂに接し、基板支持部４を介して第２プローブ６ａ（図１０参照）に電気的に接続される。

図５は、基板１に形成された電極の構成を示す断面模式図である。基板１の第１の主面１ｄ側にはソース電極１６およびゲート電極２７の各々が露出するように設けられており、基板１の第２の主面１ｅ側にはドレイン電極２０が露出するように設けられている。好ましくは、基板１は、炭化珪素基板１０を含んでいる。炭化珪素基板１０の代わりに、窒化ガリウムなどのワイドバンドギャップ半導体基板が用いられてもよい。ワイドバンドギャップ半導体とは、珪素よりもバンドギャップが大きい半導体である。

図６を参照して、基板支持部４および吸収体２が準備される。基板支持部４は、第１表面４ｂと、第１表面４ｂと連接し、かつ第１表面４ｂに対してほぼ垂直に延在する側端部４ｃと、側端部４ｃと連接し、かつ第１表面４ｂとほぼ平行な方向に延在する第２表面４ａとを有する。つまり、第１表面４ｂは、第２表面４ａから突出している。第１表面４ｂに平行な方向に沿って見た視野（断面視）において、第１表面４ｂに平行な方向に沿った基板支持部４の第１表面４ｂの幅は、基板１の第２の主面１ｅの幅よりも小さい。平面視において、第１表面４ｂは、たとえば円形の形状を有し、第２表面４ａは、たとえばリング状の形状を有している。基板支持部４の第１表面４ｂに対して垂直な方向に沿った基板支持部４の側端部４ｃの高さは、吸収体２の高さ以下であることが好ましい。基板支持部４は、たとえば導電性材料を含んでいる。好ましくは、基板支持部４の第１表面４ｂは導電性材料により構成されている。

次に、基板支持部４の第２表面４ａ上に吸収体２が配置される。平面視において、吸収体２は、基板支持部４の側端部４ｃを取り囲むように形成されている。つまり、平面視において、吸収体２は環状の形状を有している。好ましくは、平面視において、吸収体２はリング状の形状を有している。吸収体２は、基板支持部４の側端部４ｃに接して配置されてもよいし、側端部４ｃから離間して配置されてもよい。平面視において、互いに離間した複数の吸収体２が環状の形状に沿って設けられていてもよい。

吸収体２は、絶縁液を吸収可能な特性を有し、たとえば多孔体を含む。多孔体は、たとえばポリウレタンなどの樹脂により形成されるスポンジなどであってもよい。吸収体２は、発泡体であってもよい。吸収体２は、絶縁体であってもよし、金属であってもよい。吸収体２は、たとえば金属多孔体および金属発泡体などであってもよい。吸収体２が金属である場合、基板１に形成された半導体素子１ａの領域が吸収体２上に配置される場合においても、吸収体２上の基板１の領域に配置されている半導体素子１ａの耐圧を測定することができる。吸収体２は、繊維を絡み合わせた不織布などであってもよい。好ましくは、吸収体２は、弾力性を有する。吸収体２が弾力性を有する場合、吸収体２上に基板１を配置した場合に、吸収体２の反発力により、吸収体２を基板１の第２の主面１ｅに対して密着させることができる。吸収体２は、基板支持部４に対して着脱可能に設けられていてもよい。吸収体２は、再利用可能であってもよいし、使い捨て可能であってもよい。

次に、基板配置工程（Ｓ２０：図１）が実施される。図７を参照して、具体的には、基板１の第２の主面１ｅの中央部が基板支持部４の表面４ｂと接し、かつ基板１の第２の主面１ｅの中央部以外の外側部分の少なくとも一部が吸収体２に接するように基板１が配置される。つまり、基板１の第２の主面１ｅの中で、基板支持部４の表面４ｂに接する領域以外の領域の全てが吸収体２に接していてもよいし、当該領域の一部のみが吸収体２に接していてもよい。好ましくは、吸収体２は、基板１の第２の主面１ｅの全周にわたって基板１の第２の主面１ｅに接している。

基板１が吸収体２上に載せられることにより、吸収体２が基板支持部４の第２表面４ａに対して垂直な方向に圧縮され、第２表面４ａに平行な方向に広がってもよい。好ましくは、基板支持部４の第１表面４ｂと平行な方向において、吸収体２の外周端部２ｄは、基板１の第２の主面１ｅの外周端部１ｃよりも外周側に位置するように配置される。つまり、基板１の第２の主面１ｅは、吸収体２の上端部２ｅの一部にのみ接しており、吸収体２の上端部２ｅの他の部分は、基板１の第２の主面１ｅから露出して設けられている。言い換えれば、吸収体２は、基板１の第２の主面１ｅと、基板支持部４の第２表面４ａとに挟まれた第１領域２ａと、第１領域２ａよりも外周側の第２領域２ｂとを有している。吸収体２の内周端部２ｃは、基板支持部４の側端部４ｃから離間していてもよい。

好ましくは、基板を配置する工程において、基板支持部４の表面４ｂが、複数の半導体素子１ａの全てのチップ領域１ｂに対向するように基板１が配置される。図１５を参照して、チップ領域１ｂの各々には、少なくとも１以上の半導体素子１ａが形成されている、チップ領域１ｂは、たとえば互いに隣り合う２つの第１ダイシングライン５０ａと、互いに隣り合う２つの第２ダイシングライン５０ｂとに囲まれた長方形の領域である。全てのチップ領域１ｂとは、図１５において斜線で示す領域である。つまり、平面視において、基板支持部４の第１表面４ｂの外縁４ｅは、全てのチップ領域１ｂを取り囲むように基板１が基板支持部４の第１表面４ｂに接して配置される。また平面視において、基板１の外周端部１ｃが、基板支持部４の第１表面４ｂの外縁４ｅを取り囲むように基板１が基板支持部４の第１表面４ｂに接して配置される。基板１が基板支持部４の第１表面４ｂに接して配置された後、たとえば真空吸着により、基板１が基板支持部４の第１表面４ｂに吸着保持される。

次に、基板１の第１の主面１ｄ上に絶縁液３が配置される。図８および図９を参照して、基板１の第１の主面１ｄの少なくとも一部が絶縁液３に覆われる。絶縁液３は、少なくともある１つの半導体素子１ａのソース電極１６およびゲート電極２７の双方を覆うように基板１の第１の主面１ｄ上に配置される（図９参照）。絶縁液３は、基板１の第１の主面１ｄ上において、複数の半導体素子１ａを覆うように配置されてもよいし、基板１の第１の主面１ｄ全面を覆うように配置されてもよい。絶縁液３は、電気絶縁性を有する液体のことである。絶縁液３は、たとえばフッ素系不活性液体であり、より特定的には、住友スリーエム社製のフロリナート（商標）である。

次に、半導体素子の耐圧測定工程（Ｓ３０：図１）が実施される。まず、図１０を参照して、半導体素子の耐圧測定装置の構成について説明する。半導体素子の耐圧測定装置は、プローブ６と、ゲート駆動部８と、電圧印加部９とを主に有している。プローブ６は、第１プローブ６ｂと、第２プローブ６ａと、第３プローブ６ｃとを主に有する。第１プローブ６ｂと第３プローブ６ｃとの間にゲート駆動部８が設けられている。第１プローブ６ｂと第２プローブ６ａとの間に電圧印加部９が設けられている。ゲート駆動部８は、ゲート電極２７に対してゲート電圧を印加可能に構成されている。電圧印加部９は、ソース電極１６とドレイン電極２０との間に電圧を印加可能に構成されている。電圧印加部９により発生可能な電圧は、たとえば６００Ｖ以上であり、好ましくは１ｋＶ以上であり、より好ましくは３ｋＶ以上である。

次に、半導体素子の耐圧測定方法について説明する。絶縁液３中において半導体素子１ａのソース電極１６に第１プローブ６ｂを接触させ、かつ絶縁液３中において半導体素子１ａのゲート電極２７に第３プローブ６ｃを接触させる。つまり、ソース電極１６は、絶縁液３中において第１プローブ６ｂと電気的に接続され、かつゲート電極２７は、絶縁液３中において第３プローブ６ｃと電気的に接続される。第２プローブ６ａは、基板支持部４に接続される。ドレイン電極２０は、導電性の基板支持部４を介して第２プローブ６ａと電気的に接続される。次に、第１プローブ６ｂと第２プローブ６ａとの間に、電圧印加部９により耐圧測定のための電圧が印加される。必要に応じて、ゲート駆動部８によってゲート電極２７にゲート電圧が印加される。半導体素子の耐圧を測定する工程において、吸収体２が基板１の第２の主面１ｅの外周部に接するように配置されている。たとえば、ゲート電極２７およびソース電極１６の各々の電位を０Ｖにした状態で、電圧印加部９を用いてドレイン電極２０に印加される電圧を増加させながらソース電極１６およびドレイン電極２０の間に流れるドレイン電流を電流測定部（図示せず）により測定し、ドレイン電流が所定の基準値を超えたときのソース電極１６およびドレイン電極２０の間に印加される電圧を耐圧と定義してもよい。以上のように、第１プローブ６ｂと、第２プローブ６ａとの間において半導体素子１ａの耐圧が測定される。

次に、第１の変形例に係る吸収体２の構成について説明する。
図１１を参照して、基板を配置する工程において、吸収体２の内周端部２ｃは、基板支持部４の側端部４ｃに接するように吸収体２が基板支持部４の第２表面４ａ上に配置されてもよい。図１１に示すように、吸収体２の外周端部２ｄは、基板１の側端部１ｆに沿った面上に位置していてもよい。

次に、第２の変形例に係る吸収体２の構成について説明する。
図１２を参照して、基板を配置する工程において、吸収体２の内周端部２ｃは、基板支持部４の側端部４ｃに接するように吸収体２が基板支持部４の第２表面４ａ上に配置され、かつ基板１の第２の主面１ｅの一部が吸収体２から露出していてもよい。図１１に示すように、吸収体２の外周端部２ｄは、基板１の第２の主面１ｅの外周端部１ｃから離間していてもよい。

次に、第３の変形例に係る吸収体２の構成について説明する。
図１３を参照して、基板を配置する工程において、吸収体２は、基板１の側端部１ｆに接するように配置されていてもよい。たとえば吸収体２の上端部２ｅは、第１の主面１ｄに対して垂直な方向において、基板１の側端部１ｆから第１の主面１ｄを超えて延出するように配置されていてもよい。吸収体２は、基板１の第２の主面１ｅと、基板支持部４の第２表面４ａとに挟まれた第１領域２ａと、第１領域２ａよりも外周側の第２領域２ｂと、第２領域２ｂ上に配置され、かつ基板１の側端部１ｆと接する第３領域２ｆとを有している。吸収体２の第３領域２ｆの上端部２ｅは、基板１の第１の主面１ｄよりも第２の主面１ｅから離れて位置している。吸収体２の内周端部２ｃは、基板支持部４の側端部４ｃから離間していてもよい。吸収体２と基板支持部４の側端部４ｃとの間に位置決め用の部材が設けられていてもよい。

次に、第４の変形例に係る吸収体２の構成について説明する。
図１４を参照して、基板支持部４は、第１表面４ｂと連接する第１側端部４ｃ１と、第１側端部４ｃ１と連接する第３表面４ｄと、第３表面４ｄと連接する第２側端部４ｃ２と、第２側端部４ｃ２と連接する第２表面４ａとを有していてもよい。基板を配置する工程において、吸収体２は、基板支持部４の第１側端部４ｃ１から離間され、第２側端部４ｃ２と接するように配置されていてもよい。言い換えれば、基板支持部４の第１表面４ｂの外縁が吸収体２から離間した状態で、吸収体２が基板支持部４の第２側端部４ｃ２と接している。これにより、第２側端部４ｃ２で吸収体２の位置決めを行いつつ、基板支持部４の第１表面４ｂの外縁が吸収体２から離間しているので、吸収体２から漏れ出る絶縁液が第１表面４ｂと基板１との間に侵入することを抑制することができる。

なお、半導体素子１ａは縦型半導体素子に限定されず横型半導体素子であってもよい。図１６を参照して、横型の半導体素子の耐圧測定方法について説明する。横型の半導体素子１ａの場合、基板１の第１の主面１０ａに、ソース電極１６と、ドレイン電極２０と、ゲート電極２７とが露出している。そのため、絶縁液３中において半導体素子１ａのソース電極１６に第１プローブ６ｂを接触させ、絶縁液３中において半導体素子１ａのゲート電極２７に第３プローブ６ｃを接触、かつ絶縁液３中において半導体素子１ａのドレイン電極２０に第２プローブ６ａを接触させる。つまり、横型の半導体素子１ａの場合は、ドレイン電極２０を覆うように絶縁液３が配置され、絶縁液３中において、ドレイン電極２０が第２プローブ６ａと接続される。次に、第１プローブ６ｂと第２プローブ６ａとの間に、電圧印加部９により耐圧測定のための電圧が印加される。必要に応じて、ゲート駆動部８によってゲート電極２７にゲート電圧が印加される。たとえば、ゲート電極２７およびソース電極１６の各々の電位を０Ｖにした状態で、電圧印加部９を用いてドレイン電極２０に印加される電圧を増加させながらソース電極１６およびドレイン電極２０の間に流れるドレイン電流を電流測定部（図示せず）により測定し、ドレイン電流が所定の基準値を超えたときのソース電極１６およびドレイン電極２０の間に印加される電圧を耐圧と定義してもよい。以上のように、第１プローブ６ｂと、第２プローブ６ａとの間において半導体素子１ａの耐圧が測定される。

また上記実施の形態において、吸収体２を基板支持部４の第２表面４ａ上に配置した後に、基板１を吸収体２および基板支持部４の第１表面４ｂ上に配置する場合について説明したが、吸収体２を配置する順番は上記実施の形態で説明した順番に限定されない。たとえば基板１を基板支持部４の第１表面４ｂ上に配置した後に、吸収体２が基板支持部４の第２表面４ａと基板１の第２の主面１ｅとの間に配置されてもよい。

さらに上記実施の形態において、第１導電型はｎ型であり、かつ第２導電型はｐ型であるとして説明したが、第１導電型をｐ型とし、かつ第２導電型をｎ型としてもよい。半導体素子の一例としてＭＯＳＦＥＴを例に挙げて説明したが、半導体素子は、ダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）およびＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。

次に、本実施の形態に係る半導体素子の耐圧測定方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、第１の主面１ｄと、第１の主面１ｄとは反対側の第２の主面１ｅとを有し、かつ複数の半導体素子１ａが形成された基板１と、基板支持部４と、絶縁液３を吸収可能な吸収体２とが準備される。基板１の第２の主面１ｅの中央部が基板支持部４の表面４ｂと接し、かつ基板１の第２の主面１ｅの中央部以外の部分の少なくとも一部が吸収体２に接するように基板１が配置される。基板１の第１の主面１ｄの少なくとも一部が絶縁液３に覆われ、かつ絶縁液３中において半導体素子１ａのソース電極１６に第１プローブ６ｂが接触した状態で、半導体素子１ａの耐圧が測定される。これにより、絶縁液３が基板１の第１の主面１ｄから第２の主面１ｅに回り込んで、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを抑制することができる。結果として、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、耐圧測定精度が劣化することを抑制することができる。また絶縁液が基板支持部の表面と基板の裏面との間に入り込むことにより、基板を基板支持部から取り外すことが困難となることを抑制することができる。

また本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板１を配置する工程において、表面４ｂと平行な方向において、吸収体２の外周端部２ｄは、基板１の第２の主面１ｅの外周端部１ｃよりも外周側に位置するように配置される。これにより、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを効果的に抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板１を配置する工程において、吸収体２は、基板１の側端部１ｆに接するように配置される。これにより、基板支持部４に対する吸収体２の位置決めを効果的に実施することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板１を配置する工程において、吸収体２の上端部２ｅは、第１の主面１ｄに対して垂直な方向において、基板１の側端部１ｆから第１の主面１ｄを超えて延出するように配置される。これにより、基板１の第２の主面１ｅと基板支持部４の表面４ｂとの間に絶縁液３が入り込むことを効果的に抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、吸収体２は、多孔体を含む。これにより、吸収体２は、大量の絶縁液を吸収して保持することができるので、絶縁液が基板支持部の表面と基板の裏面との間に入り込むことを効果的に抑制することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板１を配置する工程において、基板支持部４の表面４ｂが、複数の半導体素子１ａの全てのチップ領域１ｂに対向するように基板１が配置される。これにより、全てのチップ領域１ｂにおける半導体素子１ａの耐圧を測定することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板１は、炭化珪素基板１０を含む。炭化珪素基板を用いた半導体素子は、珪素基板を用いた半導体素子よりも高い耐圧を有する。上記半導体素子の耐圧測定方法は、高い耐圧を有する炭化珪素半導体装置に対して好適に利用することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、基板支持部４は、導電性材料を含む。これにより、基板支持部４は基板１を支持しつつ半導体素子の裏面電極に接続される電極として機能し得る。そのため、上記半導体素子の耐圧測定方法は、縦型半導体素子の耐圧測定に好適に利用することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、半導体素子１ａは、縦型半導体素子である。上記半導体素子の耐圧測定方法は、高耐圧を有する縦型半導体素子の耐圧測定に好適に利用することができる。

さらに本実施の形態に係るＭＯＳＦＥＴ１ａの耐圧測定方法によれば、ドレイン電極２０と、ゲート電極２７とを有する。ドレイン電極２０は、基板支持部４を介して第２プローブ６ａと電気的に接続される。ゲート電極２７は、絶縁液３中において第３プローブ６ｃと電気的に接続される。半導体素子１ａの耐圧を測定する工程において、第１プローブ６ｂと、第２プローブ６ａとの間において半導体素子の耐圧が測定される。これにより、ドレイン電極２０と、ゲート電極２７とを有する半導体素子の耐圧を測定することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１ 基板
１ａ 半導体素子（ＭＯＳＦＥＴ）
１ｂ チップ領域
１ｃ，２ｄ 外周端部
１ｄ 第１の主面（主面）
１０ａ 第１の主面
１ｅ，１０ｂ 第２の主面
１ｆ，４ｃ 側端部
２ 吸収体
２ａ 第１領域
２ｂ 第２領域
２ｃ 内周端部
２ｅ 上端部
２ｆ 第３領域
３ 絶縁液
４ 基板支持部
４ａ 第２表面
４ｂ 第１表面（表面）
４ｃ１ 第１側端部
４ｃ２ 第２側端部
４ｄ 第３表面
４ｅ 外縁
６ プローブ
６ａ 第２プローブ
６ｂ 第１プローブ
６ｃ 第３プローブ
８ ゲート駆動部
９ 電圧印加部
１０ 炭化珪素基板
１１ 炭化珪素単結晶基板
１２ ドリフト領域
１３ ボディ領域
１４ ソース領域
１５ ゲート酸化膜
１６ ソース電極（電極）
１６ａ ソース電極部
１６ｂ 表面保護電極
１７ 炭化珪素エピタキシャル層
１８ コンタクト領域
２０ ドレイン電極
２０ａ ドレイン電極部
２０ｂ 裏面保護電極
２１ 層間絶縁膜
２７ ゲート電極
５０ ダイシングライン
５０ａ 第２ダイシングライン
５０ｂ 第１ダイシングライン
ｘ１，ｙ１ 間隔

Claims (10)

1. 第１の主面と、前記第１の主面とは反対側の第２の主面とを有し、かつ複数の半導体素子が形成された基板と、基板支持部と、絶縁液を吸収可能な吸収体とを準備する工程と、
   前記基板の前記第２の主面の中央部が前記基板支持部の表面と接し、かつ前記基板の前記第２の主面の前記中央部以外の部分の少なくとも一部が前記吸収体に接するように前記基板を配置する工程と、
   前記基板の前記第１の主面の少なくとも一部が前記絶縁液に覆われ、かつ前記絶縁液中において前記半導体素子の電極に第１プローブが接触した状態で、前記半導体素子の耐圧を測定する工程とを備えた、半導体素子の耐圧測定方法。
2. 前記基板を配置する工程において、前記表面と平行な方向において、前記吸収体の外周端部は、前記基板の前記第２の主面の外周端部よりも外周側に位置するように配置される、請求項１に記載の半導体素子の耐圧測定方法。
3. 前記基板を配置する工程において、前記吸収体は、前記基板の側端部に接するように配置される、請求項１または請求項２に記載の半導体素子の耐圧測定方法。
4. 前記基板を配置する工程において、前記吸収体の上端部は、前記第１の主面に対して垂直な方向において、前記基板の前記側端部から前記第１の主面を超えて延出するように配置される、請求項３に記載の半導体素子の耐圧測定方法。
5. 前記吸収体は、多孔体を含む、請求項１〜請求項４のいずれか１項に記載の半導体素子の耐圧測定方法。
6. 前記基板を配置する工程において、前記基板支持部の前記表面が、複数の前記半導体素子の全てのチップ領域に対向するように前記基板が配置される、請求項１〜請求項５のいずれか１項に記載の半導体素子の耐圧測定方法。
7. 前記基板は、炭化珪素基板を含む、請求項１〜請求項６のいずれか１項に記載の半導体素子の耐圧測定方法。
8. 前記基板支持部は、導電性材料を含む、請求項１〜請求項７のいずれか１項に記載の半導体素子の耐圧測定方法。
9. 前記半導体素子は、縦型半導体素子である、請求項１〜請求項８のいずれか１項に記載の半導体素子の耐圧測定方法。
10. 前記縦型半導体素子は、ドレイン電極と、ゲート電極とを有し、
    前記ドレイン電極は、前記基板支持部を介して第２プローブと電気的に接続され、
    前記ゲート電極は、前記絶縁液中において第３プローブと電気的に接続され、
    前記半導体素子の耐圧を測定する工程において、前記第１プローブと、前記第２プローブとの間において前記半導体素子の耐圧が測定される、請求項９に記載の半導体素子の耐圧測定方法。

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