JP2015197597A - 液晶表示装置 - Google Patents

Abstract

【課題】表示品位を改善することが可能な液晶表示装置を提供する。
【解決手段】第１方向に並んだ第１乃至第３ソース配線と、前記第１乃至第３ソース配線の上方に位置する第１層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第２層間絶縁膜上に形成され前記第１共通電極と対向した帯状のａ本の第１主画素電極を含む第１画素電極と、前記第２ソース配線と前記第３ソース配線との間の前記第２層間絶縁膜上に形成された帯状のｂ本の第２主画素電極を含む第２画素電極と、前記第１乃至第３ソース配線のそれぞれと対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備え、ａ及びｂは正の整数であり且つａ＞ｂである、液晶表示装置。
【選択図】 図５

Description

本発明の実施形態は、液晶表示装置に関する。

近年、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置において、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が実用化されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術が提案されている。中でも、十字形状の画素電極やＩ字形状の画素電極と、ソース配線の上方に位置する共通電極とを組み合わせ、横電界あるいは斜め電界を形成する技術が提案されている。

国際公開第２０１２／１３７５４０号公報 国際公開第２０１２／１３７５４１号公報

本実施形態の目的は、表示品位を改善することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に並んだ第１乃至第３ソース配線と、前記第１乃至第３ソース配線の上方に位置する第１層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第２層間絶縁膜上に形成され前記第１共通電極と対向した帯状のａ本の第１主画素電極を含む第１画素電極と、前記第２ソース配線と前記第３ソース配線との間の前記第２層間絶縁膜上に形成された帯状のｂ本の第２主画素電極を含む第２画素電極と、前記第１乃至第３ソース配線のそれぞれと対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備え、ａ及びｂは正の整数であり且つａ＞ｂである、第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２Ａは、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸ１の構成例を概略的に示す平面図である。 図２Ｂは、図１に示したアレイ基板ＡＲを対向基板側から見たときの他の画素ＰＸ２の構成例を概略的に示す平面図である。 図３は、図１に示した対向基板ＣＴにおける一画素ＰＸ２の構成例を概略的に示す平面図である。 図４は、本実施形態の液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。 図５は、本実施形態の画素ＰＸ１及び画素ＰＸ２を含む単位画素のレイアウト例を示す図である。 図６は、本実施形態の画素ＰＸ１及び画素ＰＸ２を含む単位画素の他のレイアウト例を示す図である。 図７は、本実施形態の液晶表示パネルＬＰＮを第１方向Ｘに切断した他の断面構造を概略的に示す断面図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。アクティブエリアＡＣＴは、マトリクス状に配置された複数の画素ＰＸによって構成されている。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、複数のゲート配線Ｇ（Ｇ１〜Ｇｎ）、複数の補助容量線Ｃ（Ｃ１〜Ｃｎ）、複数のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出し、ゲート配線Ｇ及び補助容量線Ｃと交差している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。ゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンなどによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。給電部ＶＳは、例えば、アレイ基板ＡＲにおけるアクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、給電部ＶＳと電気的に接続されている。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成され、共通電極ＣＥの少なくとも一部がアレイ基板ＡＲまたは対向基板ＣＴに形成された構成であり、画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面（あるいは基板主面）に対してわずかに傾いた斜め電界（あるいは基板主面にほぼ平行な横電界）である。

図２Ａは、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸ１の構成例を概略的に示す平面図である。図２Ｂは、図１に示したアレイ基板ＡＲを対向基板側から見たときの他の画素ＰＸ２の構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、ソース配線Ｓ３、画素電極ＰＥ１、画素電極ＰＥ２、共通電極ＣＥに含まれる第１共通電極ＣＥ１及び第２共通電極ＣＥ２、第１配向膜ＡＬ１などを備えている。

ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している。ソース配線Ｓ１、ソース配線Ｓ２、及び、ソース配線Ｓ３は、それぞれ第１方向Ｘに沿って間隔をおいて配置され、第２方向Ｙに沿って延出している。画素電極ＰＥ１は、隣接するソース配線Ｓ１とソース配線Ｓ２との間に位置している。画素電極ＰＥ２は、隣接するソース配線Ｓ２とソース配線Ｓ３との間に位置している。

図示した例では、図中の破線で示したように、画素ＰＸ１はゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、画素ＰＸ２はゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ２及びソース配線Ｓ３とが成すマス目の領域に相当する。画素ＰＸ１及び画素ＰＸ２は、いずれも第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸ１及び画素ＰＸ２の第１方向Ｘに沿った長さは隣接するソース配線の第１方向Ｘに沿ったピッチに相当し、画素ＰＸ１及び画素ＰＸ２の第２方向Ｙに沿った長さは隣接するゲート配線の第２方向Ｙに沿ったピッチに相当する。図示した例では、画素ＰＸ１の第１方向Ｘに沿った長さは、画素ＰＸ２の第１方向Ｘに沿った長さよりも長い。つまり、ソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘのピッチは、ソース配線Ｓ２とソース配線Ｓ３との第１方向Ｘのピッチよりも大きい。

ソース配線Ｓ１は画素ＰＸ１の左側端部に位置し画素ＰＸ１とその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は画素ＰＸ１の右側端部に位置し画素ＰＸ１及び画素ＰＸ２の境界に跨って配置され、ソース配線Ｓ３は画素ＰＸ２の右側端部に位置し画素ＰＸ２とその右側に隣接する画素との境界に跨って配置されている。ゲート配線Ｇ１は画素ＰＸ１及び画素ＰＸ２の上側端部に位置し画素ＰＸ１及び画素ＰＸ２とその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は画素ＰＸ１及び画素ＰＸ２の下側端部に位置し画素ＰＸ１及び画素ＰＸ２とその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸ１及び画素ＰＸ２の略中央部に配置されている。一例として、画素ＰＸ１に対応して配置されるスイッチング素子ＳＷ１はゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続され、画素ＰＸ２に対応して配置されるスイッチング素子ＳＷ２はゲート配線Ｇ１及びソース配線Ｓ２に電気的に接続されている。

画素電極ＰＥ１は、主画素電極ＰＡ１及び副画素電極ＰＢ１を備えている。主画素電極ＰＡ１及び副画素電極ＰＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。ここでは、画素電極ＰＥ１は、複数本の主画素電極ＰＡ１を有している。主画素電極ＰＡ１のそれぞれは、第２方向Ｙに沿って直線的に延出し、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。これらの主画素電極ＰＡ１は、第１方向Ｘにほぼ等間隔で並んでいる。副画素電極ＰＢ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置し、第１方向Ｘに沿って直線的に延出している。つまり、副画素電極ＰＢ１は、画素ＰＸ１の略中央部に位置し、補助容量線Ｃ１と重なる位置に配置され、主画素電極ＰＡ１の第２方向Ｙに沿った中間部で交差している。ここに示した画素電極ＰＥ１は、３本の主画素電極ＰＡ１及び１本の副画素電極ＰＢ１を備えたフィッシュボーン（fish-bone）形状に形成されている。画素電極ＰＥ１は、補助容量線Ｃ１と重なる位置の副画素電極ＰＢ１でスイッチング素子ＳＷ１と電気的に接続されている。

画素電極ＰＥ２は、主画素電極ＰＡ２及び副画素電極ＰＢ２を備えている。主画素電極ＰＡ２及び副画素電極ＰＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。ここでは、画素電極ＰＥ２は、１本の主画素電極ＰＡ２を有している。つまり、画素電極ＰＥ１における主画素電極ＰＡ１の本数をａ本とし、画素電極ＰＥ２における主画素電極ＰＡ２の本数をｂ本としたとき、ａ及びｂは正の整数であり、且つ、ａ＞ｂである。主画素電極ＰＡ２は、ソース配線Ｓ２とソース配線Ｓ３との略中間に位置し、第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。副画素電極ＰＢ２は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置し、第１方向Ｘに沿って直線的に延出している。つまり、副画素電極ＰＢ２は、画素ＰＸ２の略中央部に位置し、補助容量線Ｃ１と重なる位置に配置され、主画素電極ＰＡ２の第２方向Ｙに沿った中間部で交差している。ここに示した画素電極ＰＥ２は、１本の主画素電極ＰＡ１及び１本の副画素電極ＰＢ１を備えた十字形状に形成されている。画素電極ＰＥ２は、補助容量線Ｃ１と重なる位置の副画素電極ＰＢ２でスイッチング素子ＳＷ２と電気的に接続されている。

第１共通電極ＣＥ１は、画素ＰＸ１において島状に形成されている。図示した例では、第１共通電極ＣＥ１は、Ｘ−Ｙ平面内において、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状に形成されている。この第１共通電極ＣＥ１は、画素電極ＰＥ１の主画素電極ＰＡ１と対向している。なお、第１共通電極ＣＥ１は、画素ＰＸ１の全面に亘って配置される必要はなく、少なくとも主画素電極ＰＡ１のそれぞれと対向するとともに隣接する主画素電極ＰＡ１の間隙部分と対向するように配置されていれば良い。このような第１共通電極ＣＥ１は、上記したＩＴＯなどの透明な導電材料によって形成されている。

第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えている。第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第２主共通電極ＣＡ２は第２方向Ｙに沿って直線的に延出し、第２副共通電極ＣＢ２は第１方向Ｘに沿って直線的に延出している。つまり、第２共通電極ＣＥ２は、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２により、画素電極ＰＥ１及び画素電極ＰＥをそれぞれ囲み、画素ＰＸ１及び画素ＰＸ２をそれぞれ区画する格子状に形成されている。第１共通電極ＣＥ１及び第２共通電極ＣＥ２は、互いに電気的に接続され、同電位であり、アクティブエリアＡＣＴの外側で給電部ＶＳに接続されている。

第２主共通電極ＣＡ２は、ソース配線Ｓ１乃至Ｓ３のそれぞれと対向している。第２主共通電極ＣＡ２は、Ｘ−Ｙ平面内において、画素電極ＰＥ１の両側、及び、画素電極ＰＥ２の両側にそれぞれ位置している。第２主共通電極ＣＡ２は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第２主共通電極ＣＡ２の第１方向Ｘに沿った電極幅は、例えば、ソース配線Ｓ１乃至Ｓ３の第１方向Ｘに沿った線幅と同等以上である。

第２副共通電極ＣＢ２は、ゲート配線Ｇ１及びゲート配線Ｇ２とそれぞれ対向している。第２副共通電極ＣＢ２は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。第２副共通電極ＣＢ２の第２方向Ｙに沿った電極幅は、例えば、ゲート配線Ｇ１及びゲート配線Ｇ２の第２方向Ｙに沿った線幅と同等以上である。

アレイ基板ＡＲにおいて、画素電極ＰＥ１、画素電極ＰＥ２、及び、第２共通電極ＣＥ２は、第１配向膜ＡＬ１によって覆われている。第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理がなされている。第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸ２の構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の画素電極ＰＥ２及び第２共通電極ＣＥ２のみを破線で示している。

対向基板ＣＴは、共通電極ＣＥに含まれる第３共通電極ＣＥ３を備えている。第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３を備えている。第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。第３主共通電極ＣＡ３は第２方向Ｙに沿って直線的に延出し、第３副共通電極ＣＢ３は第１方向Ｘに沿って直線的に延出している。つまり、第３共通電極ＣＥ３は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３により、画素ＰＸ２を区画する格子状に形成されている。なお、図示しないが、第３共通電極ＣＥ３は、画素ＰＸ１も同様に区画する格子状に形成されている。また、第３共通電極ＣＥ３は、例えば、アクティブエリアの外側において、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と電気的に接続され、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と同電位である。

第３主共通電極ＣＡ３は、第２主共通電極ＣＡ２と対向し、第２主共通電極ＣＡ２と平行に延出している。第３主共通電極ＣＡ３は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。第３主共通電極ＣＡ３の第１方向Ｘに沿った電極幅は、第２主共通電極ＣＡ２の電極幅と同等である。

第３副共通電極ＣＢ３は、第２副共通電極ＣＢ２と対向し、第２副共通電極ＣＢ２と平行に延出している。第３副共通電極ＣＢ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。第３副共通電極ＣＢ３の第２方向Ｙに沿った電極幅は、第２副共通電極ＣＢ２の電極幅と同等である。

対向基板ＣＴにおいて、第３共通電極ＣＥ３は、第２配向膜ＡＬ２によって覆われている。第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理がなされている。第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ２からゲート配線Ｇ１に向かう側であっても良い。

図４は、本実施形態の液晶表示パネルＬＰＮの断面構造を概略的に示す断面図である。なお、ここでは、画素ＰＸ１及び画素ＰＸ２を第１方向Ｘに切断した断面構造を概略的に示しており、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライトＢＬが配置されている。バックライトＢＬとしては、種々の形態が適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。アレイ基板ＡＲは、第１絶縁基板１０の対向基板ＣＴと対向する側において、ソース配線Ｓ１、ソース配線Ｓ２、ソース配線Ｓ３、画素電極ＰＥ１、画素電極ＰＥ２、第１共通電極ＣＥ１、第２共通電極ＣＥ２、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。なお、アレイ基板ＡＲは、図示しないゲート配線や補助容量線、スイッチング素子なども備えている。スイッチング素子の半導体層は、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。ゲート配線及び補助容量線は、第１絶縁膜１１と第２絶縁膜１２との間に形成されている。

ソース配線Ｓ１、ソース配線Ｓ２、及び、ソース配線Ｓ３は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。第３絶縁膜１３は、ソース配線Ｓ１乃至Ｓ３の上方に位置する第１層間絶縁膜に相当する。第１共通電極ＣＥ１は、ソース配線Ｓ１とソース配線Ｓ２との間の第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。第４絶縁膜１４は、第１共通電極ＣＥ１を覆う第２層間絶縁膜に相当する。

画素電極ＰＥ１、画素電極ＰＥ２、及び、第２共通電極ＣＥ２は、第４絶縁膜１４の上に形成され、第１配向膜ＡＬ１によって覆われている。第２共通電極ＣＥ２の第２主共通電極ＣＡ２は、第３絶縁膜１３及び第４絶縁膜１４を介してソース配線Ｓ１乃至Ｓ３のそれぞれと対向している。画素電極ＰＥ１は、ソース配線Ｓ１及びＳ２のそれぞれの直上に位置する第２主共通電極ＣＡ２の間に位置している。主画素電極ＰＡ１は、いずれも第４絶縁膜１４を介して第１共通電極ＣＥ１と対向している。画素電極ＰＥ２は、ソース配線Ｓ２及びＳ３のそれぞれの直上に位置する第２主共通電極ＣＡ２の間に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第１配向膜ＡＬ１は、画素電極ＰＥ１、画素電極ＰＥ２、及び、第２共通電極ＣＥ２を覆っており、第４絶縁膜１４の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、第２絶縁基板２０のアレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第３共通電極ＣＥ３、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに形成され、画素ＰＸ１を区画し、画素電極ＰＥ１と対向する開口部ＡＰを形成するとともに、画素ＰＸ２を区画し、画素電極ＰＥ２と対向する開口部ＡＰを形成する。つまり、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ブラックマトリクスＢＭは、ソース配線Ｓ１乃至Ｓ３の上方に位置し第２方向Ｙに沿って延出した部分に加えて、図示しないゲート配線の上方に位置し第１方向Ｘに沿って延出した部分を備えていても良い。

カラーフィルタＣＦは、画素ＰＸ１及び画素ＰＸ２に対応してそれぞれ配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに重なっている。第１方向Ｘに隣接する画素ＰＸ１及び画素ＰＸ２にそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。カラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。オーバーコート層ＯＣは、ブラックマトリクスＢＭ及びカラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

第３共通電極ＣＥ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第３主共通電極ＣＡ３は、ソース配線Ｓ１乃至Ｓ３の上方にそれぞれ位置し、第２主共通電極ＣＡ２と対向している。開口部ＡＰにおいて、画素電極ＰＥ１及び画素電極ＰＥ２と、第１共通電極ＣＥ１、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、第３共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含み、例えば誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面つまり第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が配置されている。第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトＢＬと対向する側に位置しており、バックライトＢＬから液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面つまり第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が配置されている。第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、略直交するクロスニコルの位置関係にある。図３の（ａ）に示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。図３の（ｂ）に示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥ（第１共通電極ＣＥ１、第２共通電極ＣＥ２、及び、第３共通電極ＣＥ３）との間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、Ｘ−Ｙ平面内において、図３に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向つまり第２方向Ｙが初期配向方向に相当する。

ＯＦＦ時において、バックライトＢＬからのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に電界が形成される。より具体的には、画素ＰＸ１においては、画素電極ＰＥ１の主画素電極ＰＡ１と第１共通電極ＣＥ１との間にフリンジ電界が形成されるとともに、主画素電極ＰＡ１と第２共通電極ＣＥ２の第２主共通電極ＣＡ２との間には基板と略平行な横電界が形成され、さらに、主画素電極ＰＡ１と第３共通電極ＣＥ３の第３主共通電極ＣＡ３との間には基板に対して傾斜した斜め電界が形成される。また、画素ＰＸ２においては、主画素電極ＰＡ２と第２共通電極ＣＥ２の第２主共通電極ＣＡ２との間には基板と略平行な横電界が形成され、さらに、主画素電極ＰＡ２と第３共通電極ＣＥ３の第３主共通電極ＣＡ３との間には基板に対して傾斜した斜め電界が形成される。

画素ＰＸ１及び画素ＰＸ２において、液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。つまり、液晶分子ＬＭはその長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。これにより、画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。図３に示した例では、画素ＰＸ２の左下の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、画素ＰＸ２の左上の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向し、画素ＰＸ２の右下の領域内の液晶分子ＬＭは第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、画素ＰＸ２の右上の領域内の液晶分子ＬＭは第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。このように、各画素ＰＸにおいて、ＯＮ時の液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時に、液晶表示パネルＬＰＮに入射した直線偏光は、その偏光状態が液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。但し、画素電極ＰＥ及び共通電極ＣＥと重なる位置では、液晶分子は初期配向状態に保持されているため、ＯＦＦ時と同様に黒表示となる。

図５は、本実施形態の画素ＰＸ１及び画素ＰＸ２を含む単位画素のレイアウト例を示す図である。なお、ここでは、ゲート配線Ｇ１及びＧ２、補助容量線Ｃ１、ソース配線Ｓ１乃至Ｓ４、画素電極ＰＥ１及びＰＥ２、第１共通電極ＣＥ１のみを図示している。

カラー表示を実現するための単位画素ＵＰは、複数の異なる色画素によって構成されている。単位画素ＵＰとは、アクティブエリアに表示されるカラー画像を構成する最小単位である。単位画素ＵＰは、例えば３個の色画素によって構成されている。すなわち、単位画素ＵＰは、画素（第１色画素）ＰＸＡ、画素（第２色画素）ＰＸＢ、及び、画素（第３色画素）ＰＸＣによって構成されている。画素ＰＸＡ、画素ＰＸＢ、及び、画素ＰＸＣは、第１方向Ｘに並び、互いに異なる色の画素である。ここでは、画素ＰＸＡは赤色画素（Ｒ）であって、画素ＰＸＢは緑色画素（Ｇ）であって、画素ＰＸＣは青色画素（Ｂ）または白色画素（Ｗ）である。なお、単位画素ＵＰは、３個以上の色画素によって構成されても良く、例えば、画素ＰＸＡ、画素ＰＸＢ、及び、画素ＰＸＣのセットを第２方向Ｙに２個並べた６個の色画素によって構成されても良い。

図示した例では、画素ＰＸＡ、画素ＰＸＢ、及び、画素ＰＸＣの第２方向Ｙの長さはいずれも同一である。一方で、画素ＰＸＡ及び画素ＰＸＢの第１方向Ｘの長さが同一であるが、画素ＰＸＣの第１方向Ｘの長さは画素ＰＸＡなどの第１方向Ｘの長さよりも長い。このような構成において、画素ＰＸＡ及び画素ＰＸＢのそれぞれの面積は略同等である。画素ＰＸＣの面積は、画素ＰＸＡなどの面積よりも大きい。なお、画素ＰＸＣの第２方向Ｙの長さが画素ＰＸＡなどの第２方向Ｙの長さと異なっていても良い。このようなレイアウトにおいては、画素ＰＸＡ及び画素ＰＸＢは図２Ｂに示した画素ＰＸ２と同様に構成され、画素ＰＸＣは図２Ａに示した画素ＰＸ１と同様に構成されている。つまり、画素ＰＸＡ及び画素ＰＸＢはそれぞれ１本の主画素電極ＰＡ２を有する画素電極ＰＥ２を備え、画素ＰＸＣは第１共通電極ＣＥ１及び複数本の主画素電極ＰＡ１を有する画素電極ＰＥ１を備えている。主画素電極ＰＡ１及び主画素電極ＰＡ２は、いずれも第２方向Ｙに延出している。なお、第１共通電極ＣＥ１は、画素ＰＸＣのみならず、ソース配線Ｓの上を通り画素ＰＸＡ及び画素ＰＸＢに亘って延在していてもよい。

ここでは、最大面積の画素ＰＸＣが青色画素あるいは白色画素である場合について説明したが、赤色画素であってもよいし、緑色画素であってもよい。

このような本実施形態によれば、単位画素ＵＰにおいて、最適なカラーバランスを得るために、各色画素の面積が異なる異形レイアウトを適用したとしても、比較的大面積の色画素はより多くの本数の主画素電極を備えた画素ＰＸ１と同様に構成し、比較的小面積の色画素は少ない本数の主画素電極を備えた画素ＰＸ２と同様に構成する。つまり、各色画素の異形化に合わせて主画素電極の本数を変更するレイアウトを適用することにより、各色画素において主画素電極を隅々までほぼ均等ピッチで配置することが可能となる。しかも、各色画素の上下端部付近（つまりゲート配線の近傍）まで表示に寄与する。特に、画素ＰＸ１においては、フィッシュボーン形状の画素電極ＰＥ１を適用しており、複数の主画素電極ＰＡ１を繋ぐ副画素電極ＰＢ１は元々表示に寄与しない補助容量線Ｃ１の上に位置しているため、画素ＰＸ１のゲート配線Ｇ１及びＧ２の近傍まで表示に寄与する面積を拡大することが可能となる。

このため、各色画素において、高い透過率を得ることが可能となる。したがって、表示品位を改善することが可能となる。換言すると、画素ＰＸ１及び画素ＰＸ２を組み合わせることにより、いかなる異形レイアウトの単位画素ＵＰにおいても、必要とされる透過率を得ることが可能となり、最適なカラーバランスを得ることが可能となる。

また、本実施形態によれば、アレイ基板ＡＲは、各ゲート配線Ｇの液晶層ＬＱ側に第２副共通電極ＣＢ２を備えている。このため、ゲート配線Ｇから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのゲート配線Ｇに近接する領域での不所望な電界の影響が緩和され、表示品位の劣化を抑制することが可能となる。また、アレイ基板ＡＲは、各ソース配線Ｓの液晶層ＬＱ側に第２主共通電極ＣＡ２を備えている。このため、ソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドすることが可能となる。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位を改善することが可能となる。また、第３共通電極ＣＥ３は、第２共通電極ＣＥ２と対向する格子状であって、第２共通電極ＣＥ２と同電位であるため、第２共通電極ＣＥ２と第３共通電極ＣＥ３との間にコモン電位の等電位面が形成される。このような等電位面は、例えアレイ基板ＡＲと対向基板ＣＴとの間に合わせずれが生じたとしても、ＯＮ時及びＯＦＦ時に液晶分子ＬＭを初期配向状態に維持するため、混色の発生を抑制することが可能となる。

次に、他の構成例について説明する。

図６は、本実施形態の画素ＰＸ１及び画素ＰＸ２を含む単位画素の他のレイアウト例を示す図である。

ここに示した構成例は、図５に示した構成例と比較して、画素ＰＸＣの画素電極ＰＥ１が「く」の字形に屈曲した主画素電極ＰＡ１を含む点で相違している。なお、画素ＰＸＡ及び画素ＰＸＢは、図２Ｂに示した画素ＰＸ２と同様に構成され、それぞれ１本の主画素電極ＰＡ２を有する画素電極ＰＥ２を備えている。

このような構成例においても、上記した構成例と同様の効果が得られる。

図７は、本実施形態の液晶表示パネルＬＰＮを第１方向Ｘに切断した他の断面構造を概略的に示す断面図である。

ここに示した構成例は、図４に示した構成例と比較して、対向基板ＣＴの第３共通電極を省略した点で相違している。対向基板ＣＴにおいては、オーバーコート層ＯＣのアレイ基板ＡＲ側の全面が第２配向膜ＡＬ２によって覆われている。この構成例では、ＯＮ時には、画素ＰＸ１においては画素電極ＰＥ１と第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間に液晶分子の配向を制御するのに必要な電界が形成され、画素ＰＸ２においては画素電極ＰＥ２と第２共通電極ＣＥ２との間に液晶分子の配向を制御するのに必要な電界が形成される。

このような構成例においても、上記した構成例と同様の効果が得られる。

以上説明したように、本実施形態によれば、表示品位を改善することが可能な液晶表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ１…画素電極 ＰＡ１…主画素電極 ＰＢ１…副画素電極
ＰＥ２…画素電極 ＰＡ２…主画素電極 ＰＢ２…副画素電極
ＣＥ１…第１共通電極
ＣＥ２…第２共通電極 ＣＡ２…第２主共通電極 ＣＢ２…第２副共通電極
ＣＥ３…第３共通電極 ＣＡ３…第３主共通電極 ＣＢ３…第３副共通電極

Claims (5)

1. 第１方向に並んだ第１乃至第３ソース配線と、前記第１乃至第３ソース配線の上方に位置する第１層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第１層間絶縁膜上に形成された第１共通電極と、前記第１共通電極を覆う第２層間絶縁膜と、前記第１ソース配線と前記第２ソース配線との間の前記第２層間絶縁膜上に形成され前記第１共通電極と対向した帯状のａ本の第１主画素電極を含む第１画素電極と、前記第２ソース配線と前記第３ソース配線との間の前記第２層間絶縁膜上に形成された帯状のｂ本の第２主画素電極を含む第２画素電極と、前記第１乃至第３ソース配線のそれぞれと対向する第２主共通電極を含み前記第１共通電極と同電位の第２共通電極と、を備え、ａ及びｂは正の整数であり且つａ＞ｂである、第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えた液晶表示装置。
2. 前記第１ソース配線と前記第２ソース配線との第１方向の第１ピッチは、前記第２ソース配線と前記第３ソース配線との第１方向の第２ピッチよりも大きい、請求項１に記載の液晶表示装置。
3. 前記第１主画素電極及び前記第２主画素電極は、第１方向に直交する第２方向に延出した、請求項１に記載の液晶表示装置。
4. 前記第１主画素電極は、くの字形に屈曲した、請求項１に記載の液晶表示装置。
5. 前記第２基板は、前記第２主共通電極と対向する第３主共通電極を含み前記第２共通電極と同電位の第３共通電極を備えた、請求項１乃至４のいずれか１項に記載の液晶表示装置。

Images