JP2015177714A - 負荷制御装置 - Google Patents
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Abstract
【課題】雷サージに起因する開閉部のサージ破壊を抑制可能な負荷制御装置を提供する。
【解決手段】負荷制御装置10は、第1スイッチング素子17を具備する開閉部1、制御回路4、保護回路5を備えている。保護回路5は、第1機能回路18と第2機能回路8を備えている。第1機能回路18は、バリスタ7と第1コンデンサ6との第1並列回路を備えている。第1並列回路は、開閉部1に並列接続されている。第2機能回路8は、ダイオードブリッジ9と、第2スイッチング素子11と、第1抵抗12と第2コンデンサ13の第2並列回路と、第2抵抗14と第3コンデンサ15の第3並列回路とを備えている。ダイオードブリッジ9の一方の入力端子は、開閉部1を介して他方の入力端子に接続されている。第2機能回路8における雷サージに対する応答時間は、バリスタ7における雷サージに対する応答時間よりも短く設定されている。
【選択図】図1
【解決手段】負荷制御装置10は、第1スイッチング素子17を具備する開閉部1、制御回路4、保護回路5を備えている。保護回路5は、第1機能回路18と第2機能回路8を備えている。第1機能回路18は、バリスタ7と第1コンデンサ6との第1並列回路を備えている。第1並列回路は、開閉部1に並列接続されている。第2機能回路8は、ダイオードブリッジ9と、第2スイッチング素子11と、第1抵抗12と第2コンデンサ13の第2並列回路と、第2抵抗14と第3コンデンサ15の第3並列回路とを備えている。ダイオードブリッジ9の一方の入力端子は、開閉部1を介して他方の入力端子に接続されている。第2機能回路8における雷サージに対する応答時間は、バリスタ7における雷サージに対する応答時間よりも短く設定されている。
【選択図】図1
Description
本発明は、交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置に関する。
従来、図6に示す構成を備えた負荷制御装置60が提案されている(特許文献1)。
負荷制御装置60は、交流電源69から負荷70への給電路に設けられている。負荷制御装置60は、主開閉部61と、整流部62と、制御部63と、第1電源部64と、第2電源部71と、第3電源部65とを備えている。
主開閉部61は、負荷70に対して電源の供給を制御するように構成されている。また、主開閉部61は、トランジスタ構造のスイッチ素子66を備えている。主開閉部61には、バリスタ67が並列接続されている。バリスタ67には、コンデンサ68が並列接続されている。
制御部63は、負荷制御装置60の全体を制御するように構成されている。また、制御部63は、主開閉部61を導通または非導通とさせるように構成されている。
負荷制御装置60では、バリスタ67が主開閉部61に並列接続されているので、例えば、負荷制御装置60に雷サージ電圧が印加されたとき、主開閉部61のスイッチ素子66に流れる雷サージ電流を、バリスタ67に分流することが可能となる。
しかしながら、雷サージに対するバリスタ67の応答時間は、一般的に、1μs〜数μsの範囲内である。そのため、負荷制御装置60では、雷サージ電圧が印加されたとき、バリスタ67に雷サージ電流が分流する前に、主開閉部61がサージ破壊する可能性がある。
本発明は上記事由に鑑みて為されたものであり、その目的は、雷サージに起因する開閉部のサージ破壊を抑制可能な負荷制御装置を提供することにある。
本発明の負荷制御装置は、交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置である。本発明の負荷制御装置は、第1スイッチング素子を具備する前記開閉部と、前記開閉部のオンオフを制御する制御回路と、前記開閉部に過電圧が印加されるのを抑制する保護回路とを備えている。前記保護回路は、第1機能回路と第2機能回路とを備えている。前記第1機能回路は、バリスタと第1コンデンサとの第1並列回路を備えている。前記第1並列回路は、前記開閉部に並列接続されている。前記第2機能回路は、ダイオードブリッジと、第2スイッチング素子と、第1抵抗と第2コンデンサとの第2並列回路と、第2抵抗と第3コンデンサとの第3並列回路とを備えている。前記第1スイッチング素子および前記第2スイッチング素子それぞれは、トランジスタ構造を備えている。前記第2機能回路は、前記ダイオードブリッジにおける一対の入力端子のうちの一方の前記入力端子が、前記開閉部を介して、前記一対の入力端子のうちの他方の前記入力端子に接続されている。前記第2機能回路は、前記ダイオードブリッジにおける一対の出力端子のうちの一方の前記出力端子が、前記第2並列回路を介して、前記第2スイッチング素子の第1主端子に接続されている。前記第2機能回路は、前記一対の出力端子のうちの他方の前記出力端子が、前記第2スイッチング素子の第2主端子に接続されている。前記第2機能回路は、前記第2主端子が、前記第3並列回路を介して、前記第2スイッチング素子の制御端子に接続されている。前記第2機能回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている。
この負荷制御装置において、前記第2スイッチング素子の耐圧は、前記バリスタのバリスタ電圧よりも低く、かつ、前記交流電源の交流電圧の波高値よりも高く設定され、前記バリスタ電圧は、前記第1スイッチング素子の耐圧よりも低く設定されていることが好ましい。
この負荷制御装置において、前記第2機能回路の時定数は、前記第2スイッチング素子に雷サージ電流が流れ始める時間が前記バリスタに前記雷サージ電流が流れ始める時間よりも早くなるように、前記第1機能回路の時定数よりも小さく設定され、前記保護回路は、前記第2スイッチング素子に前記雷サージ電流が流れ始めてから所定時間が経過した後に、前記バリスタに前記雷サージ電流が流れるように、構成されていることが好ましい。
この負荷制御装置において、前記保護回路は、複数の前記第2機能回路を備え、前記複数の前記第2機能回路は、前記開閉部にそれぞれ並列接続されていることが好ましい。
この負荷制御装置において、前記第2スイッチング素子は、絶縁ゲート型バイポーラトランジスタであることが好ましい。
本発明の負荷制御装置では、前記開閉部に過電圧が印加されるのを抑制する保護回路を備えている。前記保護回路は、第1機能回路と第2機能回路とを備えている。また、本発明の負荷制御装置では、前記第2機能回路における雷サージに対する応答時間が、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている。よって、本発明の負荷制御装置においては、雷サージに起因する開閉部のサージ破壊を抑制することが可能となる。
以下、本実施形態の負荷制御装置10について、図1を参照しながら説明する。
負荷制御装置10は、交流電源20から負荷21への給電路に設ける開閉部1を備えた負荷制御装置である。交流電源20としては、例えば、商用電源などを用いることができる。負荷21としては、例えば、照明負荷などを用いることができる。なお、負荷制御装置10は、交流電源20と負荷21を構成要件として含まない。
負荷制御装置10は、上述の開閉部1と、制御回路4と、保護回路5とを備えている。
開閉部1は、上記給電路を開閉するように構成されている。具体的に説明すると、開閉部1は、2つのスイッチング素子17,17を備えている。スイッチング素子17は、トランジスタ構造を備えている。スイッチング素子17としては、例えば、エンハンスメント型(ノーマリオフ型)のnチャネルMOSFET(Metal Oxide Semiconductor Field Effect Transistor)などを用いることができる。各スイッチング素子17は、内蔵ダイオード(図示せず)を備えている。なお、本実施形態では、スイッチング素子17が、第1スイッチング素子を構成している。
負荷制御装置10では、2つのスイッチング素子17,17が、互いのソース電極同士を接続して逆直列に接続されている。また、負荷制御装置10では、各スイッチング素子17の耐圧が、互いに等しくなるように設定されている。なお、負荷制御装置10では、各スイッチング素子17のソース電極同士を接続しているが、各スイッチング素子17のドレイン電極同士を接続してもよい。また、負荷制御装置10では、2つのスイッチング素子17,17を逆直列に接続しているが、2つのスイッチング素子17,17を逆並列に接続してもよい。
また、負荷制御装置10では、開閉部1として、例えば、双方向スイッチング素子などを用いることもできる。双方向スイッチング素子としては、例えば、双方向サイリスタなどが挙げられる。
制御回路4は、開閉部1のオンオフを制御するように構成されている。制御回路4は、開閉部1をオンさせることで上記給電路を閉成させる。また、制御回路4は、開閉部1をオフさせることで上記給電路を開成させる。
制御回路4は、例えば、マイクロコンピュータに適宜のプログラムを搭載することにより構成することができる。上記プログラムは、例えば、上記マイクロコンピュータに予め設けられたメモリ(図示せず)などに記憶されている。
制御回路4は、開閉部1と電気的に接続されている。具体的に説明すると、制御回路4は、各スイッチング素子17の制御端子(本実施形態では、ゲート端子)と電気的に接続されている。
保護回路5は、開閉部1に過電圧が印加されるのを抑制するように構成されている。また、保護回路5は、第1機能回路18と第2機能回路8とを備えている。
第1機能回路18は、バリスタ7と第1コンデンサ6との並列回路(第1並列回路)を備えている。また、第1並列回路は、開閉部1に並列接続されている。
第2機能回路8は、ダイオードブリッジ9と、スイッチング素子11と、第1抵抗12と第2コンデンサ13との並列回路(第2並列回路)と、第2抵抗14と第3コンデンサ15との並列回路(第3並列回路)とを備えている。スイッチング素子11は、トランジスタ構造を備えている。スイッチング素子11としては、例えば、絶縁ゲート型バイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)などを用いることができる。なお、本実施形態では、スイッチング素子11が、第2スイッチング素子を構成している。
ダイオードブリッジ9における一対の入力端子のうちの一方の入力端子は、開閉部1を介して、一対の入力端子のうちの他方の入力端子に接続されている。ダイオードブリッジ9における一対の出力端子のうちの一方の出力端子は、第2並列回路を介して、スイッチング素子11の第1主端子(本実施形態では、コレクタ端子)に接続されている。ダイオードブリッジ9における一対の出力端子のうちの他方の出力端子は、スイッチング素子11の第2主端子(本実施形態では、エミッタ端子)に接続されている。スイッチング素子11のエミッタ端子は、第3並列回路を介して、スイッチング素子11の制御端子(本実施形態では、ゲート端子)に接続されている。
また、負荷制御装置10は、整流平滑回路2と、電源回路3とを備えている。
整流平滑回路2は、交流電源20からの交流電圧を整流および平滑するように構成されている。整流平滑回路2は、例えば、4つのダイオードにより構成されたダイオードブリッジ(図示せず)と、平滑コンデンサ(図示せず)とで構成することができる。整流平滑回路2は、交流電源20から負荷21への給電路に設けられる。
電源回路3は、整流平滑回路2により整流および平滑された直流電圧から所定の直流電圧を生成するように構成されている。また、電源回路3は、上記所定の直流電圧を制御回路4に供給するように構成されている。電源回路3としては、例えば、DC/DCコンバータなどを用いることができる。
電源回路3は、整流平滑回路2と電気的に接続されている。また、電源回路3は、制御回路4と電気的に接続されている。
負荷制御装置10では、第2機能回路8における雷サージに対する応答時間を、バリスタ7における雷サージに対する応答時間よりも短く設定してある。具体的に説明すると、負荷制御装置10では、第2機能回路8のインピーダンスを、バリスタ7のインピーダンスよりも小さく設定してある。第2機能回路8のインピーダンスとは、ダイオードブリッジ9の上記一方の出力端子とスイッチング素子11のコレクタ端子との間のインピーダンスと、スイッチング素子11のコレクタ−ゲート間のインピーダンスと、スイッチング素子11のゲート−エミッタ間のインピーダンスと第3並列回路のインピーダンスとの合成インピーダンスと、の合計のインピーダンスを意味する。
また、負荷制御装置10では、スイッチング素子11の耐圧を、バリスタ7のバリスタ電圧よりも低く、かつ、交流電源20の交流電圧の波高値よりも高く設定している。また、負荷制御装置10では、バリスタ7のバリスタ電圧を、開閉部1におけるスイッチング素子17の耐圧よりも低く設定している。なお、バリスタ電圧とは、バリスタ7が動作を開始する電圧を意味する。
第2機能回路8の時定数は、スイッチング素子11に雷サージ電流が流れ始める時間がバリスタ7に上記雷サージ電流が流れ始める時間よりも早くなるように、第1機能回路18の時定数よりも小さく設定されている。具体的に説明すると、負荷制御装置10では、スイッチング素子11、第1抵抗12、第2抵抗14、第2コンデンサ13および第3コンデンサ15で決まる時定数を、バリスタ7および第1コンデンサ6で決まる時定数よりも小さく設定している。
また、負荷制御装置10では、スイッチング素子11に上記雷サージ電流が流れ続ける時間を、所定時間(例えば、数μs)に設定してある。つまり、保護回路5は、スイッチング素子11に上記雷サージ電流が流れ始めてから上記所定時間が経過した後に、バリスタ7に上記雷サージ電流が流れるように、構成されている。上記所定時間は、第2機能回路8の上記時定数を適宜設定することによって、決定することができる。
以下、本実施形態の負荷制御装置10において交流電源20の交流電圧に雷サージ電圧が重畳されたときの動作について、図2に基づいて説明する。以下では、各スイッチング素子17がオフ状態であるものとして説明する。図2は、交流電源20の交流電圧(本実施形態では、200V)に雷サージ電圧が重畳されたときに関し、回路シミュレータを用いて求めた負荷制御装置10の特性例を表している。また、図2中の左側の縦軸は、電圧値を表している。また、図2中の右側の縦軸は、電流値を表している。また、図2中の横軸は、交流電源20の交流電圧に雷サージ電圧が重畳されたときからの時間を表している。また、図2中のA1、A2、A3、A4、A5およびA6は、開閉部1に印加された電圧、負荷21に流れる電流、開閉部1に流れる電流、スイッチング素子11のゲート−エミッタ間電圧、第2機能回路8に流れる電流Id(図1参照)およびバリスタ7に流れる電流をそれぞれ表している。
上記回路シミュレータでは、IEC60669−2−1−1996に規定された規格に準じて、雷サージ電圧を、+1kVに設定している。また、上記回路シミュレータでは、交流電源20の交流電圧に雷サージ電圧を重畳させる条件として、ノーマルモード印加としている。また、上記回路シミュレータでは、IEC60669−2−1−1996に規定された規格に準じて、交流電源20の交流電圧に雷サージ電圧を同期させる位相角を、+90°に設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波頭長を、例えば、1.2μsに設定している。また、上記回路シミュレータでは、雷サージ電圧の電圧波形の規約波尾長を、例えば、50μsに設定している。また、上記回路シミュレータでは、図2中の横軸の0の時点で、交流電源20の交流電圧に雷サージ電圧を重畳している。なお、規約波頭長および規約波尾長は、例えば、IEC61000−4−5−ED.2に定義されている。また、ノーマルモード印加については、例えば、IEC61000−4−5−ED.2に例示されている。
負荷制御装置10では、例えば、雷サージ電圧が印加されたとき、図2に示すように、開閉部1および第2機能回路8に電流(雷サージ電流)が流れた後、バリスタ7に上記雷サージ電流が流れる。具体的に説明すると、負荷制御装置10では、例えば、雷サージ電圧が印加されたとき、図2中のA1とA2とに示すように、開閉部1に印加された電圧(開閉部1の両端電圧)と負荷21に流れる電流とが上昇する。これにより、負荷制御装置10では、各スイッチング素子17の漏れ電流が増加し、開閉部1に雷サージ電流が流れる(図2中のA3参照)。また、負荷制御装置10では、ダイオードブリッジ9の一対の出力端子間の電圧が増加し、スイッチング素子11のゲート−エミッタ間電圧が上昇する(図2中のA4参照)。負荷制御装置10では、例えば、+1kVの雷サージ電圧が印加された場合、開閉部1に印加された電圧が、略300V程度まで上昇する。
負荷制御装置10では、スイッチング素子11のゲート−エミッタ間電圧が、予め設定されたしきい値電圧Vt(図2参照)に達したとき、スイッチング素子11がオフ状態からオン状態になる。これにより、負荷制御装置10では、開閉部1に流れる雷サージ電流を減少させ、第2機能回路8に流れる雷サージ電流を増加させることが可能となる。つまり、負荷制御装置10では、開閉部1に流れる雷サージ電流を、第2機能回路8に分流することが可能となる(図2中のA5参照)。
また、負荷制御装置10では、開閉部1に印加された電圧が上昇し、開閉部1の両端電圧がバリスタ7のバリスタ電圧よりも大きくなったとき、バリスタ7に電流(バリスタ電流)が流れる(図2中のA6参照)。これにより、負荷制御装置10では、開閉部1に流れる雷サージ電流を、バリスタ7にも分流することが可能となる。
負荷制御装置10では、バリスタ7にバリスタ電流が流れると、バリスタ7のインピーダンスが、開閉部1および第2機能回路8それぞれのインピーダンスよりも小さくなる。これにより、負荷制御装置10では、開閉部1に流れる雷サージ電流のほとんどを、バリスタ7に分流することが可能となる。よって、負荷制御装置10では、雷サージ電圧が印加されたとき、開閉部1のサージ破壊(具体的には、アバランシェ破壊、または絶縁破壊)を抑制することが可能となる。
また、負荷制御装置10では、第2機能回路8における雷サージに対する応答時間を、バリスタ7における雷サージに対する応答時間よりも短く設定している。これにより、負荷制御装置10では、例えば、雷サージ電圧が印加されたとき、バリスタ7が応答する前に、第2機能回路8を応答させることが可能となる。よって、負荷制御装置10では、図6に示す構成を備えた従来例の負荷制御装置60に比べて、雷サージに起因する開閉部1のサージ破壊を抑制することが可能となる。
また、負荷制御装置10では、スイッチング素子11の耐圧を、バリスタ7のバリスタ電圧よりも低く、かつ、交流電源20の交流電圧の波高値よりも高く設定している。これにより、負荷制御装置10では、雷サージ電圧が印加されない場合、第2機能回路8および第1機能回路18が誤って動作するのを防止することが可能となる。
負荷制御装置10は、−1kVの雷サージ電圧が印加された場合、開閉部1の両端電圧が上昇し、第2機能回路8に逆極性の電圧が印加される。しかし、負荷制御装置10では、ダイオードブリッジ9による全波整流によって、ダイオードブリッジ9の一対の出力端子間における電圧の極性を、+1kVの雷サージ電圧が印加された場合と同じ極性とすることができる。これにより、負荷制御装置10では、−1kVの雷サージ電圧が印加された場合であっても、第2機能回路8の動作を、+1kVの雷サージ電圧が印加された場合と同じ動作とすることができる。よって、負荷制御装置10では、−1kVの雷サージ電圧が印加された場合であっても、開閉部1に流れる雷サージ電流を、第2機能回路8に分流することが可能となる。
また、負荷制御装置10では、スイッチング素子11として、絶縁ゲート型バイポーラトランジスタを用いている。これにより、負荷制御装置10では、スイッチング素子11として、例えば、接合ゲート型のスイッチング素子などを用いた場合に比べて、スイッチング素子11を駆動するための電力を低減することが可能となる。接合ゲート型のスイッチング素子としては、例えば、JFET(Junction Field Effect Transistor)などが挙げられる。
また、負荷制御装置10では、スイッチング素子11として、絶縁ゲート型バイポーラトランジスタを用いているので、例えば、ユニポーラトランジスタ(例えば、MOSFETなど)のように、スイッチング素子11がオン状態のときにスイッチング素子11に流れる電流が飽和することがない。よって、負荷制御装置10では、スイッチング素子11としてユニポーラトランジスタを用いた場合に比べて、スイッチング素子11に流れる雷サージ電流を増加させることが可能となる。これにより、負荷制御装置10では、スイッチング素子11としてユニポーラトランジスタを用いた場合に比べて、雷サージに起因する開閉部1のサージ破壊を、より抑制することが可能となる。
本願発明者らは、図3に示す構成を備えた比較例の負荷制御装置30を考えた。なお、負荷制御装置30は、負荷制御装置10における第2機能回路8を備えていない点のみが、負荷制御装置10と相違する。
本願発明者らは、図4に示すように、雷サージを擬似的に発生する雷サージ試験機31を用いて、負荷制御装置30に雷サージ電圧を印加する雷サージ試験を行った。上述の雷サージ試験では、IEC60669−2−1−1996に規定された規格に準じて、雷サージ電圧を+1kVに設定している。また、上述の雷サージ試験では、交流電源20の交流電圧(本実施形態では、200V)に雷サージ電圧を重畳する方法として、ノーマルモード印加を採用している。また、上述の雷サージ試験では、IEC60669−2−1−1996に規定された規格に準じて、交流電源20の交流電圧に雷サージ電圧を同期させる位相角を+90°に設定している。
また、本願発明者らは、上述の雷サージ試験における負荷制御装置30の特性例を、図5に表している。図5中のB1、B2、B3およびB4は、開閉部1に印加された電圧、負荷21に流れる電流、バリスタ7に流れる電流および開閉部1に流れる電流をそれぞれ表している。また、上述の雷サージ試験では、図5中の横軸の0の時点で、交流電源20の交流電圧に雷サージ電圧を重畳している。
負荷制御装置30では、雷サージ試験機31により雷サージ電圧が印加されると、図5に示すように、開閉部1、バリスタ7という順番で電流が流れる。また、負荷制御装置30では、開閉部1に流れる雷サージ電流を、バリスタ7に分流することが可能となる。
しかしながら、負荷制御装置30では、雷サージ電圧が印加されたとき、開閉部1に流れる雷サージ電流が、図5中のB4に示すように、負荷制御装置10における開閉部1に流れる雷サージ電流(図2中のA3参照)に比べて、大きくなる。
負荷制御装置10では、第2機能回路8を開閉部1に並列接続している。また、負荷制御装置10では、第2機能回路8における雷サージに対する応答時間を、バリスタ7における雷サージに対する応答時間よりも短く設定している。これにより、負荷制御装置10では、雷サージ電圧が印加されたとき、開閉部1に流れる雷サージ電流を、図2中のA3に示すように、負荷制御装置30における開閉部1に流れる雷サージ電流(図5中のB4参照)に比べて、小さくすることが可能となる。よって、負荷制御装置10では、負荷制御装置30に比べて、雷サージに起因する開閉部1のサージ破壊を抑制することが可能となる。
負荷制御装置10では、保護回路5が、1つの第2機能回路8を備えているが、複数の第2機能回路8を備えていてもよい。この場合、複数の第2機能回路8は、開閉部1にそれぞれ並列接続される。これにより、負荷制御装置10では、保護回路5が1つの第2機能回路8を備えた場合に比べて、雷サージに起因する開閉部1のサージ破壊を、より抑制することが可能となる。各第2機能回路8における雷サージに対する応答時間は、異なる時間に設定されることが望ましい。
なお、本実施形態では、スイッチング素子17として、MOSFET(nチャネルMOSFET)を用いているが、これを特に限定するものではない。スイッチング素子17としては、例えば、JFET、HFET(Hetero junction Field Effect Transistor)などを用いることもできる。また、本実施形態では、負荷21として、照明負荷を用いているが、これを特に限定するものではない。
以上説明した本実施形態の負荷制御装置10は、交流電源20から負荷21への給電路に設ける開閉部1を備えた負荷制御装置である。負荷制御装置10は、第1スイッチング素子17を具備する開閉部1と、開閉部1のオンオフを制御する制御回路4と、開閉部1に過電圧が印加されるのを抑制する保護回路5とを備えている。保護回路5は、第1機能回路18と第2機能回路8とを備えている。第1機能回路18は、バリスタ7と第1コンデンサ6との第1並列回路を備えている。第1並列回路は、開閉部1に並列接続されている。第2機能回路8は、ダイオードブリッジ9と、第2スイッチング素子11と、第1抵抗12と第2コンデンサ13との第2並列回路と、第2抵抗14と第3コンデンサ15との第3並列回路とを備えている。第1スイッチング素子17および第2スイッチング素子11それぞれは、トランジスタ構造を備えている。第2機能回路8は、ダイオードブリッジ9における一対の入力端子のうちの一方の前記入力端子が、開閉部1を介して、前記一対の入力端子のうちの他方の前記入力端子に接続されている。第2機能回路8は、ダイオードブリッジ9における一対の出力端子のうちの一方の前記出力端子が、前記第2並列回路を介して、第2スイッチング素子11の第1主端子(コレクタ端子)に接続されている。第2機能回路8は、前記一対の出力端子のうちの他方の前記出力端子が、第2スイッチング素子11の第2主端子(エミッタ端子)に接続されている。第2機能回路8は、前記第2主端子が、前記第3並列回路を介して、第2スイッチング素子11の制御端子(ゲート端子)に接続されている。第2機能回路8における雷サージに対する応答時間は、バリスタ7における雷サージに対する応答時間よりも短く設定されている。これにより、負荷制御装置10では、従来例の負荷制御装置60に比べて、雷サージに起因する開閉部1のサージ破壊を抑制することが可能となる。
1 開閉部
4 制御回路
5 保護回路
6 第1コンデンサ
7 バリスタ
8 第2機能回路
9 ダイオードブリッジ
10 負荷制御装置
11 スイッチング素子(第2スイッチング素子)
12 第1抵抗
13 第2コンデンサ
14 第2抵抗
15 第3コンデンサ
17 スイッチング素子(第1スイッチング素子)
18 第1機能回路
20 交流電源
21 負荷
4 制御回路
5 保護回路
6 第1コンデンサ
7 バリスタ
8 第2機能回路
9 ダイオードブリッジ
10 負荷制御装置
11 スイッチング素子(第2スイッチング素子)
12 第1抵抗
13 第2コンデンサ
14 第2抵抗
15 第3コンデンサ
17 スイッチング素子(第1スイッチング素子)
18 第1機能回路
20 交流電源
21 負荷
Claims (5)
- 交流電源から負荷への給電路に設ける開閉部を備えた負荷制御装置であって、
第1スイッチング素子を具備する前記開閉部と、前記開閉部のオンオフを制御する制御回路と、前記開閉部に過電圧が印加されるのを抑制する保護回路とを備え、
前記保護回路は、第1機能回路と第2機能回路とを備え、
前記第1機能回路は、バリスタと第1コンデンサとの第1並列回路を備え、
前記第1並列回路は、前記開閉部に並列接続され、
前記第2機能回路は、ダイオードブリッジと、第2スイッチング素子と、第1抵抗と第2コンデンサとの第2並列回路と、第2抵抗と第3コンデンサとの第3並列回路とを備え、
前記第1スイッチング素子および前記第2スイッチング素子それぞれは、トランジスタ構造を備え、
前記第2機能回路は、前記ダイオードブリッジにおける一対の入力端子のうちの一方の前記入力端子が、前記開閉部を介して、前記一対の入力端子のうちの他方の前記入力端子に接続され、前記ダイオードブリッジにおける一対の出力端子のうちの一方の前記出力端子が、前記第2並列回路を介して、前記第2スイッチング素子の第1主端子に接続され、前記一対の出力端子のうちの他方の前記出力端子が、前記第2スイッチング素子の第2主端子に接続され、前記第2主端子が、前記第3並列回路を介して、前記第2スイッチング素子の制御端子に接続され、
前記第2機能回路における雷サージに対する応答時間は、前記バリスタにおける前記雷サージに対する応答時間よりも短く設定されている
ことを特徴とする負荷制御装置。 - 前記第2スイッチング素子の耐圧は、前記バリスタのバリスタ電圧よりも低く、かつ、前記交流電源の交流電圧の波高値よりも高く設定され、
前記バリスタ電圧は、前記第1スイッチング素子の耐圧よりも低く設定されている
ことを特徴とする請求項1記載の負荷制御装置。 - 前記第2機能回路の時定数は、前記第2スイッチング素子に雷サージ電流が流れ始める時間が前記バリスタに前記雷サージ電流が流れ始める時間よりも早くなるように、前記第1機能回路の時定数よりも小さく設定され、
前記保護回路は、前記第2スイッチング素子に前記雷サージ電流が流れ始めてから所定時間が経過した後に、前記バリスタに前記雷サージ電流が流れるように、構成されている
ことを特徴とする請求項1または請求項2記載の負荷制御装置。 - 前記保護回路は、複数の前記第2機能回路を備え、
前記複数の前記第2機能回路は、前記開閉部にそれぞれ並列接続されている
ことを特徴とする請求項1記載の負荷制御装置。 - 前記第2スイッチング素子は、絶縁ゲート型バイポーラトランジスタである
ことを特徴とする請求項1ないし請求項4のいずれか1項に記載の負荷制御装置。
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