JP5733237B2 - 制御回路 - Google Patents

Description

本発明は、電源から負荷を通してグランドに流れる電流をスイッチ素子を用いて制御する制御回路に関するものである。

従来、この種の制御回路において、主電源と負荷との間に配置されるスイッチ素子としてのｎＭＯＳトランジスタと、ｎＭＯＳトランジスタに逆並列されているダイオードと、ｎＭＯＳトランジスタを制御して電源から負荷を通してグランドに流れる電流を調整する駆動回路とを備えるものがある。

特開２０１０−２１６４２０号公報

本発明者は、上述の制御回路において信頼性を向上させることに着目して、負電圧のサージによる回路の破壊を防止することについて検討した。

例えば、図５に示すように、駆動回路２に負荷３の両端子間電圧を検出するための検出回路４を備える制御回路１Ａから負荷３が外されている場合に、ｎＭＯＳトランジスタ５に対して主電源Ｖｄｄ側に負電圧のサージが印加されると、グランドから検出回路４およびダイオードＤ１を通して主電源Ｖｄｄ側に電流（図５中の鎖線の矢印参照）が流れて、駆動回路２の検出回路４が破壊する恐れがある。

すなわち、ｎＭＯＳトランジスタ５に対して主電源Ｖｄｄ側に負電圧のサージが印加されると、駆動回路２が破壊する恐れがある。

本発明は上記点に鑑みて、負荷に流れる電流を調整するスイッチ素子を制御する制御回路において、負電圧のサージにより回路が破壊されないようにすることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、主電源（Ｖｄｄ）とグランドとの間に配置される負荷（１０）と前記主電源との間に配置される第１スイッチ素子（２０）と、
前記主電源と前記負荷との間で前記第１スイッチ素子（２０）に並列に配置されて、前記主電源側から前記負荷側に電流を流すことを阻止する第１通電制御素子（Ｄ１）と、
前記主電源から負荷を通して前記グランドに流れる電流を調整させるように前記第１スイッチ素子を制御するための駆動回路（３０）と、を備える制御回路であって、
補助電源（５０）と、
前記補助電源から電源電圧が与えられて、前記第１スイッチ素子に対して前記主電源側の電位が負電位であるか否かを判定する判定回路（６４）と、
前記第１通電制御素子と前記グランドとの間に配置されている第２スイッチ素子（６１）と、を備え、
前記判定回路は、前記第１スイッチ素子に対して前記主電源側の電位が負電位であると判定したとき、前記グランドから前記第２スイッチ素子および前記第１通電制御素子を通して前記主電源側に電流を流すために前記第２スイッチ素子を制御するものであり、
前記補助電源は、前記主電源とグランドとの間に配置されて、前記主電源から出力される電源電圧を平滑化するためのコンデンサであり、
前記主電源と前記コンデンサの正極電極との間に配置されて、前記コンデンサの正極電極側から前記主電源側に電流が流れることを阻止する第４電流制限素子（４０）を備え、
前記コンデンサは、前記主電源から前記第４電流制限素子を通して流れる電流に基づく電荷を蓄えるものであることを特徴とする。

請求項１に記載の発明によれば、第１スイッチ素子に対して主電源側に負電圧のサージが加わったときには、判定回路が主電源側の電位が負電位であると判定して、第２スイッチ素子を制御して、グランドから第２スイッチ素子および第１通電制御素子を通して主電源側に電流を流すことができる。このため、当該制御回路から負荷を外した場合でも、負電圧サージにより駆動回路の破壊を未然に防ぐことができる。したがって、制御回路の信頼性を向上することができる。
請求項１に記載の発明によれば、第１スイッチ素子に対して主電源側に負電圧のサージが印加されたときに、コンデンサの正極電極側から主電源側に電流が流れることを阻止することができる。

請求項２に記載の発明によれば、前記判定回路（６４）は、第１、第２の入力端子を備えるコンパレータであり、
前記第１の入力端子は、前記第１スイッチ素子に対する前記主電源側に接続されており、
前記補助電源（５０）から付与される電源電圧に基づいて前記第２の入力端子の電位を正電位に設定する基準電位出力回路（６５）を備え、
前記第１の入力端子の電位が前記第２の入力端子の電位に比べて高いとき、前記コンパレータ（６４）は、前記第１スイッチ素子（２０）に対する前記主電源側の電位が正電位であると判定して、前記第２スイッチ素子（６１）を制御して前記第１通電制御素子（Ｄ１）と前記グランドとの間を開放させるようになっており、
前記第１の入力端子の電位が前記第２の入力端子の電位に比べて低くなったとき、前記コンパレータ（６４）は、前記第１スイッチ素子（２０）に対する前記主電源側の電位が負電位であると判定して、前記第２スイッチ素子（６１）を制御して前記第１通電制御素子（Ｄ１）と前記グランドとの間を接続させることを特徴とする。

請求項３に記載の発明では、前記第１通電制御素子（Ｄ１）とグランドとの間にて前記第２スイッチ素子に対して並列に配置されて、前記グランド側から前記第１通電制御素子側に電流を流すことを阻止する第２通電制御素子（６３）と、
前記第１通電制御素子と前記第２スイッチ素子との間に配置されて、前記第１通電制御素子側から前記第２スイッチ素子側に電流を流すことを阻止する第３通電制御素子（６２）とを備えることを特徴とする。

請求項３に記載の発明によれば、制御回路に対して主電源がその電極の正負を逆に接続されても、主電源から制御回路に電流が流れることを第３通電制御素子が妨げることができる。

請求項４に記載の発明では、前記コンデンサの正極電極と負極電極との間に配置されて、当該制御回路から前記主電源（Ｖｄｄ）が外されたときに前記コンデンサ（５０）に蓄えられた電荷を放出させる放電手段（７０、７１、７２）を備えることを特徴とする。

請求項４に記載の発明によれば、制御回路から主電源が外されたときに、コンデンサから電荷が放出される。このため、制御回路から主電源が外された後に、制御回路に対して主電源がその電極の正負を逆に接続されたときには、コンデンサの出力電圧を判定回路の動作可能電圧よりも低くすることが可能になる。よって、判定回路の動作が停止状態になり、グランドから第２スイッチ素子および第１通電制御素子を通して主電源側に電流が流れることを第２スイッチ素子が妨げることができる。これにより、制御回路に対して主電源がその電極の正負を逆に接続されても、第２スイッチ素子が主電源の両電極間で電流が流れることを妨げることができる。

請求項５に記載の発明では、前記放電手段は、前記コンデンサ（５０）の正極電極と負極電極との間に配置されて、ベース端子が前記主電源に接続されているトランジスタ（７０）と、
前記トランジスタと前記コンデンサの負極電極との間に配置されて、前記コンデンサ（５０）の正極電極から前記トランジスタを通して負極電極に電流が流れることを制限する抵抗素子（７１）とを備え、
前記トランジスタのベース端子と前記コンデンサの負極電極との間の電圧が閾値以下になると前記トランジスタがオンして、前記コンデンサの正極電極から前記トランジスタおよび前記抵抗素子を通して前記負極電極に電流が流れて前記コンデンサから前記電荷が放出されるようになっていることを特徴とする。

請求項５に記載の発明によれば、第１スイッチ素子に対して主電源側に負電圧のサージが印加されたときには、トランジスタがオンして、コンデンサの正極電極からトランジスタおよび抵抗素子を通して負極電極に電流が流れるものの、コンデンサの両正極電極間に電流が流れることを抵抗素子が制限する。このため、第１スイッチ素子に対して主電源側に負電圧のサージが印加されても、コンデンサの出力電圧が判定回路の動作可能電圧の下限値以上を維持することが可能になる。

これに加えて、制御回路から主電源が外された場合には、その後、制御回路に対して主電源がその電極の正負を逆に接続されるまでに、コンデンサの出力電圧がコンパレータの動作可能電圧よりも低くすることが可能になる。このため、制御回路に対して主電源の電極の正負を逆に接続しても、第２スイッチ素子が主電源の両電極間で電流が流れることを妨げることができる。

請求項６に記載の発明では、前記放電手段（７２）は、前記コンデンサ（５０）の正極電極から負極電極に電流が流れることを制限する抵抗素子であることを特徴とする。

請求項６に記載の発明によれば、第１スイッチ素子に対して主電源側に負電圧のサージが印加されたときには、コンデンサの正極電極から抵抗素子を通して負極電極に電流が流れるものの、コンデンサの両正極電極間に電流が流れることを抵抗素子が制限する。このため、第１スイッチ素子に対して主電源側に負電圧のサージが印加されても、コンデンサの出力電圧が判定回路の動作可能電圧の下限値以上を維持することが可能になる。

これに加えて、制御回路から主電源が外された場合には、その後、制御回路に対して主電源がその電極の正負を逆に接続されるまでに、コンデンサの出力電圧がコンパレータの動作可能電圧よりも低くなる。このため、制御回路に対して主電源の電極の正負を逆に接続しても、第２スイッチ素子が主電源の両電極間で電流が流れることを妨げることができる。

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態における制御回路の電気回路構成を示す図である。 第１実施形態におけるサージ試験を説明するための図である。 本発明の第２実施形態における制御回路の電気回路構成を示す図である。 本発明の第３実施形態における制御回路の電気回路構成を示す図である。 本発明の比較例における制御回路の電気回路構成を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。

（第１実施形態）
図１に本発明の第１実施形態に係る自動車用の制御回路１の電気回路を示す図である。

制御回路１は、主電源Ｖｄｄから負荷１０を通してグランドに流す電流を制御するための回路であって、ｎＭＯＳトランジスタ２０、駆動回路３０、ダイオードＤ１、４０、コンデンサ５０、および保護回路６０から構成されている。負荷１０は、主電源Ｖｄｄとグランドとの間に配置されている。

本実施形態の負荷１０としては、例えば、電気モータ、電気ヒータなどの各種の車載機器を用いることができる。主電源Ｖｄｄとしては、車載バッテリが用いられている。

ｎＭＯＳトランジスタ２０は、主電源Ｖｄｄと負荷１０との間に配置されている。ダイオードＤ１は、ｎＭＯＳトランジスタ２０に対して逆並列に配置されている。駆動回路３０は、負荷１０の正極電極と負極電極との間の電圧を検出するとともに、この検出された電圧と電子制御回路（図示省略）からの指令とに応じてｎＭＯＳトランジスタ２０を制御する。

コンデンサ５０は、主電源Ｖｄｄとグランドとの間に配置されている。本実施形態のコンデンサ５０は、主電源Ｖｄｄから出力される電圧を平滑化するとともに、後述するように、保護回路６０に対して電力を供給する補助電源として機能する。ダイオード４０は、主電源Ｖｄｄとコンデンサ５０の正極電極との間に配置されて、コンデンサ５０の正極電極側から主電源Ｖｄｄ側に電流が流れることを阻止する。

保護回路６０は、負電圧のサージによって回路の破壊が生じることを防止するための回路であって、ｎＭＯＳトランジスタ６１、ダイオード６２、６３、コンパレータ６４、および基準電圧出力回路６５を備える。

ｎＭＯＳトランジスタ６１は、負荷１０とｎＭＯＳトランジスタ２０との間の共通接続端子２１とグランドとの間に配置されている。ダイオード６２は、共通接続端子２１とｎＭＯＳトランジスタ６１との間に配置されて、共通接続端子２１側からｎＭＯＳトランジスタ６１側に電流が流れることを阻止する。ダイオード６３は、ｎＭＯＳトランジスタ２０のドレイン端子とソース端子との間に配置されている。ダイオード６３は、グランド側から共通接続端子２１側に電流が流れることを阻止する。

コンパレータ６４は、共通接続端子２５から出力される電圧と基準電圧出力回路６５から出力される基準電圧との比較に応じてｎＭＯＳトランジスタ６１を制御する。共通接続端子２５は、主電源ＶｄｄとｎＭＯＳトランジスタ２０との間の共通接続端子である。

コンパレータ６４は、第１の入力端子としての反転入力端子（−）と、第２の入力端子としての非反転入力端子（＋）を備える。コンパレータ６４の反転入力端子（−）には、共通接続端子２５が接続されている。コンパレータ６４の非反転入力端子（＋）には、基準電圧出力回路６５の共通接続端子６５ｃが接続されている。

共通接続端子６５ｃは、基準電圧出力回路６５を構成するツェナーダイオード６５ａと抵抗素子６５ｂとの間の共通接続端子である。ツェナーダイオード６５ａは、共通接続端子４５とグランドとの間に配置されている。抵抗素子６５ｂは、共通接続端子４５とツェナーダイオード６５ａとの間に配置されている。基準電圧出力回路６５は、共通接続端子６５ｃから一定電圧としての基準電圧をコンパレータ６４の非反転入力端子（＋）に出力する。すなわち、基準電圧出力回路６５は、コンデンサ５０の出力電圧に基づいてコンパレータ６４の非反転入力端子（＋）の電位を正電位に設定する。

ここで、コンパレータ６４の正極電源端子は、共通接続端子４５に接続されている。コンパレータ６４の負極電源端子は、グランドに接続されている。このことにより、コンパレータ６４は、コンデンサ５０から電源電圧が与えられることになる。

次に、本実施形態の制御回路１の作動の概略について説明する。

まず、駆動回路３０は、ｎＭＯＳトランジスタ２０のゲート端子にパルス信号を出力する。すると、ｎＭＯＳトランジスタ２０は、駆動回路３０から出力されるパルス信号に応じてスイッチングする。このとき、駆動回路３０は、負荷１０の両電極間電圧と電子制御回路からの指令とに応じてパルス信号のデューテイ比を制御することにより、ｎＭＯＳトランジスタ２０のオン期間とオフ期間とを制御する。このことにより、主電源ＶｄｄからｎＭＯＳトランジスタ２０および負荷１０を通してグランドに流れる電流を制御することになる。このとき、ダイオード６２は、共通接続端子２１側からｎＭＯＳトランジスタ６１側に電流が流れることを阻止する。

次に、本実施形態の制御回路１の負電サージ試験について説明する。図２に負電圧のサージ試験の試験装置８０を示す。

試験装置８０は、スイッチＳＷおよび負圧電源Ｖｍからなる。負圧電源Ｖｍは、スイッチＳＷを介して制御回路１の共通接続端子２５に接続される。負圧電源Ｖｍは、例えば−１００Ｖ〜−３００Ｖ程度の直流の負電圧を発生する電源である。

サージ試験では、制御回路１から負荷１０を外し、かつ制御回路１に主電源Ｖｄｄが接続されている。このとき、コンデンサ５０には、主電源Ｖｄｄからダイオード４０を通してコンデンサ５０の正極電極に流れる電流に基づく電荷が蓄えられる。このため、コンデンサ５０は、補助電源として機能してコンパレータ６４の正極電源端子および負極電源端子の間に電源電圧を付与する。このとき、コンパレータ６４の非反転入力端子（＋）には、基準電圧出力回路６５の共通接続端子６５ｃからの基準電圧が与えられる。

ここで、スイッチＳＷは、所定期間（例えば数十μｓｅｃ）の期間に亘ってオンされる。このため、負圧電源ＶｍからスイッチＳＷを介して共通接続端子２５（すなわち、ｎＭＯＳトランジスタ２０に対する主電源Ｖｄｄ側）に負電圧のサージが加えられることになる。

これに伴い、共通接続端子２５の電位が低下する。このため、共通接続端子２５からコンパレータ６４の反転入力端子（−）に与えられる電圧が低くなる。このため、コンパレータ６４の反転入力端子（−）の電位が、コンパレータ６４の非反転入力端子（＋）の電位よりも低くなる。したがって、コンパレータ６４からｎＭＯＳトランジスタ６１のベース端子に出力される出力信号のレベルがローレベルからハイレベルに変化する。したがって、ｎＭＯＳトランジスタ６１がオンする。このため、グランド側からｎＭＯＳトランジスタ６１、ダイオード６２、Ｄ１、および共通接続端子２５、およびスイッチＳＷを通して負圧電源Ｖｍに流れる。

以上説明した本実施形態によれば、コンデンサ５０と、コンデンサ５０から電源電圧が与えられるコンパレータ６４とを備え、共通接続端子６５ｃから出力される基準電圧よりも共通接続端子２５の出力電圧の方が低くなると、コンパレータ６４は、共通接続端子２５の電位が負電位であるとして判定して、コンパレータ６４の出力信号のレベルがローレベルからハイレベルに変化する。このため、ｎＭＯＳトランジスタ６１がオンする。これにより、グランド側からｎＭＯＳトランジスタ６１、ダイオード６２、Ｄ１、および共通接続端子２５、およびスイッチＳＷを通して負圧電源Ｖｍに流れる。したがって、制御回路１の駆動回路が破壊されない。このため、負電圧サージによって駆動回路３０の破壊を未然に防ぐことができる。以上により、制御回路１の信頼性を向上することができる。

本実施形態では、ダイオード４０は、主電源Ｖｄｄとコンデンサ５０の正極電極との間に配置されて、コンデンサ５０の正極電極側から主電源Ｖｄｄ側に電流が流れることを阻止する。このため、負電圧サージが共通接続端子２５（すなわち、ｎＭＯＳトランジスタ６１に対する主電源Ｖｄｄ側）に与えられても、ダイオード４０によってコンデンサ５０から共通接続端子２５側に電流が流れることが阻止される。したがって、負電圧サージが印加されても、コンデンサ５０の出力電圧がコンパレータ６４の動作可能電圧の下限値以上を維持することができる。

（第２実施形態）
本実施形態では、制御回路１に対して主電源Ｖｄｄの両電極の正負を逆接続したときに、主電源Ｖｄｄの両電極間で制御回路１を通して電流が流れることを防止する例について説明する。

図３に本実施形態の制御回路１の電気回路を示す。図３の制御回路１は、図１の制御回路１にＰＮＰ型トランジスタ７０および抵抗素子７１を追加した回路構成である。

ＰＮＰ型トランジスタ７０および抵抗素子７１は、コンデンサ５０に蓄えられた電荷を放出させる放電手段を構成するものである。ＰＮＰ型トランジスタ７０は、共通接続端子４５とグランドとの間に配置されている。抵抗素子７１は、ＰＮＰ型トランジスタ７０とグランドとの間に配置されている。

本実施形態の抵抗素子７１の抵抗値としては、コンデンサ５０の両電極間が抵抗素子７１およびＰＮＰ型トランジスタ７０を通して短絡されたときに、コンデンサ５０から電荷が全て放出されるのに、例えば数百ミリｓｅｃ程度の時間が要するように設定されている。

次に、本実施形態の制御回路１の負電圧サージ試験について説明する。

まず、上述の第１実施形態と同様に、試験装置８０（図２参照）により負電圧サージが所定時間に亘って共通接続端子２５に印加される。すると、上述の第１実施形態と同様に、コンパレータ６４の出力信号に応じてｎＭＯＳトランジスタ６１が所定時間に亘ってオンする。このため、グランド側からｎＭＯＳトランジスタ６１、ダイオード６２、Ｄ１、および共通接続端子２５、およびスイッチＳＷを通して負圧電源Ｖｍに流れる。

本実施形態の試験装置８０により負電圧サージが印加される時間としては、数ミリｓｅｃ以下の時間が想定されている。

試験装置８０により負電圧サージが上述の如く共通接続端子２５に印加されると、ＰＮＰ型トランジスタ７０のベース端子とグランドとの間の電圧が所定期間に亘ってスレッショルド電圧（閾値）未満になる。このため、ＰＮＰ型トランジスタ７０が所定期間に亘ってオンする。したがって、所定期間に亘って、コンデンサ５０の正極電極からＰＮＰ型トランジスタ７０、および抵抗素子７１を通してグランドに電流が流れる。これに伴い、コンデンサ５０の両電極間電圧が低下するものの、コンデンサ５０の正極電極からグランドに流れる電流は、抵抗素子７１によって制限されるので、コンデンサ５０の両電極間電圧がコンパレータ６４の動作可能電圧の下限値よりも高い電圧を維持することが可能である。

次に、本実施形態の制御回路１に主電源Ｖｄｄの両電極の正負を逆接続する例について説明する。以下、制御回路１に対する主電源Ｖｄｄの両電極の正負を逆接続することを制御回路１に対する主電源Ｖｄｄの逆接続と記す。

本実施形態では、制御回路１に対する主電源Ｖｄｄの逆接続する場合には、制御回路１に主電源Ｖｄｄの両電極を正常に接続した状態から、使用者が制御回路１から主電源Ｖｄｄを外して、制御回路１に主電源Ｖｄｄを逆接続することを想定している。

まず、制御回路１にＰＮＰ型トランジスタ７０および抵抗素子７１が追加されていない場合について説明する。

制御回路１の共通接続端子２５側に主電源Ｖｄｄの正極電極が接続され、制御回路１のグランドに主電源Ｖｄｄの負極電極が接続されている場合に、主電源Ｖｄｄからダイオード４０を通してコンデンサ５０に電荷が蓄えられている。

その後、作業者が制御回路１から主電源Ｖｄｄを外し、さらに作業者が制御回路１に対して主電源Ｖｄｄを逆接続する。すなわち、制御回路１の共通接続端子２５側に主電源Ｖｄｄの負極電極を接続し、かつ制御回路１のグランドに主電源Ｖｄｄの正極電極を接続する。

この場合、試験装置８０により負電圧サージを共通接続端子２５側に印加した場合と同様に、ｎＭＯＳトランジスタ６１がコンパレータ６４の出力信号に応じてオンする。このため、グランド側からｎＭＯＳトランジスタ６１、ダイオード６２、Ｄ１、および主電源Ｖｄｄの負電極に流れる。

次に、本実施形態の制御回路１に主電源Ｖｄｄを逆接続する例について説明する。

まず、制御回路１の共通接続端子２５側に主電源Ｖｄｄの正極電極が接続され、制御回路１のグランドに主電源Ｖｄｄの負極電極が接続されている状態から、作業者が制御回路１から主電源Ｖｄｄを外す。これに伴い、共通接続端子２５の電位がＰＮＰ型トランジスタ７０のスレッショルド電圧よりも低下する。このため、ＰＮＰ型トランジスタ７０がオンする。よって、コンデンサ５０の正極電極から共通接続端子２５、ＰＮＰ型トランジスタ７０、および抵抗素子７１を通してグランドに電流が流れる。これにより、コンデンサ５０の両電極間電圧が低下して零ボルトになる。すなわち、コンデンサ５０の両電極間電圧がコンパレータ６４の動作可能電圧よりも低くなる。

その後、作業者が制御回路１の共通接続端子２５側に主電源Ｖｄｄの負極電極を接続し、かつ制御回路１のグランドに主電源Ｖｄｄの正極電極を接続する。すると、コンパレータ６４は停止状態を維持するので、コンパレータ６４の出力信号はローレベルを維持する。このため、ｎＭＯＳトランジスタ６１がオフを維持する。このため、グランド側からｎＭＯＳトランジスタ６１、ダイオード６２、Ｄ１、および主電源Ｖｄｄの負電極に電流が流れることはない。

以上説明した本実施形態の制御回路１は、上述の第１実施形態の制御回路１にＰＮＰ型トランジスタ７０および抵抗素子７１が追加された構成である。このため、作業者が制御回路１から主電源Ｖｄｄを外すと、コンデンサ５０の両電極間電圧が低下してコンデンサ５０の両電極間電圧がコンパレータ６４の動作可能電圧よりも低くなる。よって、作業者が制御回路１に主電源Ｖｄｄを逆接続しても、コンデンサ５０の出力信号はローレベルを維持する。このため、ｎＭＯＳトランジスタ６１がオフを維持する。このため、主電源Ｖｄｄの両電極間でｎＭＯＳトランジスタ６１、およびダイオード６２、Ｄ１を通して電流が流れることをｎＭＯＳトランジスタ６１が妨げることができる。

（第３実施形態）
上述の第２実施形態では、制御回路１の共通接続端子４５とグランドとの間にＰＮＰ型トランジスタ７０および抵抗素子７１を配置した例について説明したが、これに代えて、図４に示すように、高い抵抗値を有する抵抗素子７２を配置してもよい。

本実施形態では、試験装置８０により負電圧サージが共通接続端子２５に印加される場合、この負電圧サージが印加される期間には、主電源Ｖｄｄからダイオード４０を通してコンデンサ５０に電荷が供給されなく、かつコンデンサ５０の正極電極から共通接続端子４５から抵抗素子７２を通してグランドに電流が流れる。このため、コンデンサ５０の両電極間電圧は、下がるものの、コンデンサ５０の両電極間に流れる電流が抵抗素子７２によって制限されるので、コンデンサ５０の出力電圧がコンパレータ６４の動作可能電圧の下限値よりも高い電圧を維持する。

また、作業者が制御回路１から主電源Ｖｄｄを外すと、コンデンサ５０の両電極間に抵抗素子７２を介して電流が流れる。このため、コンデンサ５０から電荷が放出されてコンデンサ５０の両電極間電圧が低下し、コンデンサ５０の両電極間電圧がコンパレータ６４の動作可能電圧よりも低くなる。よって、作業者が制御回路１に主電源Ｖｄｄを逆接続しても、コンパレータ６４の出力信号はローレベルを維持する。このため、ｎＭＯＳトランジスタ６１がオフを維持する。このため、主電源Ｖｄｄの両電極間でｎＭＯＳトランジスタ６１、およびダイオード６２、Ｄ１を通して電流が流れることはない。

以上説明した本実施形態によれば、上述の第２実施形態と同様の効果を得ることができる。

（他の実施形態）
上述の第１、第２、第３の実施形態では、補助電源としてコンデンサ５０を用いた例について説明したが、これに限らず、補助電源として電池を用いてもよい。

上述の第１、第２、第３の実施形態では、第１のスイッチ素子としてｎＭＯＳトランジスタ２０を用いた例について説明したが、これに代えて、バイポーラ型トランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など各種のトランジスタを用いてもよい。

上述の第１、第２、第３の実施形態では、基準電位出力回路として、ツェナーダイオード６５ａおよび抵抗素子６５ｂからなる基準電圧出力回路６５を用いた例について説明したが、これに代えて、基準電位出力回路として、バンドギャップ・リファレンス回路等の各種の回路を用いてもよい。

上述の第１、第２、第３の実施形態では、本発明の制御回路として自動車用の制御回路１について説明したが、これに代えて、本発明の制御回路を自動車用機器に以外の機器（例えば、設置型の機器）に適用してもよい。

上述の第１、第２、第３の実施形態では、駆動回路３０がｎＭＯＳトランジスタ２０をスイッチングさせて負荷１０に流れる電流を制御する例について説明したが、これに代えて、駆動回路３０がｎＭＯＳトランジスタ２０のゲート端子に与える電圧を連続的に変化させて負荷１０に流れる電流を制御してもよい。

上述の第１、第２、第３の実施形態では、第２スイッチ素子としてｎＭＯＳトランジスタ６１を用いた例について説明したが、これに代えて、バイポーラ型トランジスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など各種のトランジスタを用いてもよい。

１ 制御回路
１０ 負荷
２０ ｎＭＯＳトランジスタ（第１スイッチ素子）
３０ 駆動回路
４０ ダイオード（第４電流制限素子）
５０ コンデンサ（補助電源）
６０ 保護回路
６１ ｎＭＯＳトランジスタ（第２スイッチ素子）
６２ ダイオード（第３通電制御素子）
６３ ダイオード（第２通電制御素子）
６４ コンパレータ（判定回路）
６５ 基準電圧出力回路（基準電位出力回路）
Ｄ１ ダイオード（第１通電制御素子）
Ｖｄｄ 主電源

Claims (6)

1. 主電源（Ｖｄｄ）とグランドとの間に配置される負荷（１０）と前記主電源との間に配置される第１スイッチ素子（２０）と、
   前記主電源と前記負荷との間で前記第１スイッチ素子に並列に配置されて、前記主電源側から前記負荷側に電流を流すことを阻止する第１通電制御素子（Ｄ１）と、
   前記主電源から負荷を通して前記グランドに流れる電流を調整させるように前記第１スイッチ素子を制御するための駆動回路（３０）と、を備える制御回路であって、
   補助電源（５０）と、
   前記補助電源から電源電圧が与えられて、前記第１スイッチ素子に対して前記主電源側の電位が負電位であるか否かを判定する判定回路（６４）と、
   前記第１通電制御素子と前記グランドとの間に配置されている第２スイッチ素子（６１）と、を備え、
   前記判定回路は、前記第１スイッチ素子に対して前記主電源側の電位が負電位であると判定したとき、前記グランドから前記第２スイッチ素子および前記第１通電制御素子を通して前記主電源側に電流を流すために前記第２スイッチ素子を制御するものであり、
   前記補助電源は、前記主電源とグランドとの間に配置されて、前記主電源から出力される電源電圧を平滑化するためのコンデンサであり、
   前記主電源と前記コンデンサの正極電極との間に配置されて、前記コンデンサの正極電極側から前記主電源側に電流が流れることを阻止する第４電流制限素子（４０）を備え、
   前記コンデンサは、前記主電源から前記第４電流制限素子を通して流れる電流に基づく電荷を蓄えるものであることを特徴とする制御回路。
2. 前記判定回路は、第１、第２の入力端子を備えるコンパレータ（６４）であり、
   前記第１の入力端子は、前記第１スイッチ素子に対する前記主電源側に接続されており、
   前記補助電源から付与される電源電圧に基づいて前記第２の入力端子の電位を正電位に設定する基準電位出力回路（６５）を備え、
   前記第１の入力端子の電位が前記第２の入力端子の電位に比べて高いとき、前記コンパレータは、前記第１スイッチ素子に対する前記主電源側の電位が正電位であると判定して、前記第２スイッチ素子を制御して前記第１通電制御素子と前記グランドとの間を開放させるようになっており、
   前記第１の入力端子の電位が前記第２の入力端子の電位に比べて低くなったとき、前記コンパレータは、前記第１スイッチ素子に対する前記主電源側の電位が負電位であると判定して、前記第２スイッチ素子を制御して前記第１通電制御素子と前記グランドとの間を接続させることを特徴とする請求項１に記載の制御回路。
3. 前記第１通電制御素子とグランドとの間にて前記第２スイッチ素子に対して並列に配置されて、前記グランド側から前記第１通電制御素子側に電流を流すことを阻止する第２通電制御素子（６３）と、
   前記第１通電制御素子と前記第２スイッチ素子との間に配置されて、前記第１通電制御素子側から前記第２スイッチ素子側に電流を流すことを阻止する第３通電制御素子（６２）と、を備えることを特徴とする請求項１または２に記載の制御回路。
4. 前記コンデンサの正極電極と負極電極との間に配置されて、当該制御回路から前記主電源が外されたときに前記コンデンサに蓄えられた電荷を放出させる放電手段（７０、７１、７２）を備えることを特徴とする請求項１ないし３のいずれか１つに記載の制御回路。
5. 前記放電手段は、
   前記コンデンサの正極電極と負極電極との間に配置されて、ベース端子が前記主電源に接続されているトランジスタ（７０）と、
   前記トランジスタと前記コンデンサの負極電極との間に配置されて、前記コンデンサの正極電極から前記トランジスタを通して負極電極に電流が流れることを制限する抵抗素子（７１）とを備え、
   前記トランジスタのベース端子と前記コンデンサの負極電極との間の電圧が閾値以下になると前記トランジスタがオンして、前記コンデンサの正極電極から前記トランジスタおよび前記抵抗素子を通して前記負極電極に電流が流れて前記コンデンサから前記電荷が放出されるようになっていることを特徴とする請求項４に記載の制御回路。
6. 前記放電手段は、前記コンデンサの正極電極から負極電極に電流が流れることを制限する抵抗素子であることを特徴とする請求項４に記載の制御回路。

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