JP2015139261A

JP2015139261A - 電源装置

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Publication number: JP2015139261A
Application number: JP2014008723A
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Inventors: 宏中尾; Hiroshi Nakao
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Abstract

【課題】負荷変動に伴って出力電圧が変動してもスイッチング周波数を一定にすることができる電源装置を提供することを課題とする。【解決手段】電源装置は、第１のクロック信号を遅延して第２のクロック信号を出力する第１の遅延回路（１０４）と、第１のパルス信号を生成するパルス信号生成回路（１０５）と、第１のパルス信号に応じて出力ノードを電源電位ノードに接続する第１のトランジスタ（１０８）と、第１のパルス信号に応じて出力ノードを基準電位ノードに接続する第２のトランジスタ（１０９）と、出力ノードの信号を積分して出力する積分回路（１１０）と、積分回路の出力信号と参照信号とを比較するコンパレータ（１１２）とを有し、パルス信号生成回路は、第１のクロック信号、第２のクロック信号及びコンパレータの出力信号に同期して第１のパルス信号を生成し、第１のパルス信号の周波数は出力ノードの電圧にかかわらずに一定である。【選択図】図１

Description

本発明は、電源装置に関する。

動的電圧周波数制御（ＤＶＦＳ：Dynamic Voltage and Frequency Scaling）は、プロセッサの供給電圧及び動作周波数を負荷に応じて動的に制御することにより、消費電力を削減する技術である。

電力半導体スイッチング素子と、電力半導体スイッチング素子の駆動手段と、駆動手段に駆動信号を供給するパルス幅変調発振器と、発振器に誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置が知られている（例えば、特許文献１参照）。電源装置は、出力電力を通すパワー系出力フィルタと、パワー系出力フィルタとは別に設けたフィルタとを備え、別に設けたフィルタの出力と誤差増幅器内部の差動増幅器を直結して誤差増幅器に出力信号を帰還する。

特開２００４−８０９８５号公報

プロセッサの負荷変動に対応して供給電圧を調整するには、プロセッサの基準クロック信号と同等のスイッチング周波数が必要になる。そのため、高速なＤＶＦＳが望まれている。しかし、プロセッサの負荷に応じてスイッチング周波数が変化すると、プロセッサに大電力を供給することが困難である。

本発明の目的は、負荷変動に伴って出力電圧が変動しても、スイッチング周波数を一定にすることができる電源装置を提供することである。

電源装置は、第１のクロック信号を遅延して第２のクロック信号を出力する第１の遅延回路と、前記第１のクロック信号に同期して第１のパルス信号を生成するパルス信号生成回路と、前記第１のパルス信号に応じて出力ノードを電源電位ノードに接続する第１のトランジスタと、前記第１のパルス信号に応じて前記出力ノードを基準電位ノードに接続する第２のトランジスタと、前記出力ノードの信号を積分して出力する積分回路と、前記積分回路の出力信号と参照信号とを比較するコンパレータとを有し、前記第１のトランジスタ及び前記第２のトランジスタは、相互に逆のオン／オフ動作を行い、前記パルス信号生成回路は、前記第１のクロック信号に同期して前記第１のパルス信号を第１のレベルにし、前記第２のクロック信号に同期して前記第１のパルス信号を第２のレベルにし、前記コンパレータの出力信号に同期して前記第１のパルス信号を前記第２のレベルにし、前記第１のパルス信号の周波数は、前記出力ノードの電圧にかかわらずに一定である。

負荷変動に伴って出力ノードの電圧が変動しても、第１及び第２のトランジスタのスイッチング周波数を一定にすることができる。これにより、出力ノードから大電力を供給することが可能になる。

図１は、第１の実施形態による電源装置の構成例を示す図である。図２は、図１の電源装置の電圧波形を示す図である。図３は、第２の実施形態による電源装置の構成例を示す図である。図４は、図３の電源装置の電圧波形を示す図である。図５は、図３の電源装置の出力ノードの出力電圧及び出力電流の波形図である。図６は、出力電力に対する出力電圧及び効率を示すグラフである。図７は、第１のクロック信号の周波数に対する出力電圧及びリップルを示すグラフである。図８は、出力電力に対する出力電圧及び効率を示すグラフである。図９は、時間に対する出力電圧、出力電流、負荷抵抗及び出力電力の変化を示す図である。図１０は、第４の実施形態による電源装置及びプロセッサ（処理装置）の構成例を示す図である。図１１（Ａ）及び（Ｂ）は、負荷抵抗が急変する場合の周波数制御信号及び出力電圧の波形図である。図１２は、電源装置及びプロセッサ（処理装置）の制御方法を示すフローチャートである。

（第１の実施形態）
図１は第１の実施形態による電源装置の構成例を示す図であり、図２は図１の電源装置の電圧波形を示す図である。電源装置は、出力ノードＯＵＴから中央処理ユニット（ＣＰＵ：Central Processing Unit）等のプロセッサに電圧（電力）を供給するＤＣ（直流）−ＤＣコンバータである。

電圧制御発振器（ＶＣＯ）１０２は、直流電源１０１の電圧等に応じた周波数の第１のクロック信号ＣＫ１をＲＳフリップフロップ１０５のセット端子Ｓに出力する。例えば、第１のクロック信号ＣＫ１は、２００ＭＨｚである。第１の遅延回路１０４は、直流電源１０３の電圧に応じた遅延時間で、第１のクロック信号ＣＫ１を遅延して第２のクロック信号ＣＫ２を出力する。ＲＳフリップフロップ１０５は、パルス信号生成回路であり、第１のクロック信号ＣＫ１に同期して第１のパルス信号ＰＷＭを生成する。ゲートドライバ１０６は、バッファであり、第１のパルス信号ＰＷＭを増幅し、パルス信号ＰＷＭ１ａを出力する。ゲートドライバ１０７は、インバータであり、第１のパルス信号ＰＷＭを反転増幅し、パルス信号ＰＷＭ１ｂを出力する。パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂは、相互に論理反転した信号である。

第１のトランジスタ１０８は、ｎチャネル電界効果トランジスタであり、ドレインが電源電位ノードＶＣＣ（１．８Ｖ）に接続され、ゲートがパルス信号ＰＷＭ１ａの線に接続され、ソースが出力ノードＮ１に接続される。第１のトランジスタ１０８は、パルス信号ＰＷＭ１ａの電圧がハイレベルの時には出力ノードＮ１を電源電位ノードＶＣＣに接続し、パルス信号ＰＷＭ１ａの電圧がローレベルの時には出力ノードＮ１を電源電位ノードＶＣＣから切断する。パルス信号ＰＷＭ１ａの電圧が閾値より高い場合にはハイレベルと判断され、パルス信号ＰＷＭ１ａの電圧が閾値より低い場合にはローレベルと判断される。

第２のトランジスタ１０９は、ｎチャネル電界効果トランジスタであり、ドレインが出力ノードＮ１に接続され、ゲートがパルス信号ＰＷＭ１ｂの線に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。第２のトランジスタ１０９は、パルス信号ＰＷＭ１ｂがハイレベルの時には出力ノードＮ１を基準電位ノードに接続し、パルス信号ＰＷＭ１ｂがローレベルの時には出力ノードＮ１を基準電位ノードから切断する。第１のトランジスタ１０８及び第２のトランジスタ１０９は、相互に逆のオン／オフ動作を行う。

インダクタＬ１は、出力ノードＮ１及びＯＵＴ間に接続される。容量Ｃ１は、出力ノードＯＵＴ及び基準電位ノード間に接続される。負荷抵抗（負荷インピーダンス）Ｒ１は、出力ノードＯＵＴ及び基準電位ノード間に接続される。積分回路１１０は、抵抗Ｒ２及び容量Ｃ２を有するＲＣフィルタであり、出力ノードＮ１の信号を積分し、積分した信号をノードＮ２から出力する。

コンパレータ１１２は、ノードＮ２の信号（電圧）と直流電源１１１の参照信号（電圧）とを比較し、ノードＮ２の信号が参照信号（例えばここでは１．１Ｖに設定）より大きい時にはハイレベルの信号Ａ１を出力し、ノードＮ２の信号が参照信号（１．１Ｖ）より小さい時にはローレベルの信号Ａ１を出力する。直流電源１１１の電圧が参照信号であり、出力ノードＯＵＴの電圧Ｖｏｕｔを０．９Ｖにしたい場合には、参照信号を例えば１．１Ｖに設定する。エッジ抽出回路１１３は、信号Ａ１の立ち上がりエッジを抽出してエッジ信号Ａ２を出力する。信号Ａ１の立ち上がりエッジは、信号Ａ１がローレベルからハイレベルに変化する部分であり、エッジ抽出回路１１３は、例えば、信号Ａ１がローレベルからハイレベルに変化する部分を検出すると、ハイレベルパルスのエッジ信号Ａ２を出力する。論理和（ＯＲ）回路１１４は、第２のクロック信号ＣＫ２及びエッジ信号Ａ２の論理和信号ＣＫ３をＲＳフリップフロップ１０５のリセット端子Ｒに出力する。

ＲＳフリップフロップ１０５は、第１のクロック信号ＣＫ１のハイレベルパルスが入力されると、第１のパルス信号ＰＷＭをハイレベルにし、信号ＣＫ３のハイレベルパルスが入力されると、第１のパルス信号ＰＷＭをローレベルにする。すなわち、ＲＳフリップフロップ１０５は、第１のクロック信号ＣＫ１に同期して第１のパルス信号ＰＷＭをハイレベル（第１のレベル）にし、第２のクロック信号ＣＫ２に同期して第１のパルス信号ＰＷＭをローレベル（第２のレベル）にし、信号Ａ２に同期して第１のパルス信号ＰＷＭをローレベル（第２のレベル）にする。

第１のクロック信号ＣＫ１は、１／２００ＭＨｚの一定周期でハイレベルパルスが発生する。第１のクロック信号ＣＫ１がハイレベルパルスになると、第１のパルス信号ＰＷＭがハイレベルになり、第１のトランジスタ１０８がオンし、第２のトランジスタ１０９がオフする。これにより、出力ノードＮ１は、電源電位ノードＶＣＣに接続され、１．８Ｖになる。容量Ｃ１が充電され、出力ノードＯＵＴの電圧Ｖｏｕｔが上昇する。

出力ノードＮ１が１．８Ｖの期間では、積分回路１１０により、ノードＮ２の電圧は上昇する。ノードＮ２の電圧が直流電源１１１の参照電圧（１．１Ｖ）より高くなると、コンパレータ１１２の出力信号Ａ１はローレベルからハイレベルに変化する。すると、エッジ抽出回路１１３は、出力信号Ａ１の立ち上がりエッジを抽出し、ハイレベルパルスのエッジ信号Ａ２を出力する。すると、ＲＳフリップフロップ１０５は、第１のパルス信号ＰＷＭをローレベルにする。すると、第１のトランジスタ１０８がオフし、第２のトランジスタ１０９がオンする。これにより、出力ノードＮ１は、基準電位ノードに接続され、０Ｖになる。容量Ｃ１が放電され、出力ノードＯＵＴの電圧Ｖｏｕｔが下降する。

出力ノードＯＵＴの電圧Ｖｏｕｔは、出力ノードＮ１の電圧が平滑化された電圧となり、約０．９Ｖの電圧を維持する。負荷抵抗Ｒ１が変動した場合、コンパレータ１１３により、出力ノードＮ１の電圧を約０．９Ｖに維持することができる。これにより、第１のパルス信号ＰＷＭの周波数は、出力ノードＮ１の電圧にかかわらずに２００ＭＨｚの一定になる。同様に、第１のトランジスタ１０８及び第２のトランジスタ１０９のスイッチング周波数も２００ＭＨｚの一定になる。

次に、電源投入時のように、出力ノードＯＵＴの電圧Ｖｏｕｔが０Ｖから０．９Ｖに上昇する期間の動作を説明する。この期間では、ノードＮ２の電圧は、直流電源１１１の参照電圧より低いので、信号Ａ２はハイレベルパルスにならない。この場合、信号ＣＫ３は、第２のクロック信号ＣＫ２と同じ信号になる。第２のクロック信号ＣＫ２は、１／２００ＭＨｚの一定周期でハイレベルパルスになる。この場合、ＲＳフリップフロップ１０５は、１／２００ＭＨｚの一定周期で第１のパルス信号ＰＷＭをローレベルにする。すなわち、第１のパルス信号ＰＷＭは、第１のクロック信号ＣＫ１のハイレベルパルスが入力されるとハイレベルになり、第２のクロック信号ＣＫ２のハイレベルパルスが入力されるとローレベルになる。第１のパルス信号ＰＷＭは、ハイレベル期間がローレベル期間に比べて極めて長いので、出力ノードＯＵＴの電圧Ｖｏｕｔは０Ｖから０．９Ｖに向けて上昇する。この場合も、第１のパルス信号ＰＷＭの周波数は、出力ノードＮ１の電圧にかかわらずに２００ＭＨｚの一定になる。同様に、第１のトランジスタ１０８及び第２のトランジスタ１０９のスイッチング周波数も２００ＭＨｚの一定になる。

また、負荷変動により、ノードＮ２の電圧が直流電源１１１の参照電圧を超えない場合でも、第２のクロック信号ＣＫ２のハイレベルパルスにより、第１のパルス信号ＰＷＭが強制的のローレベルになる。これにより、第１のパルス信号ＰＷＭの周波数は、常に２００ＭＨｚの一定になる。

なお、トランジスタ１０８及び１０９は、ＭＯＳ（金属酸化物半導体）電界効果トランジスタに限らず、ＧａＮ（窒化ガリウム）の高電子移動度トランジスタ（ＨＥＭＴ）でもよい。トランジスタ１０８及び１０９が高電子移動度トランジスタである場合には、ゲート容量が小さくなるため、スイッチング損失が減少し、効率が向上する。また、高電子移動度トランジスタ１０８及び１０９のスイッチングスピードが上がるため、電源装置は、高周波数スイッチングが可能になり、負荷変動に対する出力電圧Ｖｏｕｔの応答性が向上する。

（第２の実施形態）
図３は第２の実施形態による電源装置の構成例を示す図であり、図４は図３の電源装置の電圧波形を示す図である。本実施形態（図３）は、第１の実施形態（図１）に対して、９個の副フェーズ回路ＳＰ１〜ＳＰ９を追加したものである。なお、図３では、パルス信号ＰＷＭの前段の回路を省略しているが、信号ＰＷＭの前段の回路は図１と同じである。以下、本実施形態が第１の実施形態と異なる点を説明する。副フェーズ回路ＳＰ１〜ＳＰ９は、制御フェーズ回路ＣＰと同様の構成を有し、制御フェーズ回路ＣＰに並列に接続される。バッファ３０１は、第１のパルス信号ＰＷＭを増幅してゲートドライバ１０６及び１０７に出力する。

次に、副フェーズ回路ＳＰ１の構成を説明する。バッファ３０１ａは、第１のパルス信号ＰＷＭを増幅して出力する。第２の遅延回路１０４ａは、直流電源１０３ａの電圧に応じた遅延時間で、バッファ３０１ａの出力信号を遅延して第２のパルス信号をゲートドライバ１０６ａ及び１０７ａに出力する。ゲートドライバ１０６ａは、バッファであり、第２の遅延回路１０４ａが出力する第２のパルス信号を増幅し、パルス信号ＰＷＭ２ａを出力する。ゲートドライバ１０７ａは、インバータであり、第２の遅延回路１０４ａが出力する第２のパルス信号を反転増幅し、パルス信号ＰＷＭ２ｂを出力する。パルス信号ＰＷＭ２ａ及びＰＷＭ２ｂは、相互に論理反転した信号である。

第３のトランジスタ１０８ａは、ｎチャネル電界効果トランジスタであり、ドレインが電源電位ノードＶＣＣ（１．８Ｖ）に接続され、ゲートがパルス信号ＰＷＭ２ａの線に接続され、ソースが出力ノードＮ１ａに接続される。第１のトランジスタ１０８ａは、パルス信号ＰＷＭ２ａがハイレベルの時には出力ノードＮ１ａを電源電位ノードＶＣＣに接続し、パルス信号ＰＷＭ２ａがローレベルの時には出力ノードＮ１ａを電源電位ノードＶＣＣから切断する。

第４のトランジスタ１０９ａは、ｎチャネル電界効果トランジスタであり、ドレインが出力ノードＮ１ａに接続され、ゲートがパルス信号ＰＷＭ２ｂの線に接続され、ソースが基準電位ノード（グランド電位ノード）に接続される。第４のトランジスタ１０９ａは、パルス信号ＰＷＭ２ｂがハイレベルの時には出力ノードＮ１ａを基準電位ノードに接続し、パルス信号ＰＷＭ２ｂがローレベルの時には出力ノードＮ１ａを基準電位ノードから切断する。第３のトランジスタ１０８ａ及び第４のトランジスタ１０９ａは、相互に逆のオン／オフ動作を行う。インダクタＬ１ａは、出力ノードＮ１ａ及びＯＵＴ間に接続される。

副フェーズ回路ＳＰ１の遅延回路１０４ａの遅延時間は例えば１／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ２ａ及びＰＷＭ２ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば１／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ１の構成を例に説明したが、副フェーズ回路ＳＰ２〜ＳＰ９も、副フェーズ回路ＳＰ１と同様の構成を有し、副フェーズ回路ＳＰ１に並列に接続される。

副フェーズ回路ＳＰ２において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ３ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ３ｂとして表す。副フェーズ回路ＳＰ２の遅延回路１０４ａの遅延時間は例えば２／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ３ａ及びＰＷＭ３ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば２／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ３において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ４ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ４ｂとして表す。副フェーズ回路ＳＰ３の遅延回路１０４ａの遅延時間は例えば３／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ４ａ及びＰＷＭ４ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば３／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ４において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ５ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ５ｂとして表す。副フェーズ回路ＳＰ４の遅延回路１０４ａの遅延時間は例えば４／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ５ａ及びＰＷＭ５ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば４／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ５において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ６ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ６ｂとして表す。副フェーズ回路ＳＰ５の遅延回路１０４ａの遅延時間は例えば５／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ６ａ及びＰＷＭ６ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば５／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ６において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ７ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ７ｂとして表す。副フェーズ回路ＳＰ６の遅延回路１０４ａの遅延時間は例えば６／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ７ａ及びＰＷＭ７ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば６／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ７において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ８ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ８ｂとして表す。副フェーズ回路ＳＰ７の遅延回路１０４ａの遅延時間は例えば７／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ８ａ及びＰＷＭ８ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば７／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ８において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ９ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ９ｂとして表す。副フェーズ回路ＳＰ８の遅延回路１０４ａの遅延時間は例えば８／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ９ａ及びＰＷＭ９ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば８／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

副フェーズ回路ＳＰ９において、トランジスタ１０８ａのゲート信号はパルス信号ＰＷＭ１０ａとして表し、トランジスタ１０９ａのゲート信号はパルス信号ＰＷＭ１０ｂとして表す。副フェーズ回路ＳＰ９の遅延回路１０４ａの遅延時間は例えば９／（２００ＭＨｚ×１０）である。したがって、パルス信号ＰＷＭ１０ａ及びＰＷＭ１０ｂは、それぞれ、パルス信号ＰＷＭ１ａ及びＰＷＭ１ｂに対して例えば９／（２００ＭＨｚ×１０）の遅延時間だけ遅延した信号である。

１０個のフェーズ回路ＣＰ，ＳＰ１〜ＳＰ９を並列に接続することにより、電源装置は１０相駆動を行う。これにより、電源装置は、出力ノードＯＵＴから大電力を供給することができる。また、１０相駆動により、出力ノードＯＵＴの電圧Ｖｏｕｔ及び電流Ｉｏｕｔは、変動が小さくなり、安定した電力供給が可能になる。

上記の１０相のマルチフェーズ駆動は、パルス信号ＰＷＭ１ａ〜ＰＷＭ１０ａ，ＰＷＭ１ｂ〜ＰＷＭ１０ｂの周波数が常に２００ＭＨｚの一定であるために可能になる。仮に、負荷変動に伴って第１のパルス信号ＰＷＭの周波数が変動してしまう場合には、安定したマルチフェーズ駆動を行うことができない。本実施形態によれば、負荷変動時もパルス信号ＰＷＭ１ａ〜ＰＷＭ１０ａ，ＰＷＭ１ｂ〜ＰＷＭ１０ｂの周波数が常に一定であるために、安定したマルチフェーズ駆動が可能になり、大電力を供給することができる利点がある。

図５は、図３の電源装置の出力ノードＯＵＴの出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔの波形図であり、２Ａ／１０ｎｓのスルーレートで負荷急変した場合の出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔを示す。負荷が急変した場合でも、出力電圧Ｖｏｕｔは、±２００ｍＶ以内の変動で５０ｍｓの負荷急変に追従することができる。１０相駆動することにより、負荷が急変しても、出力電圧Ｖｏｕｔの変動を抑制することができる。

図６は、出力電力に対する出力電圧Ｖｏｕｔ及び効率ＥＦを示すグラフである。出力電圧Ｖｏｕｔは、０．９Ｖ±５％の範囲に収まり、変動が小さい。効率ＥＦは、最高効率が８９％であり、高効率を得ることができる。

（第３の実施形態）
第３の実施形態による電源装置は、図１の電源装置において、電圧制御発振器１０２が第１のクロック信号ＣＫ１の周波数を変化させる。電圧制御発振器１０２は、直流電源１０１の制御電圧に応じて可変周波数の第１のクロック信号ＣＫ１を出力する。以下、本実施形態が第１の実施形態と異なる点を説明する。

図７は、第１のクロック信号ＣＫ１の周波数に対する出力電圧Ｖｏｕｔ及びリップルＲＰを示すグラフである。出力ノードＯＵＴの電圧Ｖｏｕｔは、第１のクロック信号ＣＫ１の周波数に応じて変化する。第１のクロック信号ＣＫ１の周波数を高くするほど、出力電圧Ｖｏｕｔは高くなる。この際、出力電流Ｉｏｕｔは一定である。リップルＲＰは、出力電圧Ｖｏｕｔの直流成分に対する脈動成分の割合であり、脈動が小さいほど好ましい。リップルＲＰは、第１のクロック信号ＣＫ１の周波数が所定周波数以上であれば小さくなる。出力電圧Ｖｏｕｔが０．５Ｖ以上の場合には、リップルＲＰが５％以下になり、安定動作が可能である。

図８は、出力電力に対する出力電圧Ｖｏｕｔ１，Ｖｏｕｔ２及び効率ＥＦ１，ＥＦ２を示すグラフである。出力電圧Ｖｏｕｔ１は、第１のクロック信号ＣＫ１の周波数が２００ＭＨｚの場合の出力電圧Ｖｏｕｔを示す。効率ＥＦ１は、第１のクロック信号ＣＫ１の周波数が２００ＭＨｚの場合の効率を示す。出力電圧Ｖｏｕｔ２は、第１のクロック信号ＣＫ１の周波数が８０ＭＨｚの場合の出力電圧Ｖｏｕｔを示す。効率ＥＦ２は、第１のクロック信号ＣＫ１の周波数が８０ＭＨｚの場合の効率を示す。

電圧制御発振器１０２は、負荷に応じて、第１のクロック信号ＣＫ１の周波数を２００ＭＨｚ又は８０ＭＨｚに制御する。負荷が重い場合には、第１のクロック信号ＣＫ１の周波数を２００ＭＨｚにすることにより、出力電圧Ｖｏｕｔ１が約０．９Ｖとなり、大電力出力時の効率ＥＦ１を高くすることができる。これに対し、負荷が軽い場合には、第１のクロック信号ＣＫ１の周波数を８０ＭＨｚにすることにより、小電力出力時の効率ＥＦ２を高くすることができる。プロセッサ（処理装置）は、負荷変動に応じて制御信号を電圧制御発振器１０２に出力する。電圧制御発振器１０２は、その制御信号に応じて、第１のクロック信号ＣＫ１の周波数を変化させ、出力ノードＯＵＴからプロセッサに電力を供給する。これにより、プロセッサの消費電力を削減することができる。

図９は、時間に対する出力電圧Ｖｏｕｔ、出力電流Ｉｏｕｔ、負荷抵抗Ｒ１及び出力電力ＰＷの変化を示す図である。負荷抵抗Ｒ１が急変する場合に、第１のクロック信号ＣＫ１の周波数を変化させることにより、出力電圧Ｖｏｕｔ、出力電流Ｉｏｕｔ及び出力電力ＰＷの応答特性を良好にすることができる。

（第４の実施形態）
図１０は第４の実施形態による電源装置ＰＳ１〜ＰＳ３及びプロセッサ（処理装置）ＰＲ１〜ＰＲ３の構成例を示す図であり、図１２は電源装置ＰＳ１〜ＰＳ３及びプロセッサ（処理装置）ＰＲ１〜ＰＲ３の制御方法を示すフローチャートである。電源装置ＰＳ１〜ＰＳ３は、ＤＣ−ＤＣコンバータであり、第１〜第３の実施形態の電源装置である。プロセッサＰＲ１〜ＰＲ３は、例えばＣＰＵコアである。第１のＣＰＵコアＰＲ１は、オペレーションシステム（ＯＳ）により動作する。第２のＣＰＵコアＰＲ２及び第３のＣＰＵコアＰＲ３は、アプリケーションにより動作する。第１のＣＰＵコアＰＲ１は、制御信号ＣＴＬにより、ＣＰＵコアＰＲ２及びＰＲ３の負荷変動を制御する。

ステップＳ１２０１では、第１のＣＰＵコアＰＲ１は、第１のＣＰＵコアＰＲ１の負荷に応じて、制御信号ＣＴＬ１を第１のＤＣ−ＤＣコンバータＰＳ１に出力する。ステップＳ１２０２では、第１のＤＣ−ＤＣコンバータＰＳ１は、制御信号ＣＴＬ１に応じて、第１のクロック信号ＣＫ１の周波数を制御し、出力ノードＯＵＴから電力（電圧）ＰＷ１を第１のＣＰＵコアＰＲ１に供給する。

また、ステップＳ１２０３では、第１のＣＰＵコアＰＲ１は、第２のＣＰＵコアＰＲ２の負荷に応じて、制御信号ＣＴＬ２を第２のＤＣ−ＤＣコンバータＰＳ２に出力する。ステップＳ１２０４では、第２のＤＣ−ＤＣコンバータＰＳ２は、制御信号ＣＴＬ２に応じて、第１のクロック信号ＣＫ１の周波数を制御し、出力ノードＯＵＴから電力（電圧）ＰＷ２を第２のＣＰＵコアＰＲ２に供給する。

また、ステップＳ１２０５では、第１のＣＰＵコアＰＲ１は、第３のＣＰＵコアＰＲ３の負荷に応じて、制御信号ＣＴＬ３を第３のＤＣ−ＤＣコンバータＰＳ３に出力する。ステップＳ１２０６では、第３のＤＣ−ＤＣコンバータＰＳ３は、制御信号ＣＴＬ３に応じて、第１のクロック信号ＣＫ１の周波数を制御し、出力ノードＯＵＴから電力（電圧）ＰＷ３を第３のＣＰＵコアＰＲ３に供給する。

以上のように、ＤＣ−ＤＣコンバータＰＳ１〜ＰＳ３は、それぞれ、ＣＰＵコアＰＲ１〜ＰＲ３毎に設けられる。ＯＳが動作しているＣＰＵコアＰＲ１は、他のＣＰＵコアＰＲ２及びＰＲ３の負荷を管理し、他のＣＰＵコアＰＲ２及びＰＲ３に周波数制御等の制御信号ＣＴＬを出力する。また、ＣＰＵコアＰＲ１は、周波数変更の制御信号ＣＴＬ１〜ＣＴＬ３をそれぞれＤＣ−ＤＣコンバータＰＳ１〜ＰＳ３に出力する。ＤＣ−ＤＣコンバータＰＳ１〜ＰＳ３は、それぞれ、制御信号ＣＴＬ１〜ＣＴＬ３に応じて、第１のクロック信号ＣＫ１の周波数を変更し、電力ＰＷ１〜ＰＷ３をＣＰＵコアＰＲ１〜ＰＲ３に供給する。

図１１（Ａ）は、負荷抵抗Ｒ１が高抵抗から低抵抗に急変する場合の周波数制御信号Ｆｒ及び出力電圧Ｖｏｕｔの波形図である。周波数制御信号Ｆｒは、図１０の制御信号ＣＴＬ１〜ＣＬＴ３に対応する。負荷抵抗Ｒ１が高抵抗である場合には、周波数制御信号Ｆｒがローレベルであり、電圧制御発振器１０２は、低周波数の第１のクロック信号ＣＫ１を出力する。すると、出力電圧Ｖｏｕｔは、低電圧になる。

次に、負荷抵抗Ｒ１が高抵抗から低抵抗に急変すると、それから０〜数十ｎｓ遅らせて周波数制御信号Ｆｒをローレベルからハイレベルに変化させる場合を複数種類示す。すると、出力電圧Ｖｏｕｔは、低電圧から高電圧に変化する。周波数制御信号Ｆｒをローレベルからハイレベルに変化させるタイミングにより、出力電圧Ｖｏｕｔのオーバーシュートが異なる。出力電圧Ｖｏｕｔのオーバーシュートが最小になるように、周波数制御信号Ｆｒがローレベルからハイレベルに変化するタイミングを決定することが好ましい。

図１１（Ｂ）は、負荷抵抗Ｒ１が低抵抗から高抵抗に急変する場合の周波数制御信号Ｆｒ及び出力電圧Ｖｏｕｔの波形図である。負荷抵抗Ｒ１が低抵抗である場合には、周波数制御信号Ｆｒがハイレベルであり、電圧制御発振器１０２は、高周波数の第１のクロック信号ＣＫ１を出力する。すると、出力電圧Ｖｏｕｔは、高電圧になる。

次に、負荷抵抗Ｒ１が低抵抗から高抵抗に急変すると、それから０〜数十ｎｓ遅らせて周波数制御信号Ｆｒをハイレベルからローレベルに変化させる場合を複数種類示す。すると、出力電圧Ｖｏｕｔは、高電圧から低電圧に変化する。周波数制御信号Ｆｒをハイレベルからローレベルに変化させるタイミングにより、出力電圧Ｖｏｕｔのアンダーシュートが異なる。出力電圧Ｖｏｕｔのアンダーシュートが最小になるように、周波数制御信号Ｆｒがハイレベルからローレベルに変化するタイミングを決定することが好ましい。

例えば、負荷抵抗Ｒ１の急変開始に対して、０〜数ｎｓ遅らせて周波数制御信号Ｆｒを変化させることにより、出力電圧Ｖｏｕｔのオーバーシュート又はアンダーシュートを最小にすることができる。出力電圧Ｖｏｕｔ又は負荷電力の変化を検出してから第１のクロック信号ＣＫ１の周波数を切り替えるのでは、出力電圧Ｖｏｕｔの変動が大きくなってしまう。ＯＳが動作しているＣＰＵコアＰＲ１は、ＣＰＵコアＰＲ１〜ＰＲ３の負荷を認識しているので、制御信号ＣＴＬ１〜ＣＴＬ３により、ＤＣ−ＤＣコンバータＰＳ１〜ＰＳ３の第１のクロック信号ＣＫ１の周波数を制御することにより、出力電圧Ｖｏｕｔのオーバーシュート又はアンダーシュートを最小にすることができる。

以上のように、第１〜第４の実施形態によれば、負荷変動に伴って出力ノードの電圧が変動しても、第１及び第２のトランジスタ１０８及び１０９のスイッチング周波数を一定にすることができる。これにより、出力ノードから大電力を供給することが可能になる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１，１０３，１１１直流電源
１０２電圧制御発振器
１０４第１の遅延回路
１０５ＲＳフリップフロップ
１０６，１０７ゲートドライバ
１０８第１のトランジスタ
１０９第２のトランジスタ
１１０積分回路
１１２コンパレータ
１１３エッジ抽出回路
１１４論理和回路

Claims

第１のクロック信号を遅延して第２のクロック信号を出力する第１の遅延回路と、
前記第１のクロック信号に同期して第１のパルス信号を生成するパルス信号生成回路と、
前記第１のパルス信号に応じて出力ノードを電源電位ノードに接続する第１のトランジスタと、
前記第１のパルス信号に応じて前記出力ノードを基準電位ノードに接続する第２のトランジスタと、
前記出力ノードの信号を積分して出力する積分回路と、
前記積分回路の出力信号と参照信号とを比較するコンパレータとを有し、
前記第１のトランジスタ及び前記第２のトランジスタは、相互に逆のオン／オフ動作を行い、
前記パルス信号生成回路は、前記第１のクロック信号に同期して前記第１のパルス信号を第１のレベルにし、前記第２のクロック信号に同期して前記第１のパルス信号を第２のレベルにし、前記コンパレータの出力信号に同期して前記第１のパルス信号を前記第２のレベルにし、
前記第１のパルス信号の周波数は、前記出力ノードの電圧にかかわらずに一定であることを特徴とする電源装置。
さらに、前記コンパレータの出力信号のエッジを抽出してエッジ信号を出力するエッジ抽出回路と、
前記第２のクロック信号及び前記エッジ信号の論理和信号を前記パルス信号生成回路に出力する論理和回路とを有することを特徴とする請求項１記載の電源装置。
さらに、前記第１のパルス信号を遅延して第２のパルス信号を出力する第２の遅延回路と、
前記第２のパルス信号に応じて前記出力ノードを前記電源電位ノードに接続する第３のトランジスタと、
前記第２のパルス信号に応じて前記出力ノードを前記基準電位ノードに接続する第４のトランジスタとを有し、
前記第３のトランジスタ及び前記第４のトランジスタは、相互に逆のオン／オフ動作を行うことを特徴とする請求項１又は２記載の電源装置。
さらに、制御電圧に応じて可変周波数の前記第１のクロック信号を出力する電圧制御発振器を有し、
前記出力ノードの電圧は、前記第１のクロック信号の周波数に応じて変化することを特徴とする請求項１〜３のいずれか１項に記載の電源装置。
前記電圧制御発振器は、処理装置の制御に応じて、前記第１のクロック信号の周波数を変化させることを特徴とする請求項４記載の電源装置。
前記出力ノードは、前記処理装置に電圧を供給することを特徴とする請求項５記載の電源装置。
前記第１及び第２のトランジスタは、電界効果トランジスタであることを特徴とする請求項１〜６のいずれか１項に記載の電源装置。
前記第１及び第２のトランジスタは、高電子移動度トランジスタであることを特徴とする請求項１〜７のいずれか１項に記載の電源装置。
前記第１のレベルはハイレベルであり、前記第２のレベルはローレベルであることを特徴とする請求項１〜８のいずれか１項に記載の電源装置。