JP2015136025A - 集積回路 - Google Patents
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Abstract
Description
しかし、回路基板には寄生容量等が発生するため、回路の実装後にスキューを再び調整をする必要が生じる場合もある。
そのため、特許文献1の技術はLSIのうちのASICに適用することは可能であるが、FPGAに適用することは困難であると考えられる。FPGAは遅延調整を自由に行えない場合が多いためである。
LSIはLarge Scale Integrationの略称である。ASICはApplication Specific Integrated Circuitの略称である。FPGAはField Programmable Gate Arrayの略称である。
第一の調整信号と他の調整信号とをそれぞれの出力経路に出力する調整信号出力部と、
帰還経路を通って帰還する前記第一の調整信号と前記他の調整信号とのそれぞれが入力される調整信号入力部と、
前記第一の調整信号と他の調整信号との調整信号毎に前記調整信号が前記調整信号出力部から出力されてから前記調整信号入力部に入力されるまでの遅延時間を計測する遅延時間計測部と、
第一の出力信号と他の出力信号との出力信号毎に前記出力信号を複数のタイミングで出力する出力信号遅延部と、
前記遅延時間計測部によって計測された前記第一の調整信号の前記遅延時間と前記他の調整信号の前記遅延時間とに基づいて前記出力信号遅延出力部が前記第一の出力信号を出力する前記複数のタイミングから出力タイミングを選択し、選択した前記出力タイミングで出力された前記第一の出力信号を前記第一の調整信号の前記出力経路に出力する出力信号出力部とを備える。
複数の出力信号が外部の集積回路に同じタイミングで入力されるように、複数の出力信号のそれぞれの出力タイミングを調整する形態について説明する。
実施の形態1における集積回路100の構成について、図1に基づいて説明する。
N個の入力信号I_DATAは集積回路100の外部から入力される。但し、N個の入力信号I_DATAは集積回路100内で生成される信号であっても構わない。
N個の出力信号I_DATAは伝送路(信号線)を通って他の集積回路(図示省略)に入力される。以下、他の集積回路を外部ICと呼ぶ。ICはintegrated circuitの略称である。
以下の説明において、入力信号I_DATA[n]および出力信号O_DATA[n]は第nビットのデータを表す信号である。
集積回路100の各回路は、集積回路100に入力されるクロック信号CLOCKの周期に合わせて動作する。
集積回路100の各回路は、集積回路100にリセット信号RSTNが入力されたときに動作を開始する。但し、各回路は、集積回路100にリセット信号RSTN以外の信号が入力されたときに動作を開始しても構わない。
集積回路100と外部ICとを繋ぐ伝送路には、N個の出力信号O_DATAを同期回路110に帰還させる信号線である帰還経路(図示省略)が接続される。
以下、帰還経路から帰還する出力信号O_DATA[n]を帰還信号R_DATA[n]と呼ぶ。
N個の帰還信号R_DATA[0:N−1]は同期回路110に入力される。
同期回路110は、N個の帰還信号R_DATA[0:N−1]を出力する。
同期回路110から出力されたN個の帰還信号R_DATA[0:N−1]はカウンタ制御回路120に入力される。
リセット信号RSTNが入力されてから調整用の帰還信号R_DATA[n]が入力されるまでの間、カウンタ制御回路120はカウントアップを指示する信号を出力する。以下、カウントアップを指示する信号を有効なカウントアップ信号CALC[n]と呼ぶ。例えば、有効なカウントアップ信号CALC[n]はHigh(1)の信号値を示す信号である。
調整用の帰還信号R_DATA[n]が入力された後、カウンタ制御回路120はカウントアップを停止する信号を出力する。以下、カウントアップを停止する信号を無効なカウントアップ信号CALC[n]と呼ぶ。例えば、無効なカウントアップ信号CALC[n]はLow(0)の信号値を示す信号である。
カウンタ制御回路120から出力されたN個のカウントアップ信号[0:N−1]はチャネル制御回路130に入力される。
有効なカウントアップ信号CALC[n]が入力されている場合、チャネル制御回路130は調整用の出力信号O_DATA[n]を出力し、調整用の出力信号O_DATA[n]の遅延時間(COUNT[n])を計測する。
無効なカウントアップ信号CALC[n]が入力されている場合、チャネル制御回路130は、調整用の出力信号O_DATA[n]の遅延時間に基づいて入力信号I_DATA[n]を出力するタイミングを調整する。そして、チャネル制御回路130は、調整したタイミングで入力信号I_DATA[n]を出力信号O_DATA[n]として出力する。
チャネル制御回路130の詳細については後述する。
実施の形態1におけるチャネル制御回路130の構成について、図2に基づいて説明する。
カウンタ131は、N個のカウント値COUNTを出力する。
カウンタ131から出力されたN個のカウント値COUNTは制御レジスタ140(図1参照)に入力される。制御レジスタ140はN個のカウント値COUNTのうちの最大の値であるカウント最大値M_COUNTを記憶する。
入力信号I_DATA[n]は、第0段から第X−1段までのフリップフロップに順番に入力され、第0段から第X−1段までの各フリップフロップから順番に出力される。以下、第x段のフリップフロップから出力される入力信号I_DATA[n]をシフト信号SR[n][x]と呼ぶ。
第nのシフトレジスタ132から出力されるX個のシフト信号SRは第nの出力セレクタ134に入力される。
第nの減算回路133から出力されるカウント差分値D_COUNT[n]は、第nの出力セレクタ134に入力される。
そして、出力セレクタ134は、選択したフリップフロップから入力されるシフト信号SR[n]「x」を出力信号[n]として出力する。
例えば、D_COUNT[0]がD_COUNT[1]より大きい場合、出力セレクタ134は出力信号[1]よりも遅いタイミングで出力信号[0]を出力する。
これにより、出力セレクタ134は、N個の出力信号を同じタイミングで外部ICに入力することができる。
実施の形態1により、従来技術ではFPGAに実装することが困難であってスキュー調整機構をFPGAに容易に実装することができる。
集積回路100と外部ICとの関係について説明する。
以下、実施の形態1で説明していない事項について主に説明する。説明を省略する事項については実施の形態1と同じである。
実施の形態2における集積回路100および外部IC200の関係について、図3に基づいて説明する。
伝送路201が回路基板内の配線ではなくて回路基板に接続されるケーブルである場合、伝送路201に掛かる出力負荷203の大きさは一意に定まらない。
N個の出力信号O_DATAは、N本の帰還経路202を通ってN個の帰還信号R_DATAとして集積回路100に入力される。このとき、N個の出力信号O_DATAが集積回路100から出力されて集積回路100に帰還するまでの時間は、それぞれの帰還経路202が接続する伝送路201に掛かる出力負荷203の大きさによって異なる。
そこで、集積回路100は、N個の帰還信号R_DATAの遅延時間の差に基づいて、N個の出力信号O_DATAの出力タイミングを調整する。
これにより、N個の伝送路201の出力負荷203の大きさが一意に定まらない場合であっても、集積回路100は、N個の出力信号O_DATAが同じタイミングで外部IC200に入力されるように、N個の出力信号O_DATAを出力することができる。
N個の帰還信号のそれぞれの遅延時間を計測するためのカウントアップの初期値を設定する形態について説明する。
以下、実施の形態1、2と異なる事項について主に説明し、説明を省略する事項は実施の形態1、2と同様である。
実施の形態3における集積回路100の構成について、図4に基づいて説明する。
集積回路100は、実施の形態1(図1参照)で説明した各回路に加えて、初期値レジスタ150を備える。
初期値レジスタ150は、N個のカウント初期値DELAYを記憶する。
初期値レジスタ150に記憶されるN個のカウント初期値DELAYはチャネル制御回路130に入力される。
実施の形態3におけるチャネル制御回路130の構成について、図5に基づいて説明する。
チャネル制御回路130の構成は実施の形態1(図2参照)と同様である。
但し、カウンタ131には、N個のカウントアップ信号の他に、N個のカウント初期値DELAYが入力される。
そして、カウンタ131は、カウント値COUNT[n]のカウントアップを始めるときのカウント値COUNT[n]の初期値として、カウント初期値DELAY[n]を用いる。
そして、出力セレクタ134は、特定の出力信号が他の出力信号よりも早くに又は遅くに外部ICに入力されるように、特定の出力信号を出力することができる。
さらに、クロック周期刻みで同時スイッチングノイズを緩和するような構成をとることが可能になる。
集積回路100の動作を高速化する形態について説明する。
以下、実施の形態1、2と異なる事項について主に説明する。説明を省略する事項については実施の形態1、2と同様である。
実施の形態4における集積回路100の構成について、図6に基づいて説明する。
逓倍回路160は、クロック信号CLOCKの周波数を逓倍する回路である。例えば、逓倍回路160はPLL(Phase Locked Loop)である。
集積回路100の各構成は、逓倍回路160によって逓倍されたクロック信号CLOCKの周期に合わせて動作する。
これにより、集積回路100の動作を高速化することができる。但し、逓倍回路160は、集積回路100の各回路が動作できる範囲内で、クロック信号CLOCKの周波数を逓倍するものとする。
つまり、集積回路100は、各実施の形態で説明した構成要素の一部を備えなくても構わない。また、集積回路100は、各実施の形態で説明していない構成要素を備えても構わない。さらに、集積回路100は、各実施の形態の構成要素の一部または全てを組み合わせたものであっても構わない。
例えば、実施の形態3の集積回路100(図4参照)が実施の形態4で説明した逓倍回路160を備えても構わない。
Claims (4)
- 第一の調整信号と他の調整信号とをそれぞれの出力経路に出力する調整信号出力部と、
帰還経路を通って帰還する前記第一の調整信号と前記他の調整信号とのそれぞれが入力される調整信号入力部と、
前記第一の調整信号と他の調整信号との調整信号毎に前記調整信号が前記調整信号出力部から出力されてから前記調整信号入力部に入力されるまでの遅延時間を計測する遅延時間計測部と、
第一の出力信号と他の出力信号との出力信号毎に前記出力信号を複数のタイミングで出力する出力信号遅延部と、
前記遅延時間計測部によって計測された前記第一の調整信号の前記遅延時間と前記他の調整信号の前記遅延時間とに基づいて前記出力信号遅延出力部が前記第一の出力信号を出力する前記複数のタイミングから出力タイミングを選択し、選択した前記出力タイミングで出力された前記第一の出力信号を前記第一の調整信号の前記出力経路に出力する出力信号出力部と
を備えることを特徴とする集積回路。 - 前記他の調整信号は、複数の調整信号のうちで前記遅延時間が最大になる調整信号であり、
前記出力信号出力部は、前記第一の調整信号の前記遅延時間と前記他の調整信号の前記遅延時間との時間差に基づいて前記出力タイミングを選択する
ことを特徴とする請求項1に記載の集積回路。 - 前記遅延時間計測部は、前記第一の調整信号の前記遅延時間を前記第一の調整信号用のカウント値を前記第一の調整信号用の初期値からカウントアップすることによって計測し、前記他の調整信号の前記遅延時間を前記他の調整信号用のカウント値を前記他の調整信号用の初期値からカウントアップすることによって計測する
ことを特徴とする請求項1または請求項2に記載の集積回路。 - 前記集積回路を動作させるクロック信号を逓倍する逓倍回路を備えることを特徴とする請求項1から請求項3のいずれかに記載の集積回路。
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