JP2015135966A - ヘテロ接合バイポーラトランジスタ用のエミッタコンタクトエピタキシャル構造およびオーミックコンタクト形成 - Google Patents

ヘテロ接合バイポーラトランジスタ用のエミッタコンタクトエピタキシャル構造およびオーミックコンタクト形成 Download PDF

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Abstract

【課題】集積回路（ＩＣ）デバイスの装置、方法及びシステムを提供する。
【解決手段】ＩＣデバイス３００は、エミッタエピタキシャル構造の一部としての拡散制御層３１２を含む。ＩＣデバイス３００は、エミッタコンタクト及びベースコンタクトを同時に形成するための共通メタライズ手法を用いる。共通メタライズ構造は、第１白金（Ｐｔ）層３１６、３２６と、チタン（Ｔｉ）層３１８、３２８と、第２白金（Ｐｔ）層３２０、３３０と、金（Ａｕ）層３２２、３３２とを備える。
【選択図】図３

Description

本開示の実施の形態は、広く集積回路およびヘテロ接合バイポーラトランジスタに関し、特に、ヘテロ接合バイポーラトランジスタ用のエミッタコンタクトエピタキシャル構造およびオーミックコンタクト形成に関する。
ヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、一般に、エミッタコンタクトおよび／またはベースコンタクトと、その下に位置するエピタキシャル層との間にオーミックコンタクトを用いる。このオーミックコンタクトは、低抵抗および顕著な熱安定性を示すことが好ましい。ガリウム砒素（ＧａＡｓ）ベースのＨＢＴにおけるエミッタコンタクトにおいて、コンタクトメタルとｎ＋インジウムガリウム砒素（ＩｎＧａＡｓ）の間の十分な接触を確保することにより低抵抗が実現されうる。熱安定性は、半導体エピタキシャル構造へのコンタクトメタルの拡散を制御および／または制限することにより改善されうる。
伝統的に、エミッタコンタクトでは、ベースコンタクトと比較して異なるメタライズ手法を利用することが必要とされてきた。両種類のコンタクトにて低抵抗および熱安定性を実現するためである。これは、エミッタコンタクトとベースコンタクトを形成するために別々の製造工程を必要としうる。
添付の図面とともに以下の詳細な説明を読むことによって、実施の形態は容易に理解されるであろう。この説明を容易にするために、同様の参照符号は同様の構造的要素を指し示す。添付の図面において実施の形態は例示として示され、限定を目的としない。
様々な実施の形態に係るエピタキシャル構造を概略的に示す図である。
様々な実施の形態に係る超格子を含むエピタキシャル構造を概略的に示す図である。
様々な実施の形態に係るヘテロ接合バイポーラトランジスタの一部を概略的に示す図である。
様々な実施の形態に係る集積回路デバイスを製造する方法を示すフローチャートである。
様々な実施の形態に係る集積回路デバイスのコンタクトを製造する方法を示すフローチャートである。
様々な実施の形態に係るＩＣデバイスを含むシステムの例を概略的に示す図である。
本開示の実施の形態は、例えばガリウム砒素（ＧａＡｓ）ベースのヘテロ接合バイポーラトランジスタ（ＨＢＴ）といった集積回路（ＩＣ）デバイス用のエピタキシャル構造、製造方法およびシステムを提供する。
以下の詳細な説明において、本明細書の一部をなす添付の図面には参照符号が付され、同様の部分には同様の番号が一貫して付され、本開示の主題が実施されうる実施の形態は、例示を目的として示される。本開示の範囲を逸脱しない限りにおいて、他の実施の形態が利用され、かつ、構造的または論理的変更がなされうるものと理解されるべきである。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、実施の形態の範囲は、添付の請求項およびそれと同等の記載によって定義される。
本開示において、「Ａおよび／またはＢ」の語は、「Ａ」、「Ｂ」または「ＡおよびＢ」を意味する。本開示において、「Ａ、Ｂおよび／またはＣ」の語は、「Ａ」、「Ｂ」、「Ｃ」、「ＡおよびＢ」、「ＡおよびＣ」、「ＢおよびＣ」または「Ａ、ＢおよびＣ」を意味する。
説明において、「一実施の形態において」または「実施の形態において」の語を用いることがある。これらは、一以上の同一のまたは異なる実施の形態を指し示す。さらに、「備える」、「含む」、「有する」およびこれらと同様の用語は、本開示の実施の形態に関して用いる場合に、同義である。
「〜に結合される」の語は、ここでは、派生的に用いられる。「結合される」は、以下に示す一以上の内容を意味しうる。「結合される」は、二以上の要素が物理的または電気的に直接接触することを意味しうる。しかしながら、「結合される」は、二以上の要素が互いに間接的に接触しつつ互いに協働または相互作用することも意味し、また、一以上の他の要素が、上述の意味で互いに結合された要素間において結合または接続されることを意味しうる。
様々な実施の形態において、「第２層の上に形成される第１層」の語は、第２層の上方に第１層が形成されることを意味し、第１層の少なくとも一部が、第２層の少なくとも一部に直接接触（例えば、物理的および／または電気的な直接接触）または間接接触（例えば、第１層と第２層の間に一以上の他の層を有する）することを意味しうる。
図１は、様々な実施の形態に係るＩＣデバイス１００の一部であるエピタキシャル構造を概略的に示す。ＩＣデバイス１００は、例えば、ＨＢＴデバイスであってもよい。
ＩＣデバイス１００は、ＧａＡｓ基板などの基板（不図示）の上に製造されてもよい。ＩＣデバイス１００は、コレクタ、サブコレクタおよび／またはバッファ層を含んでもよく、これらに限られない追加の構造または層を含んでもよい。記載を明確にするため、エミッタスタック１１４およびその下に位置するベース層１０２に関連する層のみ図示される。様々な層を形成するために用いられる材料には不純物が添加され、その電気的特性が変更されてもよい。これはドーピングとして知られ、過剰の電子（ｎ型ドーピング）または電子ホール（ｐ型ドーピング）を生成できる。後述する「ｎ」および「ｐ」は、適度にドープされた材料を示すために用いられる一方、「ｎ＋」および「ｐ＋」は、高濃度にドープされた材料を示すために用いられる。ＩＣデバイス１００は、基板もしくは他の層の上にエピタキシャルに堆積されうるｐ＋ＧａＡｓベース層１０２を含んでもよい。エミッタスタック１１４は、ｐ＋ＧａＡｓベース層１０２の上に形成されてもよい。
ｐ＋ＧａＡｓベース層１０２の上に形成されるエミッタスタック１１４は、一以上のヘテロ接合／ヘテロ構造を形成し、異なる材料系からなるエピタキシャル成長層を含んでもよい。エミッタスタック１１４の層は、その場（in situ）で形成されてもよい。つまり、エミッタスタック１１４は、製造設備（例えばチャンバ）内のｐ＋ＧａＡｓベース層１０２の上に形成されてもよく、ｐ＋ＧａＡｓベース層１０２または関連する基板を製造設備から取り除くことなくエミッタスタック１１４の構成層が形成（例えばエピタキシャル成長）される。ｐ＋ＧａＡｓベース層１０２は、エミッタスタック１１４の形成前に、同様の技術により基板または他の層の上に形成されてもよい。ｐ＋ＧａＡｓベース層１０２は、５００〜１２００Åの厚さを有してもよい。本明細書における厚さは、ｐ＋ＧａＡｓベース層１０２の主面に実質的に垂直な方向の層の寸法とされる（図１において垂直方向の高さとして示される）。ｐ＋ＧａＡｓベース層１０２が図示されるが、他のベース層の材料が用いられてもよい。
いくつかの実施の形態において、ＩＣデバイス１００のエミッタスタック１１４は、ｎインジウムガリウム燐（ＩｎＧａＰ）エミッタ層１０４を含んでもよい。ｎ＿ＩｎＧａＰエミッタ層１０４は、ガリウムに対して５０％のモル比率のインジウムを有してもよく、したがってＩｎ０．５Ｇａ０．５Ｐと呼んでもよい。ｎ＿ＩｎＧａＰエミッタ層１０４は、３００〜５００Åの厚さを有してもよい。
いくつかの実施の形態において、ＩＣデバイス１００のエミッタスタック１１４は、ｎ＋ＧａＡｓ層１０６を含んでもよい。ｎ＋ＧａＡｓ層１０６は、ｎ＿ＩｎＧａＰエミッタ層１０４の上に形成されてもよい。ｎ＋ＧａＡｓ層１０６は、５００Å以上の厚さを有してもよい。
いくつかの実施の形態において、ＩＣデバイス１００のエミッタスタック１１４は、傾斜（graded）ｎ＋インジウムガリウム砒素（ＩｎＧａＡｓ）層１０８を含んでもよい。傾斜ｎ＋ＩｎＧａＡｓ層１０８は、ｎ＋ＧａＡｓ層１０６の上に形成されてもよい。傾斜ｎ＋ＩｎＧａＡｓ層１０８は、１００〜１０００Åの厚さを有してもよい。傾斜ｎ＋ＩｎＧａＡｓ層１０８は、ＩｎｘＧａ１−ｘＡｓの構造であって、ｎ＋ＧａＡｓ層１０６の近傍にてｘ＝０であり、ｎ＋ＩｎＧａＡｓ層１１０の近傍にてｘ＝０．５であるように、傾斜ｎ＋ＩｎＧａＡｓ層１０８の厚さに応じてｘの値が０から０．５以上に変化する構造を有してもよい。例えばｘは、ｎ＋ＧａＡｓ層の近傍におけるｘ＝０からｎ＋ＩｎＧａＡｓ層１１０の近傍における０．４〜０．７の値まで変化しうる。これにより、ｎ＋ＧａＡｓ層１０６からｎ＋ＩｎＧａＡｓ層１１０への構造遷移を提供してもよい。
いくつかの実施の形態において、ＩＣデバイス１００のエミッタスタック１１４は、ｎ＋インジウムガリウム砒素（ＩｎＧａＡｓ）層１１０を含んでもよい。ｎ＋ＩｎＧａＡｓ層１１０は、傾斜ｎ＋ＩｎＧａＡｓ層１０８の上に形成されてもよい。ｎ＋ＩｎＧａＡｓ層１１０は、１００〜１０００Åの厚さを有してもよい。ｎ＋ＩｎＧａＡｓ層１１０は、ガリウムに対して５０％のモル比率のインジウムを有してもよく、したがってＩｎ０．５Ｇａ０．５Ｐと呼んでもよい。
典型的なＧａＡｓのＨＢＴにおいて、エミッタコンタクトは、ｎ＋ＩｎＧａＡｓ層１１０の上に直接形成されうる。これは、一般的に、二つの方法のいずれかにより実現される。一方は、チタン−タングステン（ＴｉＷ）やタングステン−シリコン（ＷＳｉ）などの耐熱性メタルコンタクトをｎ＋ＩｎＧａＡｓ層１１０に接触させて利用し、その上にチタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）などの金属層が加えられる。別の典型的なエミッタコンタクト形成技術は、浅い合金コンタクトを利用しうる。これは、Ｔｉ／Ｐｔ／Ａｕまたは白金／チタン／白金／金（Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ）の金属層をｎ＋ＩｎＧａＡｓ層１１０の上に直接形成することを含みうる。ベースコンタクトの形成に用いられるメタライズ手法（詳細は後述）とは異なり、エミッタコンタクトのＴｉ層または第１Ｐｔ層は、不必要な拡散を妨げるために一般的に５０Å程度に浅くなければならい。ベースコンタクトのメタライズ手法に関連する場合のように第１金属層がより厚くなると、ｎ＋ＩｎＧａＡｓ層１１０を超えてＴｉまたはＰｔが拡散する結果となりうる。このような拡散が増大すると、抵抗値の増大および／または熱安定性の低減の一方または双方につながりうる。このようにして、典型的な技術では、エミッタコンタクト構造およびベースコンタクト構造を形成するために別々の製造工程を必要としうる。本開示に係るエミッタスタックは、エミッタおよびベース双方のコンタクトを同時に形成するために用いられ、ベースコンタクトの形成に主に関連した同一のメタライズ手法を可能にしうる。これは、全体として必要とする製造工程数を低減することにより、製造に関連するコストおよび時間を低減させる結果となりうる。
いくつかの実施の形態において、ＩＣデバイス１００のエミッタスタック１１４は、ｎ＋ＩｎＧａＰ層１１２を含んでもよい。ｎ＋ＩｎＧａＰ層１１２は、ｎ＋ＩｎＧａＡｓ層１１０の上に形成されてもよい。ｎ＋ＩｎＧａＰ層１１２は、Ｐｔまたは他の金属を制御するための拡散制御層として機能しうる。なお、エミッタコンタクト構造の形成中における拡散については詳細を後述する。ｎ＋ＩｎＧａＰ層１１２は、３００〜５００Åの厚さを有してもよい。ｎ＿ＩｎＧａＰエミッタ層１０４と同様に、ｎ＋ＩｎＧａＰ層１１２は、ガリウムに対して５０％のモル比率のインジウムを有してもよく、したがってＩｎ０．５Ｇａ０．５Ｐと呼んでもよい。いくつかの実施の形態において、ｎ＋ＩｎＧａＰ層１１２は、ｎ＿ＩｎＧａＰエミッタ層１０４と実質的に等しい厚さを有してもよい。このようにして、ｎ＋ＩｎＧａＰ層１１２は、Ｐｔ拡散といった金属拡散に対して同じ固有の制限を提供してもよい。したがって、ｎ＿ＩｎＧａＰエミッタ層１０４は、ｎ＋ＩｎＧａＡｓ層１１０を超える不必要な金属拡散が生じないようにエミッタコンタクトを形成する際に、第１Ｐｔ層といったより厚い金属層が用いられることを許容する。これは、図３を参照しながら、より詳細に説明される。ＩｎＧａＰが示される一方で、同様の拡散制御を実現するために別の材料が用いられてもよい。例えば、ＩｎＧａＰの代わりに、ＧａＡｓ、インジウム燐（ＩｎＰ）、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）または他のＩＩＩ−Ｖ族材料がｎ＋ＩｎＧａＰ層１１２と同様の拡散制御層を提供するために用いられてもよい。傾斜ｎ＋ＩｎＧａＡｓ層１０８またはｎ＋ＧａＡｓ層１０６へ金属が拡散するのを妨げるために、ｎ＋ＩｎＧａＡｓ層１１０の厚さを増やすことも可能かもしれないが、これはより高いエミッタコンタクト抵抗をもたらしうる。
図２は、様々な実施の形態に係るＩＣデバイス２００の一部であるエピタキシャル構造を概略的に示す。ＩＣデバイス２００は、例えば、ＨＢＴデバイスであってもよい。ＩＣデバイス２００は、ｎ＋ＩｎＧａＰ層１１２といった単一の拡散制御層の代わりに、金属拡散を制御するための超格子構造が用いられうる点を除いて、図１に関して上述したＩＣデバイス１００と同様であってもよい。
ＩＣデバイス２００は、ＧａＡｓ基板などの基板（不図示）の上に製造されてもよい。ＩＣデバイス２００は、コレクタ、サブコレクタおよび／またはバッファ層を含んでもよく、これらに限られない追加の構造または層を含んでもよい。説明を明確にするために、エミッタスタック２１８およびその下に位置するベース層２０２に関連する層のみが図示される。ＩＣデバイス２００は、基板または別の層の上にエピタキシャルに堆積されうるｐ＋ＧａＡｓベース層２０２を含んでもよい。エミッタスタック２１８は、ｐ＋ＧａＡｓベース層２０２の上に形成されてもよい。ｐ＋ＧａＡｓベース層２０２は、図１に関して上述したｐ＋ＧａＡｓベース層１０２と実質的に同じであってもよい。
いくつかの実施の形態において、ＩＣデバイス２００は、図１を参照して前に説明したエミッタスタック１１４と同様のエミッタスタック２１８を含んでもよい。例えば、エミッタスタック２１８は、ｎ＿ＩｎＧａＰエミッタ層２０４を含んでもよく、これは、図１を参照して前に説明したｎ＿ＩｎＧａＰエミッタ層１０４と実質的に同じであってもよい。エミッタスタック２１８は、ｎ＋ＧａＡｓ層２０６を含んでもよく、これは、図１を参照して前に説明したｎ＋ＧａＡｓ層１０６と実質的に同じであってもよい。エミッタスタック２１８は、傾斜ｎ＋ＩｎＧａＡｓ層２０８を含んでもよく、これは、図１を参照して前に説明した傾斜ｎ＋ＩｎＧａＡｓ層１０８と実質的に同じであってもよい。エミッタスタック２１８は、さらにｎ＋ＩｎＧａＡｓ層２１０を含んでもよく、これは、図１を参照して前に説明したｎ＋ＩｎＧａＡｓ層１１０と実質的に同じであってもよい。各層２０２−２１０は、図１に関して上述した対応する層と実質的に同じであってもよく、前に説明した寸法および構造を有してもよい。
いくつかの実施の形態において、ＩＣデバイス２００は、金属拡散を制御するための超格子構造２１６を含んでもよい。超格子構造２１６は、第１材料および第２材料を交互に積層させた層で構成されてもよい。例えば、超格子構造２１６は、一以上のｎ＋ＧａＡｓ層２１２と、間に介在する一以上のｎ＋ＩｎＧａＡｓ層２１４を含んでもよい。超格子構造２１６は、上述したｎ＋ＩｎＧａＰ層１１２と同様に、拡散制御層として機能してもよい。単一のｎ＋ＧａＡｓ層２１２および単一のｎ＋ＩｎＧａＡｓ層２１４が図示されているが、ＩＣデバイス２００には任意の数の積層された層が含まれてもよい。一実施の形態において、超格子構造２１６は４周期を含んでもよく、各周期が一つのｎ＋ＧａＡｓ層２１２と一つのｎ＋ＩｎＧａＡｓ層２１４を含み、それぞれが約５０Åの厚さを有してもよい。この構成において、超格子構造２１６は、全部で８層を有し、約４００Åの厚さとなるであろう。他の材料および他の数量ならびに厚さの層が用いられてもよい。例えば、いくつかの実施の形態において、ｎ＋ＧａＡｓ層２１２は、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＰ、ＡｌＧａＡｓまたは他のＩＩＩ−Ｖ族材料のｎ＋層で置換されてもよい。層数および厚さは、メタライズ工程中に堆積されるＰｔがｎ＋ＩｎＧａＡｓ層２１０を超えて拡散されるの妨げるように調整されてもよい。Ｐｔ拡散の最前面をｎ＋ＩｎＧａＡｓ層２１０内に維持することが望ましく、それによりエミッタコンタクト用の低減された抵抗値および増大した熱安定性をもたらしうる。
図３は、様々な実施の形態に係るＩＣデバイス３００を概略的に示す。ＩＣデバイス３００は、例えば、ＨＢＴデバイスであってもよい。ＩＣデバイス３００は、図１のＩＣデバイス１００に対して説明したものと同様の一連の層を含んでもよい。図１の層構造に照らして図示しているが、図３の考え方は、図２の超格子の構成にも同様に適用される。
ＩＣデバイス３００は、一連の層３０２−３１２を含んでもよい。これらの層は、図１の層１０２−１１２に対応し、図１の層１０２−１１２と同様の構造および厚さを有してもよい。ＩＣデバイス３００は、一以上のベースコンタクト３１４および一以上のエミッタコンタクト３２４を含んでもよい。各ベースコンタクト３１４およびエミッタコンタクト３２４は、単一のメタライズ工程を通じて同時に形成されてもよい。このようにして、ベースコンタクト３１４およびエミッタコンタクト３２４は、同じ一連の金属層を有してもよい。
ベースコンタクト３１４は、第１Ｐｔ層３１６を含んでもよい。第１Ｐｔ層３１６は、ｎ＿ＩｎＧａＰエミッタ層３０４を通じて拡散し、ｐ＋ＧａＡｓベース層３０２と接触するように、ｎ＿ＩｎＧａＰエミッタ層３０４の上に形成されてもよい。Ｔｉ層３１８は、第１Ｐｔ層３１６の上に形成されてもよい。第２Ｐｔ層３２０は、Ｔｉ層３１８の上に形成されてもよい。Ｔｉ層３１８は、第２Ｐｔ層３２０が第１Ｐｔ層３１６へ拡散するのを妨げてもよい。Ａｕ層３２２は、第２Ｐｔ層３２０の上に形成されてもよい。このＰｔ／Ｔｉ／Ｐｔ／Ａｕメタライズ手法は、十分な熱安定性を有する低抵抗コンタクトを提供してもよい。上述したように、ベースコンタクトに用いられるＰｔ／Ｔｉ／Ｐｔ／Ａｕメタライズ手法は、伝統的にエミッタコンタクトの形成に用いられなかった。許容できないほどの高抵抗および／または低い熱安定性をもたらす過剰なＰｔ拡散に関連する課題に起因して、ＴｉまたはＰｔの比較的浅い最下層を必要とするためである。したがって、同じ一連の層が用いられるにもかかわらず、エミッタコンタクト用にベースコンタクトに対して異なる厚さの層を形成するための異なる製造工程が必要とされうる。ｎ＋ＩｎＧａＰ層３１２または図２の超格子構造２１６や上述した他の材料などの別の代替物を追加することにより、同じＰｔ／Ｔｉ／Ｐｔ／Ａｕメタライズ手法を用いて、ベースコンタクト３１４の形成と同時にエミッタコンタクト３２４を形成することが可能となる。
エミッタコンタクト３２４は、第１Ｐｔ層３２６を含んでもよい。第１Ｐｔ層３２６は、ｎ＋ＩｎＧａＰ層３１２の上に形成され、ｎ＋ＩｎＧａＰ層３１２を通じて拡散してｎ＋ＩｎＧａＡｓ層３１０に接触してもよい。Ｐｔ拡散の最前面がｎ＋ＩｎＧａＡｓ層３１０内に位置するように拡散を制御することにより、要望通りの高い熱安定性を有する低抵抗コンタクトをもたらしうる。上述したように、いくつかの実施の形態において、ｎ＋ＩｎＧａＰ層３１２は、ｎ＿ＩｎＧａＰエミッタ層３０４の厚さとほぼ等しい厚さを有してもよい。この実施の形態において、ベースコンタクト３１４の第１Ｐｔ層３１６の拡散は、エミッタコンタクト３２４の第１Ｐｔ層３２６の拡散とほぼ等しくてもよい。
エミッタコンタクト３２４は、第１Ｐｔ層３２６の上に形成されるＴｉ層３２８をさらに含んでもよい。エミッタコンタクト３２４は、Ｔｉ層３２８の上に形成される第２Ｐｔ層３３０と同時に、第２Ｐｔ層３３０の上に形成されるＡｕ層３３２を含んでもよい。エミッタコンタクト３２４の層３２６−３３２は、ベースコンタクト３１４の層３１６−３２２を形成するのと同じメタライズ工程を通じて形成されてもよい。エミッタコンタクト３２４とベースコンタクト３１４の双方を形成するための共通メタライズ工程を用いることは、別途エミッタコンタクトを製造する工程を省くことで製造工程の数を低減し、時間および／または費用を節約しうる。
図４は、様々な実施の形態に係るＩＣデバイス１００，２００，３００などのＩＣデバイスを製造する方法４００のフローチャートを示す。
方法４００は、ＧａＡｓベース層を形成するステップ４０４から開始する。これは、図１−３の１０２，２０２または３０２などのｐ＋ＧａＡｓベース層を形成するステップを含んでもよい。分子線エピタキシー（ＭＢＥ）、原子層エピタキシー（ＡＬＥ）、化学ビームエピタキシー（ＣＢＥ）および／または化学気相成長法（ＭＯＣＶＤ）によるエピタキシャル成長を含む技術であって、これらに限られない任意の技術を方法４００に関して記載される様々な層の形成のために用いてもよい。
方法４００は、ＧａＡｓベース層の上にＩｎＧａＰエミッタ層を形成するステップ４０８を継続してもよい。これは、図１−３の１０４，２０４または３０４などのＩｎＧａＰエミッタ層を形成するステップを含んでもよい。
方法４００は、ＩｎＧａＡｓ層を形成するステップ４１２を含んでもよい。これは、図１−３の１１０，２１０または３１０などのｎ＋ＩｎＧａＡｓ層を形成するステップを含んでもよい。他の工程は、製造プロセスの一部であってもよいが、説明を明確にするため、方法４００に関して具体的に説明されない。例えば、製造プロセスは、ｎ＋ＧａＡｓ層（１０６，２０６または３０６など）、傾斜ｎ＋ＩｎＧａＡｓ層（１０８，２０８または３０８など）や、コレクタ、サブコレクタまたはバッファ層を含む、追加の層の形成を含んでもよい。
方法４００は、ＩｎＧａＡｓ層の上に拡散制御層を形成するステップ４１６を含んでもよい。これは、図１または３の１１２または３１２などのｎ＋ＩｎＧａＰ層や、図２に関して説明した超格子構造２１６を形成するステップを含んでもよい。
方法４００は、ＩｎＧａＰエミッタ層の一部を露出させるために選択的に材料を除去するステップ４２０を含んでもよい。これは、エッチング工程（エミッタメサエッチ（mesa etch）として知られる）または他の適切な材料除去技術を含んでもよい。これは、ＩｎＧａＰエミッタ層がいくつかの領域にて露出され他の領域にて露出されないようにするために、フォトリソグラフィ工程などのパターニングまたはマスクキング工程を含んでもよい。この工程は、ベースコンタクト３１４などのベースコンタクト形成用の構造を準備するために、１１４または２１８などのエミッタスタックの一以上の層を除去してもよい。
方法４００は、ベースおよびエミッタコンタクト領域を規定するためのマスクを適用するステップ４２４を含んでもよい。これは、ＩｎＧａＰエミッタ層の露出された部分の上に一以上のベースコンタクト領域を規定するステップと、拡散制御層の上に一以上のエミッタコンタクト領域を規定するステップを含んでもよい。この工程の実行のために、任意の適切なマスキング技術が用いられてもよい。
方法４００は、ベースおよびエミッタコンタクトを形成するためのメタライズ工程を実行するステップ４２６を含んでもよい。この工程は、メタルスパッタリングまたは蒸着工程を含む任意の適切な技術を用いて実行されてもよい。これは、一以上の金属層を形成するステップを含んでもよく、図３を参照しながら上述したベースコンタクト３１４およびエミッタコンタクト３２４の形成に対応してもよい。いくつかの実施の形態において、これは、第１Ｐｔ層、Ｔｉ層、第２Ｐｔ層およびＡｕ層を形成するステップを含んでもよい。ベースおよびエミッタコンタクトを同時に形成するために、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ手法などの単一のメタライズ工程が用いられてもよい。
図５は、図３における３１４および３２４などのベースコンタクトおよびエミッタコンタクトを形成するメタライズ工程を実行する方法５００を示すフローチャートである。方法５００は、方法４００のステップ４２６とともに、上述したメタライズ工程に合致してもよい。
方法５００は、ＩｎＧａＰエミッタ層の一部および拡散制御層の一部の上に第１Ｐｔ層を形成するステップ５０４から開始する。これは、図３の第１Ｐｔ層３１６および３２６を形成するステップを含んでもよい。ＩｎＧａＰエミッタ層の上に形成される第１Ｐｔ層の一部は、ベースコンタクト（３１４など）に関連しうる一方で、拡散制御層の上に形成される第１Ｐｔ層の一部は、エミッタコンタクト（３２４など）に関連しうる。各ステップ５０４，５０８，５１２および５１６には、スパッタリング工程を含む任意の適切な技術が用いられてもよい。
方法５００は、第１Ｐｔ層の上にＴｉ層を形成するステップ５０８を継続してもよい。これは、図３のＴｉ層３１８および３２８を形成するステップを含んでもよい。Ｔｉ層は、後述するように、第２Ｐｔ層の拡散を妨げるように機能してもよい。
方法５００は、Ｔｉ層の上に第２Ｐｔ層を形成するステップ５１２を含んでもよい。これは、図３の第２Ｐｔ層３２０および３３０を形成するステップを含んでもよい。
方法５００は、第２Ｐｔ層の上にＡｕ層を形成するステップ５１６を含んでもよい。これは、図３のＡｕ層３２２および３３２を形成するステップを含んでもよい。
様々な工程は、請求項に係る主題の理解を最も助ける態様で、複数の別個の工程として順に説明される。しかしながら、説明の順序は、これらの工程が必然的に順序依存であることを示唆するものとして解釈されるべきではない。特に、これらの工程は、説明の順序で実施されなくてもよい。説明される工程は、説明される実施の形態とは異なる順序で実施されてもよい。追加の実施の形態では、様々な追加的な工程が実施されてもよいし、および／または、説明される工程が削除されてもよい。
ＩＣデバイス１００，２００または３００などのＩＣデバイスは、様々な装置またはシステムに組み込まれてもよい。図６は、システム６００の例を示すブロック図である。図６において一貫して１００と図示されているが、ＩＣデバイス２００および／または３００を含んでもよく、これらに限られない本明細書に記載される技術に合致する任意のＩＣデバイスが、ＩＣデバイス１００の代替となってもよい。図示されるように、システム６００は、パワー増幅器（ＰＡ；power amplifier）モジュール６０２を含み、いくつかの実施の形態において、これは無線周波数（ＲＦ）ＰＡモジュールであってもよい。システム６００は、図示されるようにパワー増幅器モジュール６０２と結合されるトランシーバ６０４を含んでもよい。パワー増幅器モジュール６０２は、本明細書に記載されるＩＣデバイス１００などのＩＣデバイスを含んでもよい。
パワー増幅器モジュール６０２は、トランシーバ６０４からＲＦ入力信号ＲＦｉｎを受信してもよい。パワー増幅器モジュール６０２は、ＲＦ出力信号ＲＦｏｕｔを供給するために、ＲＦ入力信号ＲＦｉｎを増幅してもよい。ＲＦ入力信号ＲＦｉｎおよびＲＦ出力信号ＲＦｏｕｔは、いずれも送信チェーンの一部であり、図６においてそれぞれＴｘ−ＲＦｉｎおよびＴｘ−ＲＦｏｕｔと記載される。
増幅されたＲＦ出力信号ＲＦｏｕｔは、アンテナ構造６０８を通じてＲＦ出力信号ＲＦｏｕｔの無線（ＯＴＡ；over-the-air）送信を生じさせるアンテナスイッチモジュール（ＡＳＭ）６０６に供給されてもよい。ＡＳＭ６０６は、アンテナ構造６０８を通じてＲＦ信号を受信し、受信したＲＦ信号Ｒｘを受信チェーンに沿ってトランシーバ６０４に結合させてもよい。いくつかの実施の形態において、トランシーバ６０４は、例えば低雑音増幅器内に、ＩＣデバイス１００を追加的／代替的に含んでもよい。
様々な実施の形態において、アンテナ構造６０８は、ダイポールアンテナ、モノポールアンテナ、パッチアンテナ、ループアンテナ、マイクロストライプアンテナ、その他、ＲＦ信号のＯＴＡ送信および／または受信に適した、いかなる種類のアンテナを含む、一以上の方向性および／または無指向性のアンテナを有してもよい。
いくつかの実施の形態において、システム６００は、ＩＣデバイス１００などのＩＣデバイスを追加的／代替的に含むパワーコンディショナ６１０を含んでもよい。パワーコンディショナ６１０は、ＰＡモジュール６０２およびトランシーバ６０４などであって、これらに限られないシステム６００の様々な構成要素に結合され、これらの構成要素に電力を供給してもよい。この実施の形態において、ＩＣデバイス１００は、例えば交流（ＡＣ）−直流（ＤＣ）コンバータ、ＤＣ−ＤＣコンバータ、ＤＣ−ＡＣコンバータやこれらと同様のもの等のパワーコンディショニング用途を含むパワースイッチ用途のための効果的なスイッチデバイスを提供してもよい。
様々な実施の形態において、システム６００は、特に無線周波数の高いパワーおよび高い周波数におけるパワー増幅のために有用である。例えば、システム６００は、地上波通信、衛星通信、レーダシステム、場合によっては様々な産業用途および医療用途の中の一以上のいずれかの用途に適切でありうる。より具体的には、様々な実施の形態において、システム６００は、レーダデバイス、衛星通信デバイス、携帯端末、携帯電話の基地局、ラジオ放送またはテレビ放送の増幅システムの中から選択される一つであってもよい。
特定の実施の形態が本明細書において説明のために例示され記載されたが、本開示の範囲を逸脱しない限りにおいて、同様の目的を達成すると意図される幅広い種類の代替的および／または等価な実施の形態または実施が本明細書に示され記載された実施の形態の代わりとなってもよい。本出願は、本明細書において議論された実施の形態のいかなる改造または変更をもカバーすることを意図する。したがって、本明細書に記載される実施の形態は、請求項またはそれと同等の記載によってのみ限定されることが明白に意図される。

Claims (21)

  1. ガリウム砒素（ＧａＡｓ）ベース層と、
    前記ＧａＡｓベース層の上に形成されるインジウムガリウム燐（ＩｎＧａＰ）エミッタ層と、
    インジウムガリウム砒素（ＩｎＧａＡｓ）層と、前記ＩｎＧａＡｓ層の上に形成される拡散制御層とを含み、前記ＩｎＧａＰエミッタ層の上に形成されるエミッタエピタキシャル構造と、
    前記ＧａＡｓベース層および前記ＩｎＧａＰエミッタ層の少なくとも一方に結合されるベースコンタクトと、
    前記拡散制御層に結合されるエミッタコンタクトと、を備える装置。
  2. 前記ベースコンタクトおよび前記エミッタコンタクトは、共通メタライズ構造を有する請求項１に記載の装置。
  3. 前記共通メタライズ構造は、
    第１白金（Ｐｔ）層と、
    前記第１Ｐｔ層の上に形成されるチタン（Ｔｉ）層と、
    前記Ｔｉ層の上に形成される第２白金（Ｐｔ）層と、
    前記第２Ｐｔ層の上に形成される金（Ａｕ）層と、
    を備える請求項２に記載の装置。
  4. 前記エミッタコンタクトの前記第１Ｐｔ層は、前記拡散制御層を通じて前記ＩｎＧａＡｓ層の一部まで延びる請求項３に記載の装置。
  5. 前記拡散制御層は、ＩｎＧａＰ、ＧａＡｓ、インジウム燐（ＩｎＰ）、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびＩｎＧａＡｓの少なくとも一つを備える請求項１に記載の装置。
  6. 前記拡散制御層は、約３００〜５００Åの厚さを有するＩｎＧａＰ層である請求項５に記載の装置。
  7. 前記拡散制御層は、前記ＩｎＧａＰエミッタ層の厚さにほぼ等しい厚さを有するＩｎＧａＰ層である請求項５に記載の装置。
  8. 前記拡散制御層は、第１材料と第２材料とが交互に積層された層を有する超格子構造を備える請求項１に記載の装置。
  9. 前記第１材料は、ＩｎＧａＡｓであり、
    前記第２材料は、ＧａＡｓ、インジウム燐（ＩｎＰ）、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）、ＩｎＧａＰおよびアルミニウムガリウム砒素（ＡｌＧａＡｓ）の一つである請求項８に記載の装置。
  10. 前記超格子構造は、少なくとも３周期を含み、各周期は、約２０〜１００Åの厚さを有する前記第１材料の層と、約２０〜１００Åの厚さを有する前記第２材料の層とを備える請求項８に記載の装置。
  11. 前記エミッタエピタキシャル構造は、
    前記ＩｎＧａＰエミッタ層の上に形成されるＧａＡｓ層と、
    前記ＧａＡｓ層の上に形成される傾斜ＩｎＧａＡｓ層と、をさらに備え、
    前記ＩｎＧａＡｓ層は、前記傾斜ＩｎＧａＡｓ層の上に形成される請求項１に記載の装置。
  12. ガリウム砒素（ＧａＡｓ）ベース層と、前記ＧａＡｓベース層上のインジウムガリウム燐（ＩｎＧａＰ）エミッタ層と、インジウムガリウム砒素（ＩｎＧａＡｓ）層と、前記ＩｎＧａＡｓ層上の拡散制御層と、を含む基板を提供するステップと、
    前記ＩｎＧａＰエミッタ層の少なくとも一部を露出させるために材料を選択的に除去するステップと、
    ベースコンタクトおよびエミッタコンタクトを同時に形成するためのメタライズ工程を実行するステップと、を備える方法。
  13. 前記メタライズ工程を実行するステップは、
    前記ＩｎＧａＰエミッタ層の露出した部分の上と、前記拡散制御層の少なくとも一部の上に第１白金（Ｐｔ）層を形成するステップと、
    前記第１Ｐｔ層の上にチタン（Ｔｉ）層を形成するステップと、
    前記Ｔｉ層の上に第２Ｐｔ層を形成するステップと、
    前記第２Ｐｔ層の上に金（Ａｕ）層を形成するステップと、を備える請求項１２に記載の方法。
  14. 前記メタライズ工程を実行するステップの前に、少なくともベースコンタクト領域およびエミッタコンタクト領域を規定するためのマスクを適用するステップをさらに備える請求項１２に記載の方法。
  15. ガリウム砒素（ＧａＡｓ）ベース層を形成するステップと、
    前記ＧａＡｓベース層の上にインジウムガリウム燐（ＩｎＧａＰ）エミッタ層を形成するステップと、
    インジウムガリウム砒素（ＩｎＧａＡｓ）層を形成するステップと、
    前記ＩｎＧａＡｓ層の上に拡散制御層を形成するステップと、を備える方法。
  16. 前記拡散制御層を形成するステップは、ＩｎＧａＰ、ＧａＡｓ、インジウム燐（ＩｎＰ）、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびＩｎＧａＡｓの少なくとも一つの層を形成するステップを含む請求項１５に記載の方法。
  17. 前記拡散制御層を形成するステップは、前記ＩｎＧａＰエミッタ層の厚さにほぼ等しい厚さを有するＩｎＧａＰ層を形成するステップを含む請求項１５に記載の方法。
  18. 前記拡散制御層を形成するステップは、第１材料および第２材料の層を交互に積層させて超格子構造を形成するステップをさらに備える請求項１５に記載の方法。
  19. 前記第１材料は、ＩｎＧａＡｓであり、前記第２材料は、ＧａＡｓ、ＩｎＰ、ＩｎＡｌＡｓ、ＩｎＧａＰおよびＡｌＧａＡｓの一つである請求項１６に記載の方法。
  20. 無線周波数（ＲＦ）信号を送信および受信するトランシーバと、
    前記トランシーバ内に組み込まれ、または、前記トランシーバに結合されるヘテロ接合バイポーラトランジスタ（ＨＢＴ）と、を備え、
    前記ＨＢＴは、
    ガリウム砒素（ＧａＡｓ）ベース層と、
    前記ＧａＡｓベース層の上に形成されるインジウムガリウム燐（ＩｎＧａＰ）エミッタ層と、
    インジウムガリウム砒素（ＩｎＧａＡｓ）層と、前記ＩｎＧａＡｓ層の上に形成される拡散制御層とを含み、前記ＩｎＧａＰエミッタ層の上に形成されるエミッタエピタキシャル構造と、
    前記ＧａＡｓベース層および前記ＩｎＧａＰエミッタ層の少なくとも一方に結合されるベースコンタクトと、
    前記拡散制御層に結合されるエミッタコンタクトと、を含むシステム。
  21. パワー増幅器およびパワーコンディショナの少なくとも一方をさらに備え、パワー増幅器およびパワーコンディショナの少なくとも一方が前記ＨＢＴを含む請求項２０に記載のシステム。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9231088B2 (en) 2014-01-16 2016-01-05 Triquint Semiconductor, Inc. Emitter contact epitaxial structure and ohmic contact formation for heterojunction bipolar transistor
US10256329B2 (en) * 2015-09-04 2019-04-09 Win Semiconductors Corp. Heterojunction bipolar transistor
US9905678B2 (en) 2016-02-17 2018-02-27 Qorvo Us, Inc. Semiconductor device with multiple HBTs having different emitter ballast resistances
US10546852B2 (en) * 2018-05-03 2020-01-28 Qualcomm Incorporated Integrated semiconductor devices and method of fabricating the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002525875A (ja) * 1998-09-22 2002-08-13 イギリス国 半導体装置
JP2003282583A (ja) * 2002-03-26 2003-10-03 Fujitsu Quantum Devices Ltd ヘテロ接合バイポーラトランジスタ
JP2005260255A (ja) * 1996-02-19 2005-09-22 Sharp Corp 化合物半導体装置及びその製造方法
JP2006303244A (ja) * 2005-04-21 2006-11-02 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2007103925A (ja) * 2005-09-12 2007-04-19 Hitachi Cable Ltd 半導体装置及びその製造方法
JP2007189200A (ja) * 2005-12-13 2007-07-26 Hitachi Cable Ltd トランジスタ用エピタキシャルウエハおよびトランジスタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7696536B1 (en) * 2003-08-22 2010-04-13 The Board Of Trustees Of The University Of Illinois Semiconductor method and device
JP2005150531A (ja) * 2003-11-18 2005-06-09 Nec Compound Semiconductor Devices Ltd 半導体装置
JP2006210452A (ja) * 2005-01-26 2006-08-10 Sony Corp 半導体装置
US9231088B2 (en) 2014-01-16 2016-01-05 Triquint Semiconductor, Inc. Emitter contact epitaxial structure and ohmic contact formation for heterojunction bipolar transistor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005260255A (ja) * 1996-02-19 2005-09-22 Sharp Corp 化合物半導体装置及びその製造方法
JP2002525875A (ja) * 1998-09-22 2002-08-13 イギリス国 半導体装置
JP2003282583A (ja) * 2002-03-26 2003-10-03 Fujitsu Quantum Devices Ltd ヘテロ接合バイポーラトランジスタ
JP2006303244A (ja) * 2005-04-21 2006-11-02 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2007103925A (ja) * 2005-09-12 2007-04-19 Hitachi Cable Ltd 半導体装置及びその製造方法
JP2007189200A (ja) * 2005-12-13 2007-07-26 Hitachi Cable Ltd トランジスタ用エピタキシャルウエハおよびトランジスタ

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