JP2015101499A - グラフェン膜、電子装置、及び電子装置の製造方法 - Google Patents

グラフェン膜、電子装置、及び電子装置の製造方法 Download PDF

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Abstract

【課題】金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比を実現し、電気特性のばらつきを抑制した信頼性の高いグラフェン膜を得る。【解決手段】グラフェン膜３は、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェン３ａによりネットワーク構造を構成しており、グラフェン３ａは、短手方向に炭素原子の六員環が３個以上結合して並列し、その幅が０．７ｎｍ以上である。【選択図】図１

Description

本発明は、グラフェン膜、グラフェン膜を用いた電子装置、及び電子装置の製造方法に関する。
次世代のエレクトロニクス材料としての期待から、ナノカーボン材料が盛んに研究されている。炭素原子がハニカム格子状に並んだシート状の２次元物質であるグラフェンやグラフェンを円筒状に丸めた１次元物質のカーボンナノチューブ（ＣＮＴ）は、電気的、機械的、及び熱・化学的に多くの優れた性質を有することから特に注目されている。
ＣＮＴには、円筒状のグラフェン層が1層の単層ＣＮＴ、2層以上の多層ＣＮＴ、これらが束になったバンドルが含まれる。ＣＮＴは、カイラリティ(螺旋度)に依存して半導体性や金属性を示す。また、ＣＮＴは層数が増加するに伴い、より金属性を示すことが知られており、特に優れた性能を示す単層ＣＮＴや比較的少ない層数の多層ＣＮＴが研究開発の対象となっている。
例えば、半導体性を示す１本の単層ＣＮＴをチャネルとして用いた電界効果トランジスタでは高い性能を示すことが報告されている(例えば、非特許文献１を参照)。しかしながら、このような１本のＣＮＴを取り扱うトランジスタの作製プロセスには高い技術と時間を必要とするために、実用化は難しい。
そこで、よりプロセス技術が簡便な応用例として、複数本のＣＮＴが連続的に接触したランダムネットワークをチャネルに利用する薄膜トランジスタ（ＴＦＴ）が注目されている。
一般的にＣＮＴを合成すると、半導体性ＣＮＴと金属性ＣＮＴの混成体が得られる。例えば、単層ＣＮＴでは全体の２／３が半導体性、残り１／３が金属性を示すことが理論的に明らかにされている。そのため、ＣＮＴネットワークを用いたＴＦＴの電流オン／オフ比を向上させるには、ネットワークを構成するＣＮＴ混成体のうち、半導体性ＣＮＴを残して金属性ＣＮＴを取り除く工程が重要になる。
これまでに、半導体性ＣＮＴと金属性ＣＮＴとを分離する技術については多くの方法が提案されている。例えば、特許文献１では遠心分離を用いて半導体性ＣＮＴと金属性ＣＮＴとを材料レベルで分離する方法、特許文献２ではデバイスレベルでチャネル内の金属性ＣＮＴに選択的に金属微粒子を電気泳動により付着させ、化学反応で金属性ＣＮＴのみを切断する方法が開示されている。
一方、グラフェンは極めて高い移動度を有することから、高速動作トランジスタへの応用が期待されている。しかしながら、２次元物質のグラフェンでは、バンドギャップがゼロに等しく、金属性を示すことから、実用上十分なトランジスタの電流オン／オフ比が得られない。そこで、グラフェンシートを幅数ｎｍ〜数十ｎｍの短冊状のグラフェンナノリボン（ＧＮＲ）にすることで、量子閉じ込めによりバンドギャップを導入する方法が広く試みられている。
ＧＮＲは、長手方向に沿ったエッジ構造に依存して異なる性質を示す。ＧＮＲの長手方向のエッジの炭素原子が２原子周期で配列したアームチェア型では半導体性、ジグザグ状に配列したジグザグ型では金属性を示す。
半導体性ＧＮＲを電界効果トランジスタのチャネルに利用する場合、高移動度、かつ十分な電流オン/オフ比を得るには、リボン幅やエッジ構造（特にアームチェア型）の均一性が求められる。
最近では、非特許文献２において、リボン幅とアームチェア型エッジ構造が原子レベルで一様に揃った半導体性ＧＮＲを、有機分子前駆体からボトムアップ的に形成する方法が報告されている。
特開２００８−２６６１１２号公報 特開２０１１−１６６０７０号公報
A. Bachtold et al., Science 294, 1317 (2001) J. Cai et al., Nature 466, 470 (2010)
ＣＮＴネットワークを用いたＴＦＴの性能を向上させるためには、ＣＮＴ混成体から半導体性ＣＮＴと金属性ＣＮＴとを分離することが重要である。しかしながら、上記の特許文献１や特許文献２のような方法を用いたとしても、それらを完全に分離することは極めて困難である。そのため、ＣＮＴネットワークをチャネルに用いたＴＦＴでは、完全には除去されない金属性ＣＮＴがソース−ドレイン間に電流パスを形成してオフ電流を増加させ、その結果としてオン／オフ比の低下を招いてしまうという課題がある。また、チャネル内に金属性ＣＮＴが残存することは、ＴＦＴの電気特性のばらつきを増大させる原因にもなる。
本発明は、上記の課題に鑑みてなされたものであり、電子装置、及び電子装置の製造方法を提供することを目的とする。
本発明のグラフェン膜は、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成する。
本発明の電子装置は、絶縁材料と、前記絶縁材料の上方に形成されたグラフェン膜と、前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に形成された電極とを含み、前記グラフェン膜は、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成する。
本発明の電子装置の製造方法は、絶縁材料の上方に、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成するグラフェン膜を形成する工程と、前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に電極を形成する工程とを含む。
本発明によれば、金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比を実現し、電気特性のばらつきを抑制するグラフェン膜及びこれを備えた信頼性の高い電子装置が実現する。
第１の実施形態によるＧＮＲ膜を示す模式図である。 第１の実施形態によるＧＮＲ膜を構成するＧＮＲの構造を一部拡大して示す概略平面図である。 第１の実施形態によるＧＮＲ膜の走査トンネル顕微鏡像の写真を示す図である。 第２の実施形態によるトップゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す模式図である。 図４に引き続き、第２の実施形態によるトップゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す模式図である。 第３の実施形態によるボトムゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す概略断面図である。 図６に引き続き、第３の実施形態によるボトムゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す概略断面図である。 第４の実施形態によるトップゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す概略断面図である。
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。なお、以下の図面において、図示の便宜上、大きさや厚み等について相対的に正確に示していない構成部材がある。
（第１の実施形態）
本実施形態では、ＧＮＲ膜の構成について、その製造方法と共に説明する。
図１は、第１の実施形態によるＧＮＲ膜を示す模式図であり、下側が平面図、上側が平面図の一点鎖線Ｉ−Ｉ'に沿った断面図である。
先ず、絶縁基板１を用意し、絶縁基板１上に(１１１)結晶面を有する金属膜２を形成する。
絶縁基板１としては、絶縁性結晶の基板として、例えばマイカ基板、ｃ面サファイア（α−Ａｌ2Ｏ3)結晶基板、ＭｇＯ(１１１)結晶基板等が適用可能であり、本実施形態ではマイカ基板を用いる。
金属膜材料としては、Ａｕ，Ａｇ，Ｃｕ，Ｃｏ，Ｎｉ，Ｐｄ，Ｉｒ，Ｐｔ等から選択された少なくとも１種が適用可能である。基板の種類を適宜選択することで、これらの金属のエピタキシャル結晶面を得ることができる。本実施形態では、金属膜材料としてＡｕを用いる。Ａｕは、マイカ基板上で（１１１）面に高配向することが良く知られている。
詳細には、先ず、マイカ基板である絶縁基板１を大気中で劈開することで、絶縁基板１の清浄表面を得る。
次に、絶縁基板１を真空槽内(基本真空度：1×１０-7Ｐａ以下)に導入し、３００℃〜５００℃程度の温度で１２時間〜２４時間の間、アニール処理を施す。
次に、アニール時の温度を保持した状態で、蒸着法により０．０５ｎｍ／ｓ〜１．０ｎｍ／ｓ程度の蒸着速度で絶縁基板１上にＡｕ薄膜を１００ｎｍ〜２００ｎｍ程度の膜厚に堆積する。
なお、Ａｕ薄膜の絶縁基板１との密着性を高めるため、Ａｕ薄膜と絶縁基板１との間に０．５ｎｍ〜１ｎｍ程度の膜厚のＴｉを堆積しても良い。また、金属膜材料の堆積方法としては、蒸着法の他に、スパッタ法、パルスレーザ堆積法、分子線エピタキシー法等を利用することも可能である。
ここでは、絶縁基板１の加熱温度を４５０℃に設定し、蒸着法によりＡｕ薄膜を１００ｎｍ程度の膜厚に堆積した。蒸着速度は、Ａｕ薄膜の膜厚が０ｎｍ〜５０ｎｍ程度の場合には１．０ｎｍ／ｓ程度、５０ｎｍ〜１００ｎｍ程度の場合には０．０５ｎｍ／ｓ程度に設定する。
上記の方法で絶縁基板１上に形成されたＡｕ薄膜に対して、Ａｒイオンスパッタ及び超高真空アニールを１セットとするＡｕ薄膜の表面の清浄処理を複数サイクル繰り返し行う。この表面清浄処理を行うことにより、Ａｕ（１１１）の２３×３1/2再構成表面が得られ、原子レベルによる平坦性が更に向上する。
表面清浄処理は１セットあたり、Ａｒイオンスパッタはイオン加速電圧を０．８ｋＶ、イオン電流を１．０μＡに設定して１分間行い、アニールは５×１０-7Ｐａ以下の真空度を保持しつつ４００℃程度で１０分間行う。本実施形態では４サイクル実施した。
以上により、絶縁基板１上にＡｕ（１１１）表面の金属膜２が形成される。
続いて、金属膜２上にＧＮＲ膜３を形成する。
詳細には、金属膜２のＡｕ（１１１）表面上に複数のＧＮＲ３ａをネットワーク状に形成し、ＧＮＲ膜３を形成する。ＧＮＲ３ａは、図２の一部拡大図に示すように、短手方向に炭素原子の六員環（ベンゼン環）が３個以上結合して並列しており、長手方向に沿ったエッジ構造が完全なアームチェア型とされる。本実施形態では、ＧＮＲ３ａとして、ベンゼン環が３個結合してなり、リボン幅（短手方向の寸法）が０．７ｎｍ程度のアントラセンＧＮＲを形成する。
ＧＮＲ膜３を形成するには、絶縁基板１及び表面清浄処理を施した金属膜を大気中に曝さらさすことなく、超高真空度の真空槽内で金属膜２のＡｕ（１１１）表面上に複数のＧＮＲ３ａからなるネットワークをin situで形成する。
ここでは、六員環が３つ配列した有機分子を基本骨格とするアントラセン前駆体(10,10'-dibromo-9,9'-bianthryl molecule)を金属膜２のＡｕ（１１１）表面上に蒸着し、基板加熱による熱エネルギーにより、アントラセンＧＮＲ３ａのネットワーク構造を形成する。
基板温度を２００℃〜２５０℃程度に保持し、５×１０-8Ｐａ以下の超高真空下にて、アントラセン前駆体をK-cell型エバポレーターを用いて２００℃〜２５０℃程度に加熱して金属膜２のＡｕ（１１１）表面上に蒸着する。蒸着速度は０．１ｎｍ／分〜１．０ｎｍ／分程度で蒸着時間は１分間〜３分間程度、蒸着膜厚は１ＭＬ〜３ＭＬ程度に設定する(ＭＬ：monolayer １ＭＬ＝約０．２ｎｍ）。
２００℃〜２５０℃程度の絶縁基板１上において、アントラセン前駆体は、脱臭素化及びラジカル重合により直線的に連結した高分子鎖となる。次に、絶縁基板１を４００℃〜４５０℃程度に昇温して、５分間〜２０分間、温度を保持することで、脱水素化・環化反応によりアントラセンＧＮＲ３ａが形成される。
隣接する個々のアントラセンＧＮＲ３ａが接触してネットワーク構造を形成するには、前駆体の蒸着速度、蒸着膜厚、蒸着源と絶縁基板１との距離に強く依存する。そのため、これらの条件は蒸着装置毎に適宜調整する必要がある。
図３は、上記の方法で形成されたＧＮＲ膜３の走査トンネル顕微鏡像である。Ａｕ（１１１）のテラス上にアントラセンＧＮＲのネットワークが確認できる。
アントラセン前駆体の他に、六員環が５個のペンタセン前駆体、７個のヘプタセン前駆体、９個のノナセン前駆体を利用することで、ペンタセンＧＮＲ、ヘプタセンＧＮＲ、ノナセンＧＮＲからなるＧＮＲネットワーク構造を形成することもできる。
上記の各ＧＮＲのリボン幅は、それぞれ、ペンタセンＧＮＲが１．２ｎｍ程度、ヘプタセンＧＮＲが１．７ｎｍ程度、ノナセンＧＮＲが２．２ｎｍ程度である。
一般に、ＧＮＲのバンドギャップはリボン幅に反比例することが判っている。前駆体の種類、即ちネットワークを形成する個々のＧＮＲのリボン幅は、所望するバンドギャップのサイズやＴＦＴ特性に応じて選択すれば良い。
以上説明したように、本実施形態によれば、個々のアントラセンＧＮＲ３ａが金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比で電界効果移動度が数十〜数百ｃｍ2／Ｖｓの優れた特性を実現し、電気特性のばらつきを抑制するＧＮＲ膜３が得られる。
（第２の実施形態）
本実施形態では、ＧＮＲ膜をチャネルに用いたトップゲート・トップコンタクト型ＴＦＴの構成について、その製造方法と共に説明する。
図４及び図５は、第２の実施形態によるトップゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す模式図であり、各図において、右側が平面図、左側が平面図の一点鎖線Ｉ−Ｉ'に沿った断面図である。
先ず、第１の実施形態で説明した図１の工程を経て、絶縁基板１上に金属膜２を形成し、金属膜２上にアントラセンＧＮＲ３ａのネットワークとされたＧＮＲ膜３を形成する。ＧＮＲ膜３がトップゲート・トップコンタクト型ＴＦＴのチャネルとなる。このときの様子を図４（ａ）に示す。
本実施形態では、ＧＮＲとして、アントラセンＧＮＲ３ａに代わって、ペンタセンＧＮＲ、ヘプタセンＧＮＲ、ノナセンＧＮＲのうちのいずれかのＧＮＲを形成しても良い。
続いて、図４（ｂ）に示すように、金属膜２及びＧＮＲ膜３上に、電子線リソグラフィー、蒸着法、リフトオフを用いて、チャネルとなるＧＮＲ膜３の両端に接続されるソース電極４及びドレイン電極５を形成する。
後述するように、ソース電極４及びドレイン電極５の下層領域以外の金属膜２は後工程のウェットエッチングにより除去される。そのため、ソース電極４及びドレイン電極５に利用する金属種は、金属膜２をなす金属種に対して十分なエッチング耐性を必要とする。Ａｕ（１１１）のウェットエッチングにＨＮＯ3＋ＨＣｌ混合水溶液を用いた場合、このエッチャントに溶解し難いＣｒ，Ｔｉはソース電極４及びドレイン電極５の金属種として適当である。
先ず、金属膜２及びＧＮＲ膜３上に、ソース電極４及びドレイン電極５を形成するための２層レジストをスピンコートする。下層の犠牲層レジストには商品名PMGI SFG2S(Michrochem社製)、上層の電子線レジストには、商品名ZEP520A(日本ゼオン社製)を商品名ZEP-A(日本ゼオン社製)で１：１に希釈したレジストを用いる。
次に、電子線リソグラフィーにより、ソース電極４−ドレイン電極５間の距離が１０ｎｍ〜５０ｎｍ程度のレジストパターンを形成した後、電極材料として例えばＴｉ，Ｃｒを順次、１×１０-5Ｐａ以下の高真空下で蒸着法により堆積する。Ｔｉでは蒸着速度が０．０５ｎｍ／ｓ〜０．１ｎｍ／ｓ程度、膜厚が１ｎｍ程度、Ｃｒでは蒸着速度が０．１ｎｍ／ｓ〜１ｎｍ／ｓ程度、膜厚が３０ｎｍ程度とする。
電極材料の堆積方法としては、蒸着法に限定されることはなく、他に、スパッタ法、パルスレーザ堆積法等を利用することもできる。
電極材料を堆積した後に、電極材料にリフトオフを行うことにより、ソース電極４及びドレイン電極５が形成される。
続いて、図４（ｃ）に示すように、ソース電極４及びドレイン電極５の下層領域以外の金属膜２をウェットエッチングにより除去する。これにより、絶縁基板１とＧＮＲ膜３との間に空隙６が形成される。
ここでは、金属膜２のウェットエッチングには、約６０℃のＨＮＯ3（６．５vol％）＋ＨＣｌ（１７．５vol％)の混合水溶液をエッチャントとして用いる。
ウェットエッチングによって得られる図４（ｃ）の構造体では、チャネルが電極間で架橋された状態なるために切断され易い。そのため、ウェットエッチング後の洗浄、乾燥処理には細心の注意が必要である。ここでは、純水で洗浄、イソプロピルアルコールでリンス処理を順次行った後、続く乾燥処理では、溶液の表面張力や毛管力によるチャネルの切断を防ぐことを目的にＣＯ2ガスを用いた超臨界乾燥処理を行う。
続いて、図５（ａ）に示すように、原子層堆積(ＡＬＤ)法を用いて、ゲート絶縁膜７を形成する。ここでは、ゲート絶縁膜として例えばＨｆＯ2を５ｎｍ〜１０ｎｍ程度の膜厚に形成する。ＡＬＤの条件としては、前駆体にtetrakis (dimethylamino) hafnium及びＨ2Ｏを用い、堆積温度は２５０℃程度とする。
ＡＬＤ法では、堆積方向に指向性がないため、図５（ａ）に示すように、ＨｆＯ2がチャネル全体を包含し、更に、空隙６の内壁面を覆うように形成される。トップゲート・トップコンタクト型ＴＦＴではチャネル上面のＨｆＯ2がゲート絶縁膜７として機能することになる。
ゲート絶縁膜には他に、Ａｌ2Ｏ3，Ｓｉ3Ｎ4，ＨｆＳｉＯ，ＨｆＡｌＯＮ，Ｙ2Ｏ3，ＳｒＴｉＯ3，ＰｂＺｒＴｉＯ3，ＢａＴｉＯ3等を使用することができ、それらの成膜方法に特に制限はなく、絶縁膜の種類に応じて適宜選択することができる。
続いて、図５（ｂ）に示すように、ゲート絶縁膜７上にゲート電極８を形成する。
詳細には、上記のソース電極４及びドレイン電極５を形成する工程と同様にして、電子線リソグラフィーでゲート電極８のレジストパターンを形成し、蒸着法、リフトオフによりゲート電極８を形成する。ゲート電極８は、例えばソース電極４及びドレイン電極５と同様の蒸着条件及び膜厚でＣｒ／Ｔｉの２層構造に形成する。
次に、ソース電極４及びドレイン電極５の夫々と導通をとるための電極開口部７ａをゲート絶縁膜７に形成する。
電子線リソグラフィーにより、商品名ZEP520A(日本ゼオン社製)の単層レジストからなる電極開口パターンを形成し、塩素系の混合ガス(例えば、ＢＣｌ3＋Ｃｌ2＋Ｏ2)を用いた反応性イオンエッチングにより電極開口パターンから露出するＨｆＯ2を除去する。以上により、ゲート絶縁膜７に電極開口部７ａが形成される。
以上により、アントラセンＧＮＲ３ａのネットワークとされたＧＮＲ膜３をチャネルに用いたトップゲート・トップコンタクト型ＴＦＴが得られる。
以上説明したように、本実施形態によれば、個々のアントラセンＧＮＲ３ａが金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比で電界効果移動度が数十〜数百ｃｍ2／Ｖｓの優れた特性を実現し、電気特性のばらつきを抑制するＧＮＲ膜３をチャネルとして備えた、信頼性の高いトップゲート・トップコンタクト型ＴＦＴが実現する。
（第３の実施形態）
本実施形態では、ＧＮＲ膜をチャネルに用いたボトムゲート・トップコンタクト型ＴＦＴの構成について、その製造方法と共に説明する。
図６及び図７は、第３の実施形態によるボトムゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す概略断面図である。
先ず、図６（ａ）に示すように、第１の実施形態で説明した図１の工程を経て、絶縁基板１上に金属膜２を形成し、金属膜２上にアントラセンＧＮＲ３ａのネットワークとされたＧＮＲ膜３を形成する。
本実施形態では、ＧＮＲとして、アントラセンＧＮＲ３ａに代わって、ペンタセンＧＮＲ、ヘプタセンＧＮＲ、ノナセンＧＮＲのうちのいずれかのＧＮＲを形成しても良い。
次に、金属膜２上にＧＮＲ膜３を覆うように保護膜１１を形成する。保護膜１１の材料には、例えばＣｒ2Ｏ3を用いる。
詳細には、金属膜２上にＧＮＲ膜３を形成した後、真空槽から暴露することなく、in situでＧＮＲ膜３上にＣｒを蒸着法で成膜する。蒸着速度は０．０１ｎｍ／ｓ〜０．０５ｎｍ／ｓ程度、膜厚は１ｎｍ〜３ｎｍ程度とする。次に、大気中に曝すことで自然酸化により、Ｃｒが酸化されて酸化物（Ｃｒ2Ｏ3）となり、保護膜１１が形成される。この保護膜１１は、後述するように、チャネルの転写の際に用いる有機系支持膜の残留物からチャネルを保護する機能を有する。
保護膜１１は、容易に酸化して絶縁化する性質と、ＧＮＲ３ａを構成するＣと化学結合し難い性質との両方を備える必要がある。
保護膜１１の材料としては、Ｃｒ2Ｏ3の他に、例えば、ＳｉＯ2，Ａｌ2Ｏ3，Ｓｃ2Ｏ3、ＭｎＯ2，ＺｎＯ，Ｙ2Ｏ3，ＺｒＯ2，ＭｏＯ3，ＲｕＯ2を用いることもできる。その一方で、ＴｉやＮｉは、容易に酸化してＴｉＯ2やＮｉＯとなるが、それらをＧＮＲ上に堆積すると、界面においてＴｉＣｘやＮｉＣｘが形成され、ＧＮＲの物性に影響を与えることから適当ではない。
続いて、図６（ｂ）に示すように、保護膜１１上に支持膜１２を形成する。支持膜１２は、アクリル樹脂のpolymethyl methacrylate(PMMA)を１００ｎｍ〜５００ｎｍ程度の膜厚にスピンコートして形成する。
PMMAの他に支持膜には、エポキシ樹脂、熱剥離テープ、粘着テープ、各種のフォトレジストや電子線レジスト、或いはこれらの積層膜を用いることも可能である。
続いて、図６（ｃ）に示すように、金属膜２を、例えばＨＮＯ3＋ＨＣｌの混合水溶液を用いたウェットエッチングにより除去し、絶縁基板１から、支持膜１２、保護膜１１、及びＧＮＲ膜３からなる構造体を切り離す。
次に、当該構造体に対して、純水洗浄及び乾燥処理を施した後、上面にゲート電極１３及びこれを覆うゲート絶縁膜１４が形成された転写絶縁基板１５上に、ＧＮＲ膜３とゲート絶縁膜１４とが接触するように、当該構造体を転写する。
転写の後、支持膜１２を７０℃程度のアセトンに浸漬して除去し、イソプロピルアルコールでリンス処理を施す。
一般的に、グラフェン上のPMMAは完全に除去することが難しく、グラフェンの特性を劣化させることが知られている。本実施形態では、ＧＮＲ膜３上に保護膜１１が形成されているため、ＧＮＲ膜３上に支持膜１２のPMMAの残留物が直接付着することが抑制される。
ここで、転写絶縁基板１５には、例えば表面に熱酸化膜が形成されたＳｉ基板を用いる。また、第２の実施形態と同様に、電子線リソグラフィー、蒸着法、リフトオフを用いてＣｒ／Ｔｉのゲート電極１３を形成した後、ゲート電極１３を覆うようにＡＬＤ法によりＨｆＯ2のゲート絶縁膜１４を形成している。
転写絶縁基板１５には、平坦性を要すること以外に制限はなく、例えば、ディスプレ等への応用のため、透明なガラス基板、或いはフレキシブルなＰＥＴ基板等を用いることもできる。また、ゲート電極１３、更に後述のソース電極及びドレイン電極の金属種についても特に制限はなく、Ａｕ／Ｔｉ，Ｐｔ／Ｔｉ，Ｐｄ／Ｔｉ、或いは透明電極材料のＩＴＯ(酸化インジウムスズ)、Ｉｎ2Ｏ3，ＳｎＯ2，ＡｌＺｎＯ，ＧａＺｎＯを用いることも可能である。
続いて、電子線リソグラフィーにより、ソース電極及びドレイン電極を形成するための電極のレジストパターンを形成する。ここで、ソース電極−ドレイン電極間の距離を１０ｎｍ〜５０ｎｍ程度に設計する。ソース電極及びドレイン電極とチャネルとの間に導通をとるため、図７（ａ）に示すように、保護膜１１でソース電極及びドレイン電極の形成される領域の部分をウェットエッチングにより除去して、電極開口部１１ａを形成する。エッチャントには、例えば硝酸第二セリウムアンモニウムを用いる。
続いて、図７（ｂ）に示すように、ゲート電極１３を形成した方法と同様に、Ｃｒ／Ｔｉを蒸着し、リフトオフすることにより、ソース電極１６及びドレイン電極１７が形成される。
以上により、転写法を用いて、アントラセンＧＮＲ３ａのネットワークとされたＧＮＲ膜３をチャネルに用いたボトムゲート・トップコンタクト型ＴＦＴが得られる。
以上説明したように、本実施形態によれば、個々のアントラセンＧＮＲ３ａが金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比で電界効果移動度が数十〜数百ｃｍ2／Ｖｓの優れた特性を実現し、電気特性のばらつきを抑制するＧＮＲ膜３をチャネルとして備えた、信頼性の高いボトムゲート・トップコンタクト型ＴＦＴが実現する。
（第４の実施形態）
本実施形態では、ＧＮＲ膜をチャネルに用いたトップゲート・トップコンタクト型ＴＦＴの構成について、その製造方法と共に説明する。
図８は、第４の実施形態によるトップゲート・トップコンタクト型ＴＦＴの製造方法を工程順に示す概略断面図である。
先ず、第３の実施形態の図６（ａ）〜図６（ｂ）と同様の工程を実行する。
続いて、図８（ａ）に示すように、第３の実施形態と同様に、金属膜２を、例えばＨＮＯ3＋ＨＣｌの混合水溶液を用いたウェットエッチングにより除去し、絶縁基板１から、支持膜１２、保護膜１１、及びＧＮＲ膜３からなる構造体を切り離す。
次に、第３の実施形態と同様に、当該構造体に対して、純水洗浄及び乾燥処理を施した後、転写絶縁基板１５上に、ＧＮＲ膜３と転写絶縁基板１５の上面とが接触するように、当該構造体を転写する。
転写の後、支持膜１２を７０℃程度のアセトンに浸漬して除去し、イソプロピルアルコールでリンス処理を施す。
続いて、第３の実施形態と同様に、電子線リソグラフィーにより、ソース電極及びドレイン電極を形成するための電極のレジストパターンを形成する。ここで、ソース電極−ドレイン電極間の距離を１０ｎｍ〜５０ｎｍ程度に設計する。ソース電極及びドレイン電極とチャネルとの間に導通をとるため、図８（ｂ）に示すように、保護膜１１でソース電極及びドレイン電極の形成される領域の部分をウェットエッチングにより除去して、電極開口部１１ａを形成する。
続いて、図８（ｃ）に示すように、例えばＣｒ／Ｔｉを蒸着し、リフトオフすることにより、ソース電極２１及びドレイン電極２２が形成される。
続いて、図８（ｄ）に示すように、電子線リソグラフィーにより、ゲートスタックのレジストパターンを形成し、ゲート絶縁膜２３、ゲート電極２４を順次、蒸着法により形成する。
ゲート絶縁膜２３には、例えば膜厚が５ｎｍ〜１０ｎｍ程度のＨｆＯ2を用いる。１×１０-5Ｐａ以下の真空中にＯ2ガスを導入しながらＨｆを蒸着することにより、Ｈｆの酸化物であるＨｆＯ2のゲート絶縁膜２３が形成される。ゲート電極２４には、ソース電極２１及びドレイン電極２２と同様に、例えばＣｒ／Ｔｉを蒸着する。そして、リフトオフを行うことにより、ゲート絶縁膜２３及びその上のゲート電極２４のゲートスタック構造が形成される。
以上により、転写法を用いて、アントラセンＧＮＲ３ａのネットワークとされたＧＮＲ膜３をチャネルに用いたトップゲート・トップコンタクト型ＴＦＴが得られる。
以上説明したように、本実施形態によれば、個々のアントラセンＧＮＲ３ａが金属性の混入がなく完全な半導体性とされており、オフ電流を低減し、実用上十分な１０5以上の高い電流オン／オフ比で電界効果移動度が数十〜数百ｃｍ2／Ｖｓの優れた特性を実現し、電気特性のばらつきを抑制するＧＮＲ膜３をチャネルとして備えた、信頼性の高いトップゲート・トップコンタクト型ＴＦＴが実現する。
以下、グラフェン膜、電子装置、及び電子装置の製造方法の諸態様を、付記としてまとめて記載する。
（付記１）長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成することを特徴とするグラフェン膜。
（付記２）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする付記１に記載のグラフェン膜。
（付記３）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする付記２に記載のグラフェン膜。
（付記４）絶縁材料と、
前記絶縁材料の上方に形成されたグラフェン膜と、
前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に形成された電極と
を含み、
前記グラフェン膜は、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成することを特徴とする電子装置。
（付記５）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする付記４に記載の電子装置。
（付記６）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする付記５に記載の電子装置。
（付記７）前記絶縁材料は、絶縁性結晶の基板であることを特徴とする付記４〜６のいずれか１に記載の電子装置。
（付記８）絶縁材料の上方に、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成するグラフェン膜を形成する工程と、
前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に電極を形成する工程と
を含むことを特徴とする電子装置の製造方法。
（付記９）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする付記８に記載の電子装置の製造方法。
（付記１０）前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする付記９に記載の電子装置の製造方法。
（付記１１）前記グラフェン膜を、前記絶縁材料上に形成された金属膜上に形成し、
前記金属膜の前記グラフェン膜下に位置する部位を一部除去することを特徴とする付記８〜１０のいずれか１に記載の電子装置の製造方法。
（付記１２）前記絶縁材料は、絶縁性結晶の基板であることを特徴とする付記８〜１１のいずれか１に記載の電子装置の製造方法。
１ 絶縁基板
２ 金属膜
３ ＧＮＲ膜
３ａ ＧＮＲ
４，１６，２１ ソース電極
５，１７，２２ ドレイン電極
６ 空隙
７，１４，２３ ゲート絶縁膜
７ａ，１１ａ 電極開口部
８，１３，２４ ゲート電極
１１ 保護膜
１２ 支持膜
１５ 転写絶縁基板

Claims (12)

  1. 長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成することを特徴とするグラフェン膜。
  2. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする請求項１に記載のグラフェン膜。
  3. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする請求項２に記載のグラフェン膜。
  4. 絶縁材料と、
    前記絶縁材料の上方に形成されたグラフェン膜と、
    前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に形成された電極と
    を含み、
    前記グラフェン膜は、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成することを特徴とする電子装置。
  5. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする請求項４に記載の電子装置。
  6. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする請求項５に記載の電子装置。
  7. 前記絶縁材料は、絶縁性結晶の基板であることを特徴とする請求項４〜６のいずれか１項に記載の電子装置。
  8. 絶縁材料の上方に、長手方向に沿ったエッジ構造がアームチェア型とされたリボン形状の複数のグラフェンにより、ネットワーク構造を構成するグラフェン膜を形成する工程と、
    前記絶縁材料の上方で、前記グラフェン膜の下方又は上方に電極を形成する工程と
    を含むことを特徴とする電子装置の製造方法。
  9. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列してなるものであることを特徴とする請求項８に記載の電子装置の製造方法。
  10. 前記グラフェンは、短手方向に炭素原子の六員環が３個以上結合して並列する部分の幅が０．７ｎｍ以上であることを特徴とする請求項９に記載の電子装置の製造方法。
  11. 前記グラフェン膜を、前記絶縁材料上に形成された金属膜上に形成し、
    前記金属膜の前記グラフェン膜下に位置する部位を一部除去することを特徴とする請求項８〜１０のいずれか１項に記載の電子装置の製造方法。
  12. 前記絶縁材料は、絶縁性結晶の基板であることを特徴とする請求項８〜１１のいずれか１項に記載の電子装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017043495A (ja) * 2015-08-24 2017-03-02 富士通株式会社 ヘテロ接合グラフェンナノリボン、共鳴トンネルダイオード及びその製造方法
WO2017131190A1 (ja) * 2016-01-28 2017-08-03 国立大学法人名古屋大学 ポリマー及びその製造方法
JP2017139389A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2020047646A (ja) * 2018-09-14 2020-03-26 富士通株式会社 電子装置及びその製造方法
JP7510860B2 (ja) 2020-12-01 2024-07-04 富士通株式会社 半導体装置、情報処理装置、及び半導体装置の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170117417A1 (en) * 2015-07-13 2017-04-27 Board Of Regents, The University Of Texas System Integration of air-sensitive two-dimensional materials on arbitrary substrates for the manufacturing of electronic devices
CN105679678A (zh) * 2016-03-18 2016-06-15 武汉华星光电技术有限公司 一种石墨烯薄膜晶体管的制备方法
EP3231768A1 (en) 2016-04-13 2017-10-18 Nokia Technologies Oy An apparatus and method comprising a two dimensional channel material and an electrode comprising a conductive material with a coating of a two-dimensional material

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120205606A1 (en) * 2011-02-14 2012-08-16 Dongguk University Industry-Academic Cooperation Foundation Nonvolatile Memory Device Using The Resistive Switching of Graphene Oxide And The Fabrication Method Thereof
US20120261644A1 (en) * 2011-04-18 2012-10-18 International Business Machines Corporation Structure and method of making graphene nanoribbons
JP2013021149A (ja) * 2011-07-12 2013-01-31 National Institute Of Advanced Industrial & Technology グラフェンの合成方法並びに半導体装置及びその製造方法
JP2013542546A (ja) * 2010-03-08 2013-11-21 ウィリアム・マーシュ・ライス・ユニバーシティ グラフェン／格子混成構造に基づいた透明電極

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9365428B2 (en) * 2013-07-12 2016-06-14 Florida State University Research Foundation, Inc. Graphene nanoribbons and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013542546A (ja) * 2010-03-08 2013-11-21 ウィリアム・マーシュ・ライス・ユニバーシティ グラフェン／格子混成構造に基づいた透明電極
US20120205606A1 (en) * 2011-02-14 2012-08-16 Dongguk University Industry-Academic Cooperation Foundation Nonvolatile Memory Device Using The Resistive Switching of Graphene Oxide And The Fabrication Method Thereof
US20120261644A1 (en) * 2011-04-18 2012-10-18 International Business Machines Corporation Structure and method of making graphene nanoribbons
JP2013021149A (ja) * 2011-07-12 2013-01-31 National Institute Of Advanced Industrial & Technology グラフェンの合成方法並びに半導体装置及びその製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JINMING CAI ET AL.: "Atomically precise bottom-up fabrication of graphene nanoribbons", NATURE, vol. 466, JPN6017010119, 22 July 2010 (2010-07-22), pages 470 - 472, ISSN: 0003524427 *

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017043495A (ja) * 2015-08-24 2017-03-02 富士通株式会社 ヘテロ接合グラフェンナノリボン、共鳴トンネルダイオード及びその製造方法
WO2017131190A1 (ja) * 2016-01-28 2017-08-03 国立大学法人名古屋大学 ポリマー及びその製造方法
JPWO2017131190A1 (ja) * 2016-01-28 2018-11-22 国立大学法人名古屋大学 ポリマー及びその製造方法
JP2017139389A (ja) * 2016-02-04 2017-08-10 富士通株式会社 半導体装置及び半導体装置の製造方法
JP2020047646A (ja) * 2018-09-14 2020-03-26 富士通株式会社 電子装置及びその製造方法
JP7052657B2 (ja) 2018-09-14 2022-04-12 富士通株式会社 電子装置及びその製造方法
JP7510860B2 (ja) 2020-12-01 2024-07-04 富士通株式会社 半導体装置、情報処理装置、及び半導体装置の製造方法

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