JP2015100174A - バランス補正装置及び蓄電装置 - Google Patents

Abstract

【課題】制御回路間でスイッチング素子を制御する信号の同期が取れていないことに起因して生じる問題の発生を防ぐ。【解決手段】２つのスイッチング素子を相補的にオンオフ制御することにより複数の蓄電セルに対する電流の供給を制御し、それによりインダクタを介して蓄電セル間で電力の授受を生じさせて蓄電セル間の電圧を均等化させるコンバータ方式のバランス補正ユニットを複数備えたバランス補正回路１において、上記バランス補正ユニットの夫々にスイッチング素子の制御信号の生成に用いる共通のタイミング信号を供給するようにする。例えばバランス補正回路１は、第２のバランス補正ユニットが生成する制御信号と当該バランス補正ユニットの第２の蓄電セルの正極との間に生じる電圧差によって充電される容量素子に印加される電圧の変化に基づき第１のバランス補正ユニットに供給するタイミング信号を生成する。【選択図】図８

Description

この発明は、直列接続された複数の蓄電セルからなる集合電池において、蓄電セル間又は直列接続された複数の蓄電セルからなる蓄電モジュール間の電圧を均等化するバランス補正装置及び蓄電装置に関する。

複数の蓄電セルが直列接続されてなる集合電池にあっては、放電能力の低下や寿命の短縮化を防ぐために蓄電セル間の電圧（起電力）のばらつきを抑える必要がある。とくに電気自動車等に用いられる蓄電装置のように、多数の蓄電セルからなる集合電池については蓄電セル間の電圧のばらつきを厳密に抑えることが求められる。

蓄電セル間の電圧を均等化させる仕組みとして、例えば、特許文献１には、直列接続された２次電池Ｂ１，Ｂ２の接続点にインダクタＬの一端を接続しておき、インダクタＬの他端を電池Ｂ１の他端に接続して形成される第１閉回路に電流を流す第１モードと、インダクタＬの他端を電池Ｂ２の他端に接続して形成される第２閉回路に電流を流す第２モードとを短時間ずつ交互に繰り返す動作（スイッチング動作）を適当な期間、実行することにより、電池Ｂ１と電池Ｂ２の電圧を均等化する、いわゆるコンバータ方式のバランス補正方法について開示されている。

特開２００１−１８５２２９号公報

図２３にコンバータ方式のバランス補正回路７の一例を示す。同図に示すように、蓄電セルＢ１とＢ２とが直列接続されて集合電池３を構成している。蓄電セルＢ１の正負端子間には、スイッチング素子Ｓ１並びに容量素子Ｃ１が、蓄電セルＢ２の正負端子間には、スイッチング素子Ｓ２並びに容量素子Ｃ２が、夫々接続されている。またスイッチング素子Ｓ１、Ｓ２の共通接続点Ｊ３と、蓄電セルＢ１，Ｂ２の接続点Ｊ１との間にインダクタＬが接続されている。

スイッチング素子Ｓ１，Ｓ２は、制御回路１０によって生成される制御信号φ１，φ２によって制御されるゲートドライバＧ１，Ｇ２によって、一方のスイッチング素子がオンのときは他方のスイッチング素子がオフするように互いに相補的に動作する。容量素子Ｃ１，Ｃ２は、例えば、スイッチング素子のオンオフ動作に起因して生じるノイズの低減、スイッチング素子のオンオフ動作により蓄電セルＢ１，Ｂ２に生じる電圧変化の緩和等を目的として設けられる。

制御回路１０は、制御信号φ１，φ２によってゲートドライバＧ１，Ｇ２を制御することにより、スイッチング素子Ｓ１及びスイッチング素子Ｓ２を所定のデューティ比で交互にオンオフ制御する。これによりインダクタＬを介して蓄電セルＢ１と蓄電セルＢ２との間でエネルギーの授受が行われ、その結果、蓄電セルＢ１と蓄電セルＢ２の電圧が均等化される。

図２４（ａ）は、制御回路１０が、スイッチング素子Ｓ１，Ｓ２のオンオフ制御を行っている期間に生成する、制御信号φ１，φ２の波形である。上記期間中、制御回路１０は、例えば、同図に示すような同一周期で相補的にオンオフされる方形波からなる制御信号φ１，φ２を生成する。

図２４（ｂ）〜（ｄ）は、スイッチング素子Ｓ１，Ｓ２のオンオフ制御を行っている期間にインダクタＬを流れる電流ｉＬ（以下、回生電流とも称する。）の波形である。このうち図２４（ｂ）は、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも高いときにインダクタＬを流れる電流ｉＬの波形であり、図２４（ｃ）は、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも低いときにインダクタＬを流れる電流ｉＬの波形であり、図２４（ｄ）は、蓄電セルＢ１の電圧Ｅ１と蓄電セルＢ２の電圧Ｅ２とが均等である（略等しい）ときにインダクタＬを流れる電流ｉＬの波形である。

２つの蓄電セルＢ１，Ｂ２に電圧差が存在する場合、第１経路及び第２経路に交互に電流ｉＬが流れることにより蓄電セルＢ１と蓄電セルＢ２との間でエネルギーの授受が行われ、その結果、両者の電圧が均等化されてセルバランスが確保される。

ここで以上に示した構成は蓄電セルの数が２つの場合であるが、蓄電セルが３つ以上である場合に拡張することもできる。

図２５は３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路７の一例である。同図において、制御回路１０Ａは、スイッチング素子Ｓ１，Ｓ２を相補的にオンオフして蓄電セルＢ１の電圧と蓄電セルＢ２の電圧を均等化させ、また制御回路１０Ｂは、スイッチング素子Ｓ３，Ｓ４を相補的にオンオフして蓄電セルＢ２の電圧と蓄電セルＢ３の電圧を均等化させる。これらの制御によって蓄電セルＢ２の電圧は２つの蓄電セルＢ１，Ｂ３の双方の電圧と均等化され、その結果、３つの蓄電セルＢ１，Ｂ２，Ｂ３の電圧が均等化される。

ここで同図に示すバランス補正回路７において、制御回路１０Ａと制御回路１０Ｂとは独立して、即ち制御回路１０Ａによるスイッチング素子Ｓ１，Ｓ２のオンオフ制御に並行して制御回路１０Ｂによるスイッチング素子Ｓ３，Ｓ４のオンオフ制御を行うこと（以下、並行制御とも称する。）も可能である。しかし並行制御が行われる場合、各制御回路１０Ａ，１０Ｂがスイッチング素子のオンオフ制御に際してスイッチング素子に入力する（スイッチング素子のゲートに与える）制御信号の周波数の同期が取れていないと、例えば、次のような問題が生じ得る。

図２６は、上記並行制御が行われているときのスイッチング素子Ｓ２の制御信号φ２の波形、スイッチング素子Ｓ３の制御信号φ３の波形、図２５の接続点Ｊ４２の電圧の波形（制御回路１０Ａがスイッチング素子Ｓ１，Ｓ２をオンオフ制御することに由来する波形（符号（ａ）で示す波形）、制御回路１０Ｂがスイッチング素子Ｓ３，Ｓ４をオンオフ制御することに由来する波形（符号（ｂ）で示す波形）、並びに、符号（ａ）で示す波形と符号（ｂ）で示す波形とを重畳（合成）した波形（符号（ｃ）で示す波形））を例示したものである。尚、同図にはスイッチング素子Ｓ１，Ｓ４の制御信号φ１，φ４の波形は示していないが、制御信号φ１の波形は制御信号φ２の波形を逆位相にしたものとなり、制御信号φ４の波形は制御信号φ３の波形を逆位相にしたものとなる。

同図に示すように、制御信号φ２と制御信号φ３の同期がとれていないために両者の位相差が時間経過とともに変化している。またこれに伴い、符号（ａ）で示す波形及び符号（ｂ）で示す波形の位相差も変化している。このため、実際に接続点Ｊ４２に現れる電圧波形（ｃ）は多数の周波数成分を含んだ時間的に安定しない乱れた波形になっている。ここでこうした電圧波形は、ノイズや騒音、回生電流の異常、異常発振等の問題が生じさせる要因となり得る。

本発明は、上記課題を解決すべくなされたもので、制御回路間でスイッチング素子を制御する信号の同期が取れていないことに起因して生じる問題を防ぐことが可能なバランス補正装置及び蓄電装置を提供することを目的とする。

上記目的を達成するための本発明のうちの一つは、直列接続された複数の蓄電セルからなる集合電池における、前記蓄電セル間又は直列接続された複数の前記蓄電セルからなる蓄電モジュール間の電圧を均等化するバランス補正装置であって、直列接続された第１の前記蓄電モジュールと第２の前記蓄電モジュールとの接続点にその一端が接続される、インダクタと、前記第１の蓄電モジュールの正負端子間に前記インダクタとともに直列接続される、第１のスイッチング素子と、前記第２の蓄電モジュールの正負端子間に前記インダクタとともに直列接続される、第２のスイッチング素子と、前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフ制御することにより前記蓄電モジュールの夫々に対する電流の供給を制御し、それにより前記インダクタを介して前記蓄電モジュール間で電力の授受を生じさせて前記蓄電モジュール間の電圧を均等化させる、スイッチング制御部とを備えて構成される、複数のバランス補正ユニットを備え、一の前記バランス補正ユニットの前記第１の蓄電モジュールが、他の一の前記バランス補正ユニットの前記第２の蓄電モジュールと同一の前記蓄電モジュールとなるように結線されており、前記バランス補正ユニットの夫々の前記スイッチング制御部に、前記バランス補正ユニットの夫々の前記スイッチング制御部に対して、前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフ制御すべく前記第１のスイッチング素子及び前記第２のスイッチング素子に入力する制御信号の生成に用いる共通のタイミング信号を供給する、タイミング信号供給部を備えることとする。

本発明の他の一つは、上記バランス補正装置であって、前記タイミング信号供給部が、前記タイミング信号を前記バランス補正ユニットの夫々の前記スイッチング制御部に対して直接供給する。

本発明の他の一つは、上記バランス補正装置であって、前記タイミング信号供給部は、前記タイミング信号を第２の前記バランス補正ユニットの前記スイッチング制御部に供給する第１の回路と、前記第２のバランス補正ユニットが前記タイミング信号供給部から供給を受けた前記タイミング信号を第１の前記バランス補正ユニットの前記スイッチング制御部に供給する第２の回路と、を備えることとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部が生成する前記制御信号に基づきタイミング信号を生成し、生成した前記タイミング信号を前記第１のバランス補正ユニットの前記スイッチング制御部に供給することとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部が生成する前記制御信号と当該第２のバランス補正ユニットの前記第２の蓄電モジュールの正極との間に生じる電圧差によって充電される容量素子に印加される電圧の変化に基づき前記タイミング信号を生成することとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記容量素子に印加される電圧を整流することにより得られる電圧によって前記容量素子を充電することとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記容量素子に印加される電圧を分圧することにより得られる分圧電圧に基づき前記タイミング信号を生成することとする。

本発明の他の一つは、上記バランス補正装置であって、前記２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部の前記第１のスイッチング素子、前記第２のスイッチング素子、及び前記インダクタの共通接続部に生じる電圧に基づき前記タイミング信号を生成することとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記共通接続部に生じる電圧を整流することにより得られる電圧の変化に基づき前記タイミング信号を生成することとする。

本発明の他の一つは、上記バランス補正装置であって、前記第２の回路は、前記共通接続部に生じる電圧を分圧することにより得られる電圧の変化に基づき前記タイミング信号を生成することとする。

本発明の他の一つは、蓄電装置であって、前記複数の蓄電セルと上記バランス補正装置を備えることとする。

その他、本願が開示する課題、及びその解決方法は、発明を実施するための形態の欄、及び図面により明らかにされる。

本発明によれば、制御回路間でスイッチング素子を制御する信号の同期が取れていないことに起因して生じる問題を防ぐことができる。

バランス補正回路１の一例である。 （ａ）は、制御回路１０が第１の期間に出力する制御信号φ１，φ２の波形であり、（ｂ）乃至（ｄ）は、第１の期間においてインダクタＬを流れる電流の波形である。 ３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路１の一例である。 ４つの蓄電セルＢ１〜Ｂ４の電圧の均等化に対応したバランス補正回路１の一例である。 第１実施例として示すバランス補正回路１である。 第１実施例として示すバランス補正回路１の変形例である。 第１実施例として示すバランス補正回路１の変形例である。 第２実施例として示すバランス補正回路１（蓄電セルが３つの場合）である。 制御信号φ４の電圧波形と制御回路１０Ａに供給されるタイミング信号の電圧波形の一例である。 第２実施例として示すバランス補正回路１の変形例である。 第２実施例として示すバランス補正回路１（蓄電セルが４つの場合）である。 制御信号φ６の電圧波形と制御回路１０Ｂに供給されるタイミング信号の電圧波形の一例である。 制御信号φ４の電圧波形と制御回路１０Ａに供給されるタイミング信号の電圧波形の一例である。 第３実施例として示すバランス補正回路１（蓄電セルが３つの場合）である。 第２のバランス補正ユニットの共通接続点Ｊ６４の電圧波形と制御回路１０Ａに供給されるタイミング信号の電圧波形の一例である。 第３実施例として示すバランス補正回路１の変形例である。 第３実施例として示すバランス補正回路１（蓄電セルが４つの場合）である。 制御信号φ６の電圧波形と制御回路１０Ｂに供給されるタイミング信号の電圧波形の一例である。 制御信号φ４の電圧波形と制御回路１０Ａに供給されるタイミング信号の電圧波形の一例である。 制御回路１０がタイミング信号に同期させた制御信号を生成する仕組みを説明する図である。 制御信号生成回路１０１が制御信号φｉ，φｉ＋１を生成する様子を説明する図である。 鋸波生成回路１０１１がタイミング信号に同期させた鋸波を生成する仕組みを説明する図である。 コンバータ方式のバランス補正回路７の一例である。 （ａ）は、制御回路１０が第１の期間に出力する制御信号φ１，φ２の波形であり、（ｂ）乃至（ｄ）は、第１の期間においてインダクタＬを流れる電流の波形である。 ３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路７の一例である。 制御信号の周波数の同期が取れていない場合に接続点Ｊ４２に生じる波形の一例である。

以下、本発明の実施形態について説明する。尚、以下の説明において、同一又は類似の部分に同一の符号を付して重複する説明を省略することがある。また符号の添字部分を省略して同一の構成要素を総称することがある（例えば、制御回路１０Ａ，１０Ｂ，１０Ｃを制御回路１０と総称する）。

［バランス補正回路の基本構成］
図１にコンバータ方式のバランス補正回路１（バランス補正装置）の一例を示している。バランス補正回路１は、例えば、直列接続された複数の蓄電セルからなる集合電池を利用する蓄電装置（電気自動車、ハイブリッド自動車、電気二輪車、鉄道車両、昇降機、系統連携用蓄電装置、パーソナルコンピュータ、ノートブック型コンピュータ、携帯電話機、スマートフォン、ＰＤＡ機器等）に適用される。蓄電セルは、例えば、リチウムイオン二次電池、リチウムイオンポリマー二次電池等であるが、電気二重層キャパシタ等の他の種類の蓄電素子であってもよい。

集合電池を構成している蓄電セル間で製造品質や劣化の度合いが異なる場合、蓄電セル間の電池特性（電池容量、放電電圧特性）に差が生じることがあり、この電池特性の差に起因して、充放電時等に蓄電セル間の電圧にばらつきが生じることがある。そこでこのようなばらつきの発生を抑制すべく、バランス補正回路１は、蓄電セル間の電圧もしくは直列接続された複数の蓄電セルからなる蓄電モジュール間の電圧を均等化（セルバランスの確保）させるように動作する。

同図に示すように、直列接続された蓄電セルＢ１，Ｂ２によって集合電池３が構成されている。集合電池３の正負端子３１，３２には、例えば、集合電池３に充電電流を供給する電流供給源（例えば、充電器、回生回路等）、集合電池３の起電力を利用して機能する負荷（例えば、モータ、電子回路、電気製品等）等が接続される。

蓄電セルＢ１の負極と蓄電セルＢ２の正極とを結ぶ線路（蓄電セルＢ１，Ｂ２の直列接続点を含む線路）には、インダクタＬの一端が接続している。インダクタＬの他端と蓄電セルＢ１の正極とを結ぶ線路には、スイッチング素子Ｓ１が設けられている。インダクタＬの他端と蓄電セルＢ２の負極とを結ぶ線路には、スイッチング素子Ｓ２が設けられている。

スイッチング素子Ｓ１，Ｓ２は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)を用いて構成されている。スイッチング素子Ｓ１，Ｓ２は、制御回路１０（スイッチング制御部）によって生成される制御信号φ１，φ２によって制御されるゲートドライバＧ１，Ｇ２によって、一方のスイッチング素子がオンのときは他方のスイッチング素子がオフするように互いに相補的に動作する。尚、スイッチング素子Ｓ１，Ｓ２はバイポーラトランジスタを用いて構成することもできる。

インダクタＬの一端と蓄電セルＢ１の正極との間には容量素子Ｃ１が、インダクタＬの一端と蓄電セルＢ２の負極との間には容量素子Ｃ２が、夫々設けられている。これらの容量素子Ｃ１，Ｃ２は、例えば、スイッチング素子のオンオフ動作に起因して生じるノイズの低減、スイッチング素子のオンオフ動作により蓄電セルＢ１，Ｂ２に生じる電圧変化の緩和などを目的として設けられている。尚、容量素子Ｃ１は、例えば、蓄電セルＢ１の正極と蓄電セルＢ２の負極との間などに設けてもよい。

制御回路１０は、制御信号生成回路１０１、デューティ比制御回路１０２、及び計測回路１０３（電圧計測部）を備える。制御回路１０は、例えば、演算装置（ＣＰＵ（Central Processing Unit），ＭＰＵ（Micro Processing Unit）等）及び記憶装置（ＲＡＭ（Random Access Memory），ＲＯＭ（Read Only Memory）等）を備えたマイクロコンピュータを用いて実現することができる。

制御信号生成回路１０１は、ゲートドライバＧ１，Ｇ２の夫々に供給する２相の制御信号φ１，φ２を生成する。より具体的には、制御信号生成回路１０１は、デューティ比制御回路１０２から入力される後述のデューティ比制御信号に応じて制御信号φ１，φ２を生成する。本実施形態では、制御信号φ１，φ２は、所定のデューティ比の２相（ハイレベル（High level)、ローレベル（Low level)）の方形波（例えばＰＷＭパルス（PWM:Pulse Width Modulation）であるものとする。

デューティ比制御回路１０２は、制御信号生成回路１０１が生成する制御信号φ１，φ２を制御するための信号（以下、デューティ比制御信号と称する）を生成し、生成したデューティ比制御信号を制御信号生成回路１０１に入力する。デューティ比制御回路１０２は、例えば、計測回路１０３の計測値から取得される蓄電セルＢ１，Ｂ２の電圧に応じて、蓄電セルＢ１，Ｂ２間の電圧が、迅速性、安全性、効率等を向上させる観点から適切に均等化されるようにデューティ比制御信号を生成する。

計測回路１０３は、バランス補正回路１を構成している線路の所定部位の電圧（例えば、接続点Ｊ４−Ｊ２間の電圧、接続点Ｊ２−Ｊ７の間の電圧等）の計測値をリアルタイムに取得し、取得した計測値を制御信号生成回路１０１やデューティ比制御回路１０２に伝達する。

続いて、以上の構成からなるバランス補正回路１の基本的な動作について、図２を参照しつつ説明する。

図２（ａ）は、制御回路１０が、スイッチング素子Ｓ１，Ｓ２のオンオフ制御を行っている期間に生成する、制御信号φ１，φ２の波形である。上記期間において、制御回路１０は、例えば、同一周期で相補的にオンオフされる方形波からなる制御信号φ１，φ２を生成する。

図２（ｂ）〜（ｄ）は、スイッチング素子Ｓ１，Ｓ２のオンオフ制御を行っている期間にインダクタＬを流れる電流ｉＬ（以下、回生電流とも称する。）の波形である。このうち図２（ｂ）は、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも高いときにインダクタＬを流れる電流ｉＬの波形であり、図２（ｃ）は、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも低いときにインダクタＬを流れる電流ｉＬの波形であり、図２（ｄ）は、蓄電セルＢ１の電圧Ｅ１と蓄電セルＢ２の電圧Ｅ２とが均等である（略等しい）ときにインダクタＬを流れる電流ｉＬの波形である。

図２（ｂ）に示すように、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも高いとき（Ｅ１＞Ｅ２）、スイッチング素子Ｓ１がオンでスイッチング素子Ｓ２がオフの期間中は、主に蓄電セルＢ１の正極→接続点Ｊ５→接続点Ｊ４→スイッチング素子Ｓ１→接続点Ｊ３→インダクタＬ→接続点Ｊ２→接続点Ｊ１→蓄電セルＢ１の負極の経路（以下、これを第１経路と称する。）で電流ｉＬが流れる。つまりこの期間中は主に図１に示す実線矢印の方向に電流ｉＬが流れてインダクタＬにエネルギーが蓄積される。

その後、スイッチング素子Ｓ１がオフしてスイッチング素子Ｓ２がオンすると、インダクタＬに蓄積されていたエネルギーが、インダクタＬ→接続点Ｊ２→接続点Ｊ１→蓄電セルＢ２の正極→蓄電セルＢ２の負極→接続点Ｊ６→接続点Ｊ７→スイッチング素子Ｓ２→接続点Ｊ３→インダクタＬの経路で放出され、これにより蓄電セルＢ２が充電される。そしてインダクタＬのエネルギーが無くなると、インダクタＬには逆方向（図１に示す破線矢印の方向）に電流ｉＬが流れ始める。

図２（ｃ）に示すように、蓄電セルＢ１の電圧Ｅ１が蓄電セルＢ２の電圧Ｅ２よりも低い場合（Ｅ１＜Ｅ２）、スイッチング素子Ｓ１がオフでスイッチング素子Ｓ２がオンの期間中は、主に蓄電セルＢ２の正極→接続点Ｊ１→接続点Ｊ２→インダクタＬ→接続点Ｊ３→スイッチング素子Ｓ２→接続点Ｊ７→接続点Ｊ６→蓄電セルＢ２の負極の経路（以下、これを第２経路と称する。）で電流ｉＬが流れる。つまりこの期間中は主に図１に示す破線矢印の方向に電流ｉＬが流れてインダクタＬにエネルギーが蓄積される。

その後、スイッチング素子Ｓ２がオフしてスイッチング素子Ｓ１がオンすると、インダクタＬに蓄積されていたエネルギーが、インダクタＬ→接続点Ｊ３→スイッチング素子Ｓ１→接続点Ｊ４→接続点Ｊ５→蓄電セルＢ１の正極→蓄電セルＢ１の負極→接続点Ｊ１→接続点Ｊ２→インダクタＬの経路で放出され、これにより蓄電セルＢ１が充電される。そしてインダクタＬのエネルギーが無くなると、インダクタＬには逆方向（図１に示す実線矢印の方向）に電流ｉＬが流れ始める。

このように、蓄電セルＢ１，Ｂ２間の電圧に差が存在する場合、第１経路及び第２経路に交互に電流ｉＬが流れることにより、蓄電セルＢ１と蓄電セルＢ２との間でエネルギーの授受が行われ、その結果両者の電圧が均等化されてセルバランスが確保される。尚、図２（ｄ）に示すように、蓄電セルＢ１の電圧Ｅ１と蓄電セルＢ２の電圧Ｅ２とが均等である場合（Ｅ１＝Ｅ２）、スイッチング素子Ｓ１，Ｓ２のオンオフ制御に伴って蓄電セルＢ１，Ｂ２間で授受されるエネルギーの収支はバランスしており、蓄電セルＢ１，Ｂ２間の電圧は均等に保たれる。

制御回路１０は、計測回路１０３によって計測される電圧（蓄電セルＢ１，Ｂ２の夫々の端子間の電圧（例えば、接続点Ｊ４−Ｊ２間の電圧、接続点Ｊ２−Ｊ７の間の電圧等）をリアルタイムに監視し、蓄電セルＢ１，Ｂ２の電圧が均等であること（略一致していること）を検知すると、スイッチング素子Ｓ１，Ｓ２のオンオフ制御を停止する。

尚、蓄電セルＢ１，Ｂ２間の電圧が、迅速性、安全性、効率等を向上させる観点から適切に均等化されるように、制御回路１０が、例えば、計測回路１０３の計測値から取得される蓄電セルＢ１，Ｂ２の電圧値に応じて制御信号φ１，φ２のデューティ比を制御するようにしてもよい。

［蓄電セルが３つ以上である場合］
以上に説明したバランス補正回路１の構成は、蓄電セルが３つ以上である場合にも拡張することができる。

図３は３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路１の一例である。同図に示すように、このバランス補正回路１は、蓄電セルＢ１，Ｂ２の充放電を制御する、制御回路１０Ａ、ゲートドライバＧ１，Ｇ２、スイッチング素子Ｓ１，Ｓ２、インダクタＬ１、及び容量素子Ｃ１，Ｃ２を含んで構成される回路（以下、この回路のことを第１バランス補正ユニットとも称する。）と、蓄電セルＢ２，Ｂ３の充放電を制御する、制御回路１０Ｂ、ゲートドライバＧ３，Ｇ４、スイッチング素子Ｓ３，Ｓ４、インダクタＬ２、及び容量素子Ｃ３，Ｃ４を含んで構成される回路（以下、この回路のことを第２バランス補正ユニットとも称する。）とを含む。

同図において、制御回路１０Ａは、スイッチング素子Ｓ１，Ｓ２を相補的にオンオフして蓄電セルＢ１の電圧と蓄電セルＢ２の電圧を均等化させ、また制御回路１０Ｂは、スイッチング素子Ｓ３，Ｓ４を相補的にオンオフして蓄電セルＢ２の電圧と蓄電セルＢ３の電圧を均等化させる。これらの制御が行われることにより、蓄電セルＢ２の電圧は２つの蓄電セルＢ１，Ｂ３の双方の電圧と均等化され、その結果、３つの蓄電セルＢ１，Ｂ２，Ｂ３の電圧が均等化される。

同図において、容量素子Ｃ１〜Ｃ４は、いずれもスイッチング素子Ｓ１〜Ｓ４のオンオフ動作に起因して生じるノイズの低減、蓄電セルＢ１〜Ｂ３の夫々に生じる電圧変化の緩和などを目的として設けられている。

図４は４つの蓄電セルＢ１〜Ｂ４の電圧の均等化に対応したバランス補正回路１の一例である。同図に示すように、このバランス補正回路１は、蓄電セルＢ１，Ｂ２の充放電を制御する、制御回路１０Ａ、ゲートドライバＧ１，Ｇ２、スイッチング素子Ｓ１，Ｓ２、インダクタＬ１、及び容量素子Ｃ１，Ｃ２を含んで構成される回路（以下、この回路のことを第１バランス補正ユニットとも称する。）と、蓄電セルＢ２，Ｂ３の充放電を制御する、制御回路１０Ｂ、ゲートドライバＧ３，Ｇ４、スイッチング素子Ｓ３，Ｓ４、インダクタＬ２、及び容量素子Ｃ３，Ｃ４を含んで構成される回路（以下、この回路のことを第２バランス補正ユニットとも称する。）と、蓄電セルＢ３，Ｂ４の充放電を制御する、制御回路１０Ｃ、ゲートドライバＧ５，Ｇ６、スイッチング素子Ｓ５，Ｓ６、インダクタＬ３、及び容量素子Ｃ５，Ｃ６を含んで構成される回路（以下、この回路のことを第３バランス補正ユニットとも称する。）とを含む。

同図において、制御回路１０Ａは、スイッチング素子Ｓ１，Ｓ２を相補的にオンオフして蓄電セルＢ１の電圧と蓄電セルＢ２の電圧を均等化させ、制御回路１０Ｂは、スイッチング素子Ｓ３，Ｓ４を相補的にオンオフして蓄電セルＢ２の電圧と蓄電セルＢ３の電圧を均等化させ、制御回路１０Ｃは、スイッチング素子Ｓ５，Ｓ６を相補的にオンオフして蓄電セルＢ３の電圧と蓄電セルＢ４の電圧を均等化させる。これらの制御が行われることにより、蓄電セルＢ２の電圧は２つの蓄電セルＢ１，Ｂ３の双方の電圧と均等化され、また蓄電セルＢ３の電圧は２つの蓄電セルＢ２，Ｂ４の双方の電圧と均等化され、その結果、４つの蓄電セルＢ１，Ｂ２，Ｂ３，Ｂ４の電圧が均等化される。

尚、同図において、容量素子Ｃ１〜Ｃ６は、いずれもスイッチング素子Ｓ１〜Ｓ６のオンオフ動作に起因して生じるノイズの低減、蓄電セルＢ１〜Ｂ４の夫々に生じる電圧変化の緩和などを目的として設けられている。

［並行制御において生じる問題］
図３又は図４に示すバランス補正回路１において、各制御回路１０（１０Ａ〜１０Ｃ）は独立して動作することが可能であり、一の制御回路１０によるスイッチング素子のオンオフ制御に並行して他の制御回路１０によるスイッチング素子のオンオフ制御を行うこと（以下、この制御を並行制御と称する。）も可能である。

しかし各制御回路１０Ａ，１０Ｂ，１０Ｃがスイッチング素子のオンオフ制御に際してスイッチング素子に入力する（スイッチング素子のゲートに与える）制御信号の周波数の同期が取れていない場合、前述した並行制御に際して問題が生じる可能性がある。即ち、例えば、図３の場合であれば接続点Ｊ４２に、図４の場合であれば接続点Ｊ４２、Ｊ６７に、多数の周波数成分を含んだ時間的に安定しない乱れた電圧波形が現れ、ノイズや騒音の発生、回生電流の異常、異常発振等の問題が生じる可能性がある。以下、こうした問題の発生を防ぐための具体的な構成について説明する。

［第１実施例］
図５は第１実施例として示すバランス補正回路１である。このバランス補正回路１は、図４に示した４つの蓄電セルＢ１〜Ｂ４の電圧の均等化に対応したバランス補正回路１を基本として構成されている。

このバランス補正回路１では、タイミング信号供給装置１００（タイミング信号供給部）において生成した共通のタイミング信号（例えば、発振回路等で生成された方形波のクロック信号）を各制御回路１０Ａ〜１０Ｃに直接供給し、各制御回路１０Ａ〜１０Ｃが、タイミング信号供給装置１００から供給された共通のタイミング信号に基づき、夫々の制御対象になっているスイッチング素子Ｓ１〜Ｓ６をオンオフ制御するための制御信号φ１〜φ６を生成する。尚、タイミング信号供給装置１００は、例えば、マイクロコンピュータ、発振回路、クロックジェネレータ等を用いて構成されるが、タイミング信号供給装置１００はいずれかの制御回路１０の一部として構成されていてもよい。

このようにこのバランス補正回路１においては、各制御回路１０Ａ〜１０Ｃが、同一のタイミング信号供給装置１００から夫々に対して直接供給される共通のタイミング信号に基づき制御信号φ１〜φ６を生成するので、各制御回路１０Ａ〜１０Ｃが生成する制御信号は正確に同期しており、前述した問題の発生を防ぐことができる。

図６及び図７は、図５に示したバランス補正回路１の変形例である。図６に示すバランス補正回路１では、タイミング信号供給装置１００の同一のポートから出力されるタイミング信号を、共通接続された分岐線路により分配して各制御回路１０Ａ〜１０Ｃに供給するようにしている。また図７に示すバランス補正回路１では、タイミング信号供給装置１００から一の制御回路１０（同図では制御回路１０Ｃ）に対してのみタイミング信号を直接供給し、その制御回路１０（制御回路１０Ｃ）から、当該制御回路１０が供給を受けたタイミング信号を他の一の制御回路（同図では制御回路１０Ｂ）に供給し、その制御回路（制御回路１０Ｂ）から、当該制御回路１０が供給を受けたタイミング信号をタイミング信号を他の一の制御回路（制御回路１０Ａ）に供給するように、即ち、タイミング信号供給装置１００から出力されるタイミング信号を各制御回路１０Ａ〜１０Ｃにいわゆるバケツリレー方式で供給するようにしている。図６又は図７の回路構成とした場合、タイミング信号供給装置１００のタイミング信号の出力ポートの数が一つで済むためタイミング信号供給装置１００の資源を有効利用することができる。

［第２実施例］
図８は第２実施例として示すバランス補正回路１である。このバランス補正回路１は、図３に示した３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路１を基本として構成されている。

このバランス補正回路１では、第２のバランス補正ユニットの制御回路１０Ｂが生成する制御信号φ４に基づきタイミング信号を生成し、これを第１のバランス補正ユニットの制御回路１０Ａに供給するようにしている。より具体的には、第２のバランス補正ユニットは次のようにしてタイミング信号を生成する。

同図に示すように、このバランス補正回路１にあっては、第２のバランス補正ユニットの制御信号φ４のスイッチング素子Ｓ４への供給線路と蓄電セルＢ３の正極（接続点Ｊ６７）との間に、容量素子Ｃ８１が設けられている。また蓄電セルＢ３の正極と容量素子Ｃ８１の蓄電セルＢ３の正極側の端子（接続点Ｊ６９側の端子）との間に、蓄電セルＢ３の正極から容量素子Ｃ８１の蓄電セルＢ３の正極側の端子の方向にのみ電流を通過させる整流素子Ｄ１（ダイオード等）が設けられている。そして容量素子Ｃ８１の蓄電セルＢ３の正極側の端子の電圧がタイミング信号として制御回路１０Ａに供給されるように、容量素子Ｃ８１の蓄電セルＢ３の正極側の端子と制御回路１０Ａのタイミング信号の入力端子とが結線されている。

以上の構成において、制御信号φ４がローレベルのときに容量素子Ｃ８１は充電され、制御信号φ４がハイレベルのとき、容量素子Ｃ８１の蓄電セルＢ３の正極側の端子の電圧は蓄電セルＢ３の正極の電位と制御信号φ４の電圧とを加えた値になる。

図９に制御信号φ４の波形並びに制御回路１０Ａに供給されるタイミング信号の波形を例示している。同図に示すように、制御回路１０Ａに供給されるタイミング信号は、制御信号φ４に同期した波形となっている。また同図に示すように、タイミング信号は、制御信号φ４がローレベルのときにローレベル（蓄電セルＢ３の正極の電位）となり、制御信号φ４がハイレベルのときにハイレベル（蓄電セルＢ３の正極の電位に制御信号φ４によって充電された容量素子Ｃ８１の端子間の電圧を加えた電位）となっている。尚、制御回路１０Ａがタイミング信号に基づき制御信号φ１，φ２を生成する具体的な仕組みについては後述する。

第１のバランス補正ユニットの制御回路１０Ａは、以上のようにして第２のバランス補正ユニットから供給されるタイミング信号に同期させて制御信号φ１，φ２を生成する。尚、タイミング信号の電圧レベルを調整する必要がある場合には、例えば、図１０に示すように、抵抗素子Ｒ１，Ｒ２により整流素子Ｄ１の端子間電圧を分圧した電圧をタイミング信号として制御回路１０Ａに供給するようにすればよい。

同様の仕組みは４つ以上の蓄電セルに対応したバランス補正回路１に拡張することができる。図１１は４つの蓄電セルＢ１〜Ｂ４の電圧の均等化に対応したバランス補正回路１に適用した場合の一例である。尚、このバランス補正回路１は、図４に示したバランス補正回路１を基本として構成されている。

同図に示すように、このバランス補正回路１にあっては、第３のバランス補正ユニットの制御回路１０Ｃが生成する制御信号φ６に基づきタイミング信号を生成し、これを第２のバランス補正ユニットの制御回路１０Ｂに供給するようにしている。また上記タイミング信号に基づき第２のバランス補正ユニットの制御回路１０Ｂが生成する制御信号φ４に基づきタイミング信号を生成し、これを第１のバランス補正ユニットの制御回路１０Ａに供給するようにしている。

図１２に制御信号φ６の波形並びに制御回路１０Ｂに供給されるタイミング信号の波形の一例を示す。同図に示すように、制御回路１０Ｂに供給されるタイミング信号は、制御信号φ６に同期した波形になっている。また同図に示すように、タイミング信号は、制御信号φ６がローレベルのときにローレベル（蓄電セルＢ４の正極の電位）となり、制御信号φ６がハイレベルのときにハイレベル（蓄電セルＢ４の正極の電位に制御信号φ６によって充電された容量素子Ｃ８１の端子間の電圧を加えた電位）となる。

図１３に制御信号φ４の波形並びに制御回路１０Ａに供給されるタイミング信号の波形を例示している。同図に示すように、制御回路１０Ａに供給されるタイミング信号は、制御信号φ４に同期した波形になっている。また同図に示すように、タイミング信号は、制御信号φ４がローレベルのときにローレベル（蓄電セルＢ３の正極の電位）となり、制御信号φ４がハイレベルのときにハイレベル（蓄電セルＢ３の正極の電位に制御信号φ４によって充電された容量素子Ｃ８２の端子間の電圧を加えた電位）となる。尚、制御回路１０Ａがタイミング信号に基づき制御信号φ１，φ２を生成する具体的な仕組みについては後述する。

第２のバランス補正ユニットの制御回路１０Ｂは、以上のようにして第３のバランス補正ユニットから供給されるタイミング信号に同期させて制御信号φ３，φ４を生成する。また第１のバランス補正ユニットの制御回路１０Ａは、以上のようにして第２のバランス補正ユニットから供給されるタイミング信号に同期させて制御信号φ１，φ２を生成する。
尚、タイミング信号の電圧レベルを調整する必要がある場合には、３つの蓄電セルに対応したバランス補正回路１の場合と同様、整流素子Ｄ１（又は整流素子Ｄ２）の端子間電圧を分圧した電圧をタイミング信号として制御回路１０Ｂ（又は制御回路１０Ａ）に供給するようにすればよい。

以上に説明したように、第２実施例のバランス補正回路１によれば、一のバランス補正ユニットの制御回路１０が生成する制御信号に基づき生成されるタイミング信号を他のバランス補正ユニットの制御回路１０に供給し、他のバランス補正ユニットがこのタイミング信号によって制御信号を生成するので、制御回路１０間で制御信号を正確に同期させることができる。このため、制御信号の同期が取れていないことに起因する前述の問題の発生を防ぐことができる。

［第３実施例］
図１４は第３実施例として示すバランス補正回路１である。このバランス補正回路１は、図３に示した３つの蓄電セルＢ１〜Ｂ３の電圧の均等化に対応したバランス補正回路１を基本として構成されている。

このバランス補正回路１にあっては、第２のバランス補正ユニットの制御回路１０Ｂが生成する制御信号φ３，φ４に基づきタイミング信号を生成し、これを第１のバランス補正ユニットの制御回路１０Ａに供給するようにしている。より具体的には、このバランス補正回路１にあっては、第２のバランス補正ユニットの制御回路１０Ｂのスイッチング素子Ｓ１、スイッチング素子Ｓ２、及びインダクタＬ２の共通接続点Ｊ６４（共通接続点を含む線路）の電圧を、整流素子Ｄ１（ダイオード等）を介して制御回路１０Ａに供給するようにしている。

図１５に共通接続点Ｊ６４の波形並びに制御回路１０Ａに供給されるタイミング信号の波形を例示している。同図に示すように、制御回路１０Ａに供給されるタイミング信号は、共通接続点Ｊ６４の波形に同期した波形、即ち、制御信号φ３，φ４に同期した波形になっている。また同図に示すように、タイミング信号は、共通接続点Ｊ６４の波形がローレベルのときにローレベル（蓄電セルＢ３の正極の電位）となり、共通接続点Ｊ６４の波形がハイレベルのときにハイレベル（蓄電セルＢ２の正極の電位）となる。

第１のバランス補正ユニットの制御回路１０Ａは、以上のようにして第２のバランス補正ユニットから供給されるタイミング信号に同期させて制御信号φ１，φ２を生成する。尚、制御回路１０Ａ側の構成によっては、タイミング信号の電圧レベルを調整する必要がある場合には、例えば、図１６に示すように、共通接続点Ｊ６４と制御回路１０Ａのタイミング信号の入力端子との間に抵抗素子Ｒ１を直列に挿入するとともに蓄電セルＢ３の正極と制御回路１０Ａのタイミング信号の入力端子との間に抵抗素子Ｒ２を挿入して電圧レベルを調整すればよい。

同様の仕組みは４つ以上の蓄電セルに対応したバランス補正回路１に拡張することができる。図１７は４つの蓄電セルＢ１〜Ｂ４の電圧の均等化に対応したバランス補正回路１に適用した場合の一例である。尚、このバランス補正回路１は、図４に示したバランス補正回路１を基本として構成されている。

同図に示すように、このバランス補正回路１にあっては、第３のバランス補正ユニットの制御回路１０Ｃが生成する制御信号φ５，φ６に基づきタイミング信号を生成し、これを第２のバランス補正ユニットの制御回路１０Ｂに供給するようにしている。また第３のバランス補正ユニットから供給される上記タイミング信号に基づき第２のバランス補正ユニットの制御回路１０Ｂが生成する制御信号φ３，φ４に基づきタイミング信号を生成し、これを第１のバランス補正ユニットの制御回路１０Ａに供給するようにしている。

図１８に共通接続点Ｊ７４の波形並びに制御回路１０Ｂに供給されるタイミング信号の波形の一例を示す。同図に示すように、制御回路１０Ｂに供給されるタイミング信号は、共通接続点Ｊ７４の波形に同期した波形、即ち、制御信号φ５，φ６に同期した波形になっている。また同図に示すように、タイミング信号は、共通接続点Ｊ７４の波形がローレベルのときにローレベル（蓄電セルＢ４の正極の電位）となり、共通接続点Ｊ７４の波形がハイレベルのときにハイレベル（蓄電セルＢ３の正極の電位）となる。

図１９に共通接続点Ｊ６４の波形並びに制御回路１０Ａに供給されるタイミング信号の波形の一例を示す。同図に示すように、制御回路１０Ａに供給されるタイミング信号は、共通接続点Ｊ６４の波形に同期した波形、即ち、制御信号φ３，φ４に同期した波形になっている。また同図に示すように、タイミング信号は、共通接続点Ｊ６４の波形がローレベルのときにローレベル（蓄電セルＢ３の正極の電位）となり、共通接続点Ｊ６４の波形がハイレベルのときにハイレベル（蓄電セルＢ２の正極の電位）となる。

以上に説明したように、第３実施例のバランス補正回路１によれば、一のバランス補正ユニットの制御回路１０が生成する制御信号に基づき生成されるタイミング信号を他のバランス補正ユニットの制御回路１０に供給し、他のバランス補正ユニットがこのタイミング信号によって制御信号を生成するので、制御回路１０間で制御信号を正確に同期させることができる。このため、制御信号の同期が取れていないことに起因する前述の問題の発生を防ぐことができる。

また第３実施例のバランス補正回路１は、一のバランス補正ユニットの制御回路１０の２つのスイッチング素子Ｓ１とインダクタＬの共通接続点の電圧に基づき生成されるタイミング信号を他のバランス補正ユニットの制御回路１０に供給するので、第２実施例のように容量素子を設ける必要がなく、制御回路１０間で制御信号を正確に同期させる仕組みをより簡素な構成で実現することができる。

［タイミング信号に同期した制御信号の生成方法］
以上に説明した実施例において、制御回路１０は、供給されたタイミング信号に基づき、例えば、次のようにして制御信号を生成する。

図２０は第１乃至第３実施例で説明したバランス補正ユニット１の構成である（同図ではバランス補正ユニット１を一般化して描いている）。同図に示すように、制御回路１０は、制御信号生成回路１０１、デューティ比制御回路１０２、計測回路１０３を備えている。これらの回路の基本的な構成は前述した通りである。同図に示すように、制御信号生成回路１０１は鋸波生成回路１０１１を備えている。鋸波生成回路１０１１は入力されるタイミング信号に同期させた鋸波を生成する。

図２１に示すように、制御信号生成回路１０１は、デューティ比制御回路１０２から入力されるデューティ比制御信号と、鋸波生成回路１０１１によって生成された鋸波とを比較することにより制御信号φｉ（ｉ＝１，３，５・・・）及びφｉとは逆位相の制御信号φｉ＋１を生成する。尚、説明の簡単の為、同図にはφｉのみ示している。

鋸波生成回路１０１１は、例えば、図２２に示すように、タイミング信号がローレベルからハイレベル（逆論理（ハイレベルからローレベル）でもよい）に遷移したタイミングで鋸波を最大値（又は最小値）にリセットすることにより、タイミング信号に同期させた鋸波を生成する。

以上により、制御回路１０は、外部から入力されるタイミング信号に基づき、これに同期させた制御信号（制御信号φｉ，φｉ＋１）を生成することができる。

ところで、以上に説明した実施形態の説明は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明はその趣旨を逸脱することなく、変更、改良され得ると共に本発明にはその等価物が含まれることは勿論である。

例えば、本発明のバランス補正回路は、蓄電セルとは別体に設けられるものであってもよいし、蓄電セルと一体化されて電池パック等を構成するものであってもよい。

１ バランス補正回路、１０Ａ〜１０Ｃ 制御回路、１０１ 制御信号生成回路、１０１１ 鋸波生成回路、１０２ デューティ比制御回路、１０３ 計測回路、１００ タイミング信号供給装置、Ｌ１〜Ｌ３ インダクタ、Ｃ１〜Ｃ６ 容量素子、Ｂ１〜Ｂ４ 蓄電セル、Ｓ１〜Ｓ６ スイッチング素子、Ｄ１，Ｄ２ 整流素子

Claims (11)

1. 直列接続された複数の蓄電セルからなる集合電池における、前記蓄電セル間又は直列接続された複数の前記蓄電セルからなる蓄電モジュール間の電圧を均等化するバランス補正装置であって、
   直列接続された第１の前記蓄電モジュールと第２の前記蓄電モジュールとの接続点にその一端が接続される、インダクタと、
   前記第１の蓄電モジュールの正負端子間に前記インダクタとともに直列接続される、第１のスイッチング素子と、
   前記第２の蓄電モジュールの正負端子間に前記インダクタとともに直列接続される、第２のスイッチング素子と、
   前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフ制御することにより前記蓄電モジュールの夫々に対する電流の供給を制御し、それにより前記インダクタを介して前記蓄電モジュール間で電力の授受を生じさせて前記蓄電モジュール間の電圧を均等化させる、スイッチング制御部と
   を備えて構成される、複数のバランス補正ユニットを備え、
   一の前記バランス補正ユニットの前記第１の蓄電モジュールは、他の一の前記バランス補正ユニットの前記第２の蓄電モジュールと同一の前記蓄電モジュールとなるように結線されており、
   前記バランス補正ユニットの夫々の前記スイッチング制御部に対して、前記第１のスイッチング素子及び前記第２のスイッチング素子をオンオフ制御すべく前記第１のスイッチング素子及び前記第２のスイッチング素子に入力する制御信号の生成に用いる共通のタイミング信号を供給する、タイミング信号供給部を備える、
   バランス補正装置。
2. 請求項１に記載のバランス補正装置であって、
   前記タイミング信号供給部が、前記タイミング信号を前記バランス補正ユニットの夫々の前記スイッチング制御部に対して直接供給する、
   バランス補正装置。
3. 請求項１に記載のバランス補正装置であって、
   前記タイミング信号供給部は、
   前記タイミング信号を第２の前記バランス補正ユニットの前記スイッチング制御部に供給する第１の回路と、
   前記第２のバランス補正ユニットが前記タイミング信号供給部から供給を受けた前記タイミング信号を第１の前記バランス補正ユニットの前記スイッチング制御部に供給する第２の回路と、
   を備える、
   バランス補正装置。
4. 請求項３に記載のバランス補正装置であって、
   前記第２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部が生成する前記制御信号に基づきタイミング信号を生成し、生成した前記タイミング信号を前記第１のバランス補正ユニットの前記スイッチング制御部に供給する、
   バランス補正装置。
5. 請求項４に記載のバランス補正装置であって、
   前記第２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部が生成する前記制御信号と当該第２のバランス補正ユニットの前記第２の蓄電モジュールの正極との間に生じる電圧差によって充電される容量素子に印加される電圧の変化に基づき前記タイミング信号を生成する、
   バランス補正装置。
6. 請求項５に記載のバランス補正装置であって、
   前記第２の回路は、前記容量素子に印加される電圧を整流することにより得られる電圧によって前記容量素子を充電する、
   バランス補正装置。
7. 請求項６に記載のバランス補正装置であって、
   前記第２の回路は、前記容量素子に印加される電圧を分圧することにより得られる分圧電圧に基づき前記タイミング信号を生成する、
   バランス補正装置。
8. 請求項３に記載のバランス補正装置であって、
   前記２の回路は、前記第２のバランス補正ユニットの前記スイッチング制御部の前記第１のスイッチング素子、前記第２のスイッチング素子、及び前記インダクタの共通接続部に生じる電圧に基づき前記タイミング信号を生成する、
   バランス補正装置。
9. 請求項８に記載のバランス補正装置であって、
   前記第２の回路は、前記共通接続部に生じる電圧を整流することにより得られる電圧の変化に基づき前記タイミング信号を生成する、
   バランス補正装置。
10. 請求項９に記載のバランス補正装置であって、
    前記第２の回路は、前記共通接続部に生じる電圧を分圧することにより得られる電圧の変化に基づき前記タイミング信号を生成する、
    バランス補正装置。
11. 前記複数の蓄電セルと、請求項１乃至１０のいずれか一項に記載の前記バランス補正装置と、を備える蓄電装置。

Images