JP2015040984A - マイクロレンズ基板の製造方法、マイクロレンズ基板、電気光学装置、及び電子機器 - Google Patents

Abstract

【課題】表示品質を向上させることが可能なマイクロレンズ基板の製造方法、マイクロレンズ基板、電気光学装置、及び電子機器を提供する。【解決手段】基材２０ａ上にポリシリコン膜４２を形成する工程と、基材２０ａの有効チップ領域５０１にマイクロレンズ５１を形成するため、ポリシリコン膜４２の有効チップ領域５０１に開口孔４２ａを形成する工程と、ポリシリコン膜４２上における、有効チップ領域５０１の周囲の領域（ダミーチップ領域５０２）に保護膜４５を形成する工程と、開口孔４２ａを介して基材２０ａにエッチング処理を施し、基材２０ａにマイクロレンズ５１を形成する工程と、を有する。【選択図】図１２

Description

本発明は、マイクロレンズ基板の製造方法、マイクロレンズ基板、電気光学装置、及び電子機器に関する。

上記電気光学装置として、例えば、画素電極をスイッチング制御する素子としてトランジスターを画素ごとに備えたアクティブ駆動方式の液晶装置が知られている。液晶装置は、例えば、直視型ディスプレイやライトバルブなどにおいて用いられている。

このような液晶装置では、例えば、特許文献１に記載のように、光の利用効率を高めるため、液晶装置の各画素に対応する位置に微小なマイクロレンズを設けたものが知られている。マイクロレンズを備えたマイクロレンズ基板は、例えば、複数の液晶装置を同時に形成するために、大型基板（マザー基板）から形成される。

マイクロレンズ基板の製造方法は、石英からなる基板（マザー基板）上に、例えば、ポリシリコンで構成された開口孔を有するマスクを形成し、開口孔を介して基板をエッチングすることにより、基板に凹状のマイクロレンズが形成される。

特開２００８−２０９８６０号公報

しかしながら、マイクロレンズ基板を形成する過程において、マザー基板の外周に形成されたポリシリコンが接触などにより損傷し膜が剥がれる場合があり、エッチングを施してマイクロレンズを形成する工程において、マイクロレンズと共に、基板の外周に凹部が形成される。これにより、シール材を介して一対の基板（素子側のマザー基板、対向側のマザー基板）を貼り合せた際、外周の凹部の上にシール材が載ると、マザー基板に形成された複数の液晶装置のセルギャップがばらつくという課題がある。

本発明の態様は、上記課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］本適用例に係るマイクロレンズ基板の製造方法は、基板の上に第１膜を形成する工程と、前記基板の有効チップ領域にマイクロレンズを形成するため、前記第１膜に開口孔を形成する工程と、前記有効チップ領域の周囲の領域の上の前記第１膜を覆うように保護膜を形成する工程と、前記開口孔を介して前記基板にエッチング処理を施し、前記基板に前記マイクロレンズを形成する工程と、を有することを特徴とする。

本適用例によれば、例えば、大型基板（マザー基板）から複数のマイクロレンズ基板を形成する際、周囲の領域の第１膜上に保護膜を形成するので、周囲の領域の第１膜が直接損傷することを抑えることができる。これにより、周囲の領域において、第１膜がマスクとなって基板（マザー基板）の外周がエッチングされない。その結果、基板の外周に凹部が形成されることを防ぐことが可能となり、マイクロレンズ基板の品質を向上させることができる。

［適用例２］上記適用例に係るマイクロレンズ基板の製造方法において、前記保護膜は、酸化膜であることが好ましい。

本適用例によれば、酸化膜の一例として、低温酸化膜（ＬＴＯ：Low Temperature Oxide）で保護膜を構成する、言い換えれば、高温酸化膜（ＨＴＯ：High Temperature Oxide（例えば、７００℃〜１１００℃程度のアニール処理を行った酸化膜））のように高温で加熱しないので、保護膜の下に形成された第１膜や基板にダメージ（例えば、割れる）を与えることを抑えることができる。

［適用例３］上記適用例に係るマイクロレンズ基板の製造方法において、前記マイクロレンズが形成された前記基板の上にレンズ層を形成する工程と、前記レンズ層の表面を平坦化処理する工程と、を有することが好ましい。

本適用例によれば、レンズ層を平坦化処理するので、マイクロレンズ基板を構成する複数のマイクロレンズと、例えば、電気光学装置の画素との位置を全体に亘って略均一にすることができる。これにより、表示品質を向上させることができる。

［適用例４］本適用例に係るマイクロレンズ基板は、上記に記載のマイクロレンズ基板の製造方法により製造されたことを特徴とする。

本適用例によれば、例えば、大型基板（マザー基板）から複数のマイクロレンズ基板を得る際、周囲の領域の第１膜上に保護膜が設けられるので、周囲の領域の第１膜が直接損傷することを抑えることができる。これにより、周囲の領域において、第１膜がマスクとなって基板の外周がエッチングされない。その結果、基板の外周に凹部が形成されることを防ぐことが可能となり、マイクロレンズ基板の品質を向上させることができる。

［適用例５］本適用例に係る電気光学装置は、上記に記載のマイクロレンズ基板と、前記マイクロレンズ基板と対向配置された素子基板と、前記素子基板と前記マイクロレンズ基板との間に配置された電気光学層と、を備えることを特徴とする。

本適用例によれば、上記に記載のマイクロレンズ基板を備えるので、基板の外周に凹部が形成されることを防ぐことが可能となり、素子基板を有する第１マザー基板と、マイクロレンズ基板を有する第２マザー基板とを、シール材を介して貼り合せた際、複数の電気光学装置のセルギャップを略均一にすることができる。その結果、電気光学装置の表示品質を向上させることができる。

［適用例６］本適用例に係る電子機器は、上記に記載の電気光学装置を備えることを特徴とする。

本適用例によれば、上記電気光学装置を備えているので、表示品質を向上させることが可能な電子機器を提供することができる。

大型基板の構成を示す模式平面図。 図１に示す大型基板のＡ部を拡大して示す拡大平面図。 シール材を介して一対のマザー基板を貼り合せた状態の大型基板の構造を示す模式断面図。 液晶装置の構成を示す概略斜視図。 液晶装置のうちマイクロレンズ基板の構成を示す概略斜視図。 液晶装置の構成を示す模式平面図。 図６に示す液晶装置のＨ−Ｈ’線に沿う模式断面図。 液晶装置の電気的な構成を示す等価回路図。 液晶装置のうち主に画素の構造を示す模式断面図。 液晶装置の製造方法を工程順に示すフローチャート。 液晶装置の製造方法のうち一部の製造方法を示す模式断面図。 液晶装置の製造方法のうち一部の製造方法を示す模式断面図。 液晶装置の製造方法のうち一部の製造方法を示す模式断面図。 液晶装置の製造方法のうち一部の製造方法を示す模式断面図。 液晶装置を備えた投射型表示装置の構成を示す概略図。

以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。

なお、以下の形態において、例えば「基板上に」と記載された場合、基板の上に接するように配置される場合、または基板の上に他の構成物を介して配置される場合、または基板の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。

本実施形態では、電気光学装置の一例として、薄膜トランジスター（ＴＦＴ：Thin Film Transistor）を画素のスイッチング素子として備えたアクティブマトリックス型の液晶装置を例に挙げて説明する。この液晶装置は、例えば、投射型表示装置（液晶プロジェクター）の光変調素子（液晶ライトバルブ）として好適に用いることができるものである。

＜電気光学装置としての液晶装置を含む大型基板の構成＞
図１は、大型基板の構成を示す模式平面図である。図２は、図１に示す大型基板のＡ部を拡大して示す拡大平面図である。以下、大型基板の構成を、図１及び図２を参照しながら説明する。

図１に示すように、大型基板５００は、例えば、液晶装置１００を同時に複数製造するために用いられる。大型基板５００には、液晶装置１００を構成する一対の基板が複数個分、マトリックス状に面付けされている。大型基板５００の大きさは、例えば、８インチである。大型基板５００のうち一方の基板（第１マザー基板、第２マザー基板）の厚みは、例えば、１．２ｍｍである。大型基板５００の材質は、例えば、石英である。

図２に示すように、各液晶装置１００には、表示領域Ｅの周辺に、周辺回路としてのデータ線駆動回路２２、走査線駆動回路２４、及び外部接続用端子６１が形成されている。データ線駆動回路２２及び走査線駆動回路２４と外部接続用端子６１とは、互いに配線２９によって、電気的に接続されている。

図３は、シール材を介して一対のマザー基板を貼り合せた状態の大型基板の構造を示す模式断面図である。以下、大型基板の構成を、図３を参照しながら説明する。

図３に示すように、大型基板５００は、素子基板１０側の第１マザー基板５１０と、対向基板２０側の第２マザー基板５２０と、第１マザー基板５１０と第２マザー基板５２０とを貼り合わせるためのシール材１４と、シール材１４で囲まれた領域に配置された電気光学層としての液晶層１５と、を備えている。

第１マザー基板５１０には、液晶装置１００を構成する素子基板１０がマトリックス状に複数面付けされている。第２マザー基板５２０には、マイクロレンズ基板５０を含む対向基板２０がマトリックス状に複数面付けされている。

大型基板５００は、液晶装置１００のうち製品となる領域の有効チップ領域５０１と、有効チップ領域５０１の周囲の領域である、液晶装置１００のうち製品とならない領域の周囲の領域であるダミーチップ領域５０２とを有する（図１、図３参照）。

有効チップ領域５０１の液晶装置１００は、対向基板２０にマイクロレンズ５１が形成されている。一方、ダミーチップ領域５０２の液晶装置１００’は、対向基板２０にマイクロレンズ５１が形成されていない。言い換えれば、マイクロレンズ５１は、少なくとも第２マザー基板５２０における製品となる有効チップ領域５０１に設けられている。

液晶装置１００は、シール材１４を介して第１マザー基板５１０と第２マザー基板５２０とを貼り合わせた後、液晶装置１００の外周を切断することにより完成される。次に、大型基板５００から最終的に形成される液晶装置１００の構成について、図４を参照しながら説明する。

＜電気光学装置としての液晶装置、及びマイクロレンズ基板の構成＞
図４は、液晶装置の構成を示す概略斜視図である。図５は、液晶装置のうちマイクロレンズ基板の構成を示す概略斜視図である。図６は、液晶装置の構成を示す模式平面図である。図７は、図６に示す液晶装置のＨ−Ｈ’線に沿う模式断面図である。図８は、液晶装置の電気的な構成を示す等価回路図である。以下、液晶装置、及びマイクロレンズ基板の構成を、図４〜図８を参照しながら説明する。

図４に示すように、本実施形態の液晶装置１００は、素子基板１０と、素子基板１０の光入射側に配置された対向基板２０を備えている。対向基板２０は、基板としての基材２０ａとレンズ層５２とを有するマイクロレンズ基板５０と、対向電極３１、配向膜３２、絶縁層３３などとを備えている。

図５に示すように、マイクロレンズ基板５０は、光の入射側に配置される基材２０ａと、光の出射側に配置されるレンズ層５２とを備えている。基材２０ａには、凹状のマイクロレンズ５１が形成されている。

基材２０ａは、例えば、石英で構成されている。レンズ層５２は、例えば、透明度の高い酸化膜で構成されている。複数のマイクロレンズ５１は、基材２０ａにおいてマトリックス状に配列されている。各マイクロレンズ５１は、図５において、上側に凹状にへこんだ凹レンズとして構築されている。本実施形態では、基材２０ａ側から光が入射する。

マイクロレンズ基板５０は、その使用時には、各マイクロレンズ５１が、例えば、後述する素子基板１０の各画素Ｐに対応するように配置される。従って、各マイクロレンズ５１に入射する入射光は、各マイクロレンズ５１の屈折作用により、素子基板１０における各画素Ｐに向けて集光される。

図６及び図７に示すように、本実施形態の液晶装置１００は、対向配置された素子基板１０及び対向基板２０と、これら一対の基板によって挟持された液晶層１５とを有する。素子基板１０を構成する基材１０ａは、例えば、ガラス基板、石英基板などの透明基板が用いられている。

素子基板１０は対向基板２０よりも大きく、両基板は、対向基板２０の外周に沿って配置されたシール材１４を介して接合されている。その隙間に、正または負の誘電異方性を有する液晶が封入されて液晶層１５を構成している。

シール材１４は、例えば、熱硬化性又は紫外線硬化性のエポキシ樹脂などの接着剤が採用されている。シール材１４には、一対の基板の間隔を一定に保持するためのスペーサー（ガラスビーズ）が混入されている。ガラスビーズは、セルギャップを出すために用いられる。

シール材１４の内側には、表示に寄与する複数の画素Ｐが配列した表示領域Ｅが設けられている。表示領域Ｅの周囲には、表示に寄与しないダミー画素領域（図示せず）が設けられている。また、図６及び図７では図示を省略したが、表示領域Ｅにおいて複数の画素Ｐをそれぞれ平面的に区分する遮光部（ブラックマトリックス；ＢＭ）が対向基板２０に設けられている。

素子基板１０の１辺部に沿ったシール材１４と該１辺部との間に、データ線駆動回路２２が設けられている。また、該１辺部に対向する他の１辺部に沿ったシール材１４と表示領域Ｅとの間に、検査回路２５が設けられている。さらに、該１辺部と直交し互いに対向する他の２辺部に沿ったシール材１４と表示領域Ｅとの間に走査線駆動回路２４が設けられている。該１辺部と対向する他の１辺部に沿ったシール材１４と検査回路２５との間には、２つの走査線駆動回路２４を繋ぐ複数の配線２９が設けられている。

対向基板２０側における額縁状に配置されたシール材１４の内側には、同じく額縁状に遮光膜１８（見切り部）が設けられている。遮光膜１８は、例えば、遮光性の金属あるいは金属酸化物などからなり、遮光膜１８の内側が複数の画素Ｐを有する表示領域Ｅとなっている。なお、図６では図示を省略したが、表示領域Ｅにおいても複数の画素Ｐを平面的に区分する遮光膜が設けられている。

これらデータ線駆動回路２２、走査線駆動回路２４に繋がる配線２９は、該１辺部に沿って配列した複数の外部接続用端子６１に接続されている。以降、該１辺部に沿った方向をＸ方向とし、該１辺部と直交し互いに対向する他の２辺部に沿った方向をＹ方向として説明する。なお、検査回路２５の配置はこれに限定されず、データ線駆動回路２２に沿ったシール材１４と表示領域Ｅとの間に設けてもよい。

図７に示すように、基材１０ａの液晶層１５側の表面には、画素Ｐごとに設けられた透光性の画素電極２７およびスイッチング素子である薄膜トランジスター（ＴＦＴ：Thin Film Transistor、以降、「ＴＦＴ３０」と呼称する）と、信号配線と、これらを覆う配向膜２８とが形成されている。

また、ＴＦＴ３０における半導体層に光が入射してスイッチング動作が不安定になることを防ぐ遮光構造が採用されている。本発明における素子基板１０は、少なくとも画素電極２７、ＴＦＴ３０、信号配線、配向膜２８を含むものである。

対向基板２０の液晶層１５側の表面には、遮光膜１８と、これを覆うように成膜された絶縁層３３と、絶縁層３３を覆うように設けられた対向電極３１と、対向電極３１を覆う配向膜３２とが設けられている。本発明における対向基板２０は、少なくとも遮光膜１８、対向電極３１、配向膜３２を含むものである。

遮光膜１８は、図６に示すように表示領域Ｅを取り囲むと共に、平面的に走査線駆動回路２４、検査回路２５と重なる位置に設けられている。これにより対向基板２０側からこれらの駆動回路を含む周辺回路に入射する光を遮蔽して、周辺回路が光によって誤動作することを防止する役目を果たしている。また、不必要な迷光が表示領域Ｅに入射しないように遮蔽して、表示領域Ｅの表示における高いコントラストを確保している。

絶縁層３３は、例えば、酸化シリコンなどの無機材料からなり、光透過性を有して遮光膜１８を覆うように設けられている。このような絶縁層３３の形成方法としては、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法などを用いて成膜する方法が挙げられる。

対向電極３１は、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり、絶縁層３３を覆うと共に、図６に示すように対向基板２０の四隅に設けられた上下導通部２６により素子基板１０側の配線に電気的に接続している。

画素電極２７を覆う配向膜２８および対向電極３１を覆う配向膜３２は、液晶装置１００の光学設計に基づいて選定される。配向膜２８，３２としては、気相成長法を用いてＳｉＯｘ（酸化シリコン）などの無機材料を成膜して、負の誘電異方性を有する液晶分子に対して略垂直配向させた配向膜が挙げられる。

このような液晶装置１００は、例えば透過型であって、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも大きいノーマリーホワイトや、電圧が印加されない時の画素Ｐの透過率が電圧印加時の透過率よりも小さいノーマリーブラックモードの光学設計が採用される。光の入射側と射出側とにそれぞれ偏光素子が光学設計に応じて配置されて用いられる。

図８に示すように、液晶装置１００は、少なくとも表示領域Ｅにおいて互いに絶縁されて直交する複数の走査線３ａおよび複数のデータ線６ａと、容量線３ｂとを有する。走査線３ａが延在する方向がＸ方向であり、データ線６ａが延在する方向がＹ方向である。

走査線３ａとデータ線６ａならびに容量線３ｂと、これらの信号線類により区分された領域に、画素電極２７と、ＴＦＴ３０と、容量素子１６とが設けられ、これらが画素Ｐの画素回路を構成している。

走査線３ａはＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のデータ線側ソースドレイン領域（ソース領域）に電気的に接続されている。画素電極２７は、ＴＦＴ３０の画素電極側ソースドレイン領域（ドレイン領域）に電気的に接続されている。

データ線６ａは、データ線駆動回路２２（図６参照）に接続されており、データ線駆動回路２２から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３ａは、走査線駆動回路２４（図６参照）に接続されており、走査線駆動回路２４から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。

データ線駆動回路２２からデータ線６ａに供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣り合う複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路２４は、走査線３ａに対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極２７に書き込まれる構成となっている。そして、画素電極２７を介して液晶層１５に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極２７と液晶層１５を介して対向配置された対向電極３１との間で一定期間保持される。

保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極２７と対向電極３１との間に形成される液晶容量と並列に容量素子１６が接続されている。容量素子１６は、ＴＦＴ３０の画素電極側ソースドレイン領域と容量線３ｂとの間に設けられている。容量素子１６は、２つの容量電極の間に誘電体層を有するものである。

＜液晶装置を構成する画素の構成＞
図９は、液晶装置のうち主に画素の構造を示す模式断面図である。以下、液晶装置のうち画素の構造を、図９を参照しながら説明する。なお、図９は、各構成要素の断面的な位置関係を示すものであり、明示可能な尺度で表されている。

図９に示すように、液晶装置１００は、素子基板１０と、これに対向配置される対向基板２０とを備えている。素子基板１０を構成する基材１０ａ、及び対向基板２０を構成する基材２０ａは、例えば、石英基板等によって構成されている。

図９に示すように、基材１０ａ上には、例えば、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）等の材料を含む下側遮光膜３ｃが形成されている。下側遮光膜３ｃは、平面的に格子状にパターニングされており、各画素Ｐの開口領域を規定している。なお、下側遮光膜３ｃは、導電性を有し、走査線３ａの一部として機能するようにしてもよい。基材１０ａ及び下側遮光膜３ｃ上には、酸化シリコン等からなる下地絶縁層１１ａが形成されている。

下地絶縁層１１ａ上には、ＴＦＴ３０及び走査線３ａ等が形成されている。ＴＦＴ３０は、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、ポリシリコン（高純度の多結晶シリコン）等からなる半導体層３０ａと、半導体層３０ａ上に形成されたゲート絶縁層１１ｇと、ゲート絶縁層１１ｇ上に形成されたポリシリコン膜等からなるゲート電極３０ｇとを有する。走査線３ａは、ゲート電極３０ｇとしても機能する。

半導体層３０ａは、例えば、リン（Ｐ）イオン等のＮ型の不純物イオンが注入されることにより、Ｎ型のＴＦＴ３０として形成されている。具体的には、半導体層３０ａは、チャネル領域３０ｃと、データ線側ＬＤＤ領域３０ｓ１と、データ線側ソースドレイン領域３０ｓと、画素電極側ＬＤＤ領域３０ｄ１と、画素電極側ソースドレイン領域３０ｄとを備えている。

チャネル領域３０ｃには、ボロン（Ｂ）イオン等のＰ型の不純物イオンがドープされている。その他の領域（３０ｓ１，３０ｓ，３０ｄ１，３０ｄ）には、リン（Ｐ）イオン等のＮ型の不純物イオンがドープされている。このように、ＴＦＴ３０は、Ｎ型のＴＦＴとして形成されている。

ゲート電極３０ｇ及びゲート絶縁層１１ｇ上には、酸化シリコン等からなる第１層間絶縁層１１ｂが形成されている。第１層間絶縁層１１ｂ上には、容量素子１６が設けられている。具体的には、ＴＦＴ３０の画素電極側ソースドレイン領域３０ｄ及び画素電極２７に電気的に接続された画素電位側容量電極としての第１容量電極１６ａと、固定電位側容量電極としての容量線３ｂ（第２容量電極１６ｂ）の一部とが、誘電体膜１６ｃを介して対向配置されることにより、容量素子１６が形成されている。

誘電体膜１６ｃは、例えば、シリコン窒化膜である。第２容量電極１６ｂ（容量線３ｂ）は、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうち少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの等からなる。或いは、Ａｌ（アルミニウム）膜から形成することも可能である。

第１容量電極１６ａは、例えば、導電性のポリシリコン膜からなり容量素子１６の画素電位側容量電極として機能する。ただし、第１容量電極１６ａは、容量線３ｂと同様に、金属又は合金を含む単一層膜又は多層膜から構成してもよい。第１容量電極１６ａは、画素電位側容量電極としての機能のほか、コンタクトホールＣＮＴ１，ＣＮＴ３，ＣＮＴ４を介して、画素電極２７とＴＦＴ３０の画素電極側ソースドレイン領域３０ｄ（ドレイン領域）とを中継接続する機能を有する。

容量素子１６上には、第２層間絶縁層１１ｃを介してデータ線６ａが形成されている。データ線６ａは、ゲート絶縁層１１ｇ、第１層間絶縁層１１ｂ、誘電体膜１６ｃ、及び第２層間絶縁層１１ｃに開孔されたコンタクトホールＣＮＴ２を介して、半導体層３０ａのデータ線側ソースドレイン領域３０ｓ（ソース領域）に電気的に接続されている。

データ線６ａの上層には、第３層間絶縁層１１ｄを介して画素電極２７が形成されている。なお、第３層間絶縁層１１ｄの上層表面は、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理が施されている。

画素電極２７は、コンタクトホールＣＮＴ４、コンタクトホールＣＮＴ３、第１容量電極１６ａを介してコンタクトホールＣＮＴ１に接続されることにより、半導体層３０ａの画素電極側ソースドレイン領域３０ｄ（ドレイン領域）に電気的に接続されている。なお、画素電極２７は、例えば、ＩＴＯ（Indium Tin Oxide）膜等の透明導電膜から形成されている。

画素電極２７及び第３層間絶縁層１１ｄ上には、酸化シリコン（ＳｉＯ₂）などの無機材料を斜方蒸着した配向膜２８が設けられている。配向膜２８上には、シール材１４（図６及び図７参照）により囲まれた空間に液晶等が封入された液晶層１５が設けられている。

一方、マイクロレンズ５１を有する基材２０ａ上（液晶層１５側）には、レンズ層５２と、例えば、ＰＳＧ膜（リンをドーピングした酸化シリコン）などからなる絶縁層３３が設けられている。絶縁層３３上には、その全面に渡って対向電極３１が設けられている。対向電極３１上には、酸化シリコン（ＳｉＯ₂）などの無機材料を斜方蒸着した配向膜３２が設けられている。対向電極３１は、上述の画素電極２７と同様に、例えばＩＴＯ膜等の透明導電膜からなる。

液晶層１５は、画素電極２７と対向電極３１との間で電界が生じていない状態で配向膜２８，３２によって所定の配向状態をとる。シール材１４は、素子基板１０及び対向基板２０を貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、素子基板１０と対向基板２０の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサーが混入されている。

＜液晶装置の製造方法＞
図１０は、液晶装置の製造方法を工程順に示すフローチャートである。図１１〜図１４は、液晶装置の製造方法のうち一部の製造方法を示す模式断面図である。以下、液晶装置の製造方法を、図１０〜図１４を参照しながら説明する。

最初に、素子基板１０側の製造方法を説明する。まず、ステップＳ１１では、石英基板などからなる基材１０ａ上にＴＦＴ３０を形成する。具体的には、まず、基材１０ａ上に、アルミニウムなどからなる下側遮光膜３ｃ（走査線）を成膜する。その後、周知の成膜技術を用いて、シリコン酸化膜などからなる下地絶縁層１１ａを成膜する。

次に、下地絶縁層１１ａ上に、ＴＦＴ３０を形成する。具体的には、周知の成膜技術、フォトリソグラフィ技術、及びエッチング技術を用いて、ＴＦＴ３０を形成する。

ステップＳ１２では、画素電極２７を形成する。具体的には、ＴＦＴ３０の上層に形成された絶縁層１１（１１ｂ〜１１ｄ）上にＩＴＯ膜を成膜し、ＩＴＯ膜をパターニングすることにより画素電極２７を形成する。

ステップＳ１３では、配向膜２８を形成する。具体的には、例えば、画素電極２７などを覆うように配向膜２８を形成する。配向膜２８の製造方法としては、例えば、酸化シリコン（ＳｉＯ₂）などの無機材料を斜方蒸着する斜方蒸着法が用いられる。以上により、素子基板１０側が完成する。

次に、対向基板２０側の製造方法を説明する。ステップＳ２１及びステップＳ２２では、対向基板２０を構成するマイクロレンズ基板５０を形成する。ステップＳ２１では、マイクロレンズ基板５０のうちマイクロレンズ５１を形成する。ステップＳ２２では、マイクロレンズ基板５０のうちレンズ層５２を形成する。具体的には、図１１〜図１４を参照しながら説明する。

図１１（ａ）に示す工程では、基材２０ａ上に酸化膜４１（高温酸化膜、ＨＴＯ：High Temperature Oxide（例えば、７００℃〜１１００℃程度のアニール処理を施した酸化膜））を形成し、酸化膜４１上に第１膜としてのポリシリコン膜４２を形成する。酸化膜４１は、例えば、基材２０ａよりエッチングレートが早い、ＣＶＤ（Chemical Vapor Deposition）法によって形成されたシリコン酸化膜が用いられる。ポリシリコン膜４２は、後にマスクとして用いられる。

更に、ポリシリコン膜４２の上に保護膜４５を形成する。保護膜４５としては、酸化膜である。具体的には、低温酸化膜（ＬＴＯ：Low Temperature Oxide）であることが好ましく、例えば、ＢＰＳＧ膜（ボロン、リンをドープした二酸化珪素膜）である。

図１１（ｂ）に示す工程では、保護膜４５をパターニングして、ダミーチップ領域５０２を覆うように保護膜４５を形成する。特に、ダミーチップ領域５０２の外周を覆うように保護膜４５を形成する。

図１１（ｃ）に示す工程では、ポリシリコン膜４２に開口孔４２ａを形成する。具体的には、図示しないレジストパターンをマスクとして、画素Ｐに対応する位置のポリシリコン膜４２をエッチングして、複数の開口孔４２ａを形成する。開口孔４２ａの大きさは、後のエッチング工程で凹部５１ａを広げることから、画素Ｐの開口領域より小さく形成する。これにより、開口孔４２ａを有するマスク４２ｂが完成する。

ポリシリコン膜からなるマスク４２ｂはエッチングされない条件を用いる。エッチング液は、例えば、フッ酸である。

図１２（ｄ）に示す工程では、マスク４２ｂの開口孔４２ａを介して、酸化膜４１及び基材２０ａに第１のエッチング処理を施し、酸化膜４１を開孔し、基材２０ａに凹部５１ａを形成する。エッチング処理は、ドライエッチング処理（異方性エッチング）である。酸化膜４１の役割として、エッチングレートを調整することにより、基材２０ａに形成される凹部５１ａの横幅や深さを変えることができる。

次に、マスク４２ｂを介して、酸化膜４１及び基材２０ａに第２のエッチング処理を施す。第２のエッチング処理は、ウエットエッチング処理（等方性エッチング）である。これにより、酸化膜４１の開口孔が広がると共に、基材２０ａの凹部５１ａが等方的に広がる。その結果、基材２０ａにマイクロレンズ５１が形成される。

また、ダミーチップ領域５０２におけるポリシリコン膜４２を保護膜４５で覆うので、酸化膜４１や基材２０ａが、ドライエッチング及びウエットエッチングに晒されることを防ぎ、例えば、基材２０ａにマイクロレンズ５１と同様な凹部５１ａが形成されることを抑えることができる。なお、望まない凹部５１ａは、この位置に形成されることに限定されない。

図１２（ｅ）に示す工程では、保護膜４５、及びポリシリコン膜４２からなるマスク４２ｂを除去する。これにより、マイクロレンズ５１が完成する。

図１２（ｆ）に示す工程では、マイクロレンズ５１を有する基材２０ａ上の全体に、レンズ層前駆体膜５２ａを成膜する。レンズ層前駆体膜５２ａは、例えば、シリコン酸化膜（ＳｉＯ₂）である。成膜方法としては、例えば、プラズマＣＶＤ法を用いることができる。マイクロレンズ５１の上のレンズ層前駆体膜５２ａは、マイクロレンズ５１の起伏に倣って、凹凸状になっている。この凹凸状の領域（マイクロレンズ領域５１’）は、凹凸の分、膜の密度が低くなっている。

図１３（ｇ）に示す工程では、レンズ層前駆体膜５２ａの一部を除去するためのレジストパターン４３を形成する。レンズ層前駆体膜５２ａの一部の除去は、後の工程で、レンズ層前駆体膜５２ａを平坦化処理する際に、膜密度の違いによって凹凸が生じることを抑えるために、基材２０ａ上の全体を均一に平坦化するためである。

具体的には、レンズ層前駆体膜５２ａにおけるマイクロレンズ５１の上に、レジストパターン４３を形成する。まず、レンズ層前駆体膜５２ａの全体にレジスト膜を成膜する。次に、レジスト膜にフォトリソグラフィ法を用いて、マイクロレンズ５１の上にレジストパターン４３を形成する。なお、マイクロレンズ５１が形成されていないダミーチップ領域５０２には、レジストパターン４３は形成しない。

図１３（ｈ）に示す工程では、マイクロレンズ５１の上に形成したレジストパターン４３をマスクとして、マイクロレンズ領域５１’を除く領域（平面視で重ならない領域）のレンズ層前駆体膜５２ａの一部をエッチングして除去する。これにより、マイクロレンズ領域５１’のレンズ層前駆体膜５２ａと比較して、マイクロレンズ領域５１’を除く領域のレンズ層前駆体膜５２ａの厚みが薄くなる。

このように、レンズ層前駆体膜５２ａの厚みを、膜密度が疎の状態のマイクロレンズ領域５１’と、膜密度が密の状態のマイクロレンズ領域５１’を除く領域とで異ならせることにより、後の工程でレンズ層前駆体膜５２ａを平坦化した際に、全体に亘って略均一に平坦化することができる。

図１３（ｉ）に示す工程では、レジストパターン４３を除去する。レジストパターン４３を除去する方法としては、例えば、アッシング（灰化）処理が用いられる。

図１４（ｊ）に示す工程では、レンズ層前駆体膜５２ａを平坦化してレンズ層５２を形成する。平坦化する方法としては、ＣＭＰ（Chemical Mechanical Polishing）研磨を用いることができる。上記したように、マイクロレンズ領域５１’のレンズ層前駆体膜５２ａの厚みに対して、それ以外の領域のレンズ層前駆体膜５２ａの厚みを薄くするので、平坦化処理した際に、レンズ層５２の表面を略均一に平坦化することができる。

なお、従来の製造方法は、ダミーチップ領域５０２のポリシリコン膜４２上に保護膜４５が形成されてなく、基材２０ａの外周のポリシリコン膜４２が損傷しやすい状態であった。よって、仮想線（図１２（ｄ）参照）で示すように、ポリシリコン膜４２の無い部分からエッチングが進行し、凹部が形成されるという課題があった。

しかしながら、上記したように、ダミーチップ領域５０２のポリシリコン膜４２上に保護膜４５を形成するので、製造過程で基材２０ａの外周にダメージが加わったとしても、保護膜４５があるため、直接ポリシリコン膜４２を損傷しない。よって、マイクロレンズ５１を形成する際にエッチング処理を施しても、ポリシリコン膜４２がマスクとなり、酸化膜４１や基材２０ａがエッチングされることを防ぐことができる。

ステップＳ２３では、レンズ層５２の上に、周知の成膜技術、フォトリソグラフィ技術及びエッチング技術を用いて、対向電極３１を形成する。具体的には、ＩＴＯなどの透明導電性膜をスパッタし、これをエッチングすることによって形成することができる。

ステップＳ２４では、対向電極３１上に配向膜３２を形成する。配向膜３２の製造方法は、配向膜２８と場合と同様であり、例えば、斜方蒸着法を用いて形成する。以上により、対向基板２０側が完成する。次に、素子基板１０（第１マザー基板５１０）と対向基板２０（第２マザー基板５２０）とを貼り合わせる方法を説明する。

ステップＳ３１では、素子基板１０上にシール材１４を塗布する。具体的には、素子基板１０と、例えばディスペンサー（吐出装置でも可能）との相対的な位置関係を変化させて、素子基板１０における表示領域Ｅの周縁部に（表示領域Ｅを囲むように）シール材１４を塗布する。なお、シール材１４は、有効チップ領域５０１及びダミーチップ領域５０２に形成する。ダミーチップ領域５０２に形成するシール材１４は、例えば、一対の基板間を真空状態にするために用いられる。シール材１４としては、例えば、紫外線硬化型エポキシ樹脂が挙げられる。

ステップＳ３２では、シール材１４で囲まれた中に液晶を滴下する。具体的には、液晶滴下方式（ＯＤＦ（One Drop Fill）方式）を用いる。滴下する方法としては、例えば、インクジェットヘッドなどを用いることができる。また、液晶は、シール材１４によって囲まれた領域（表示領域Ｅ）の中央部に滴下することが望ましい。

ステップＳ３３では、第１マザー基板５１０と第２マザー基板５２０とを貼り合わせる。具体的には、素子基板１０に塗布されたシール材１４を介して素子基板１０と対向基板２０とを貼り合わせる。

ステップＳ３４では、貼り合わせた一対のマザー基板（５１０，５２０）を切断して、個々の液晶装置１００を完成させる。具体的には、一対のマザー基板（５１０，５２０）を貼り合せた後、シール材１４を硬化させる。その後、貼り合わされている大型基板５００を液晶装置１００の単位ごとに切り出す。以上により、液晶装置１００が完成する。

＜電子機器の構成＞
次に、本実施形態の電子機器としての投射型表示装置について、図１５を参照しながら説明する。図１５は、上記した液晶装置を備えた投射型表示装置の構成を示す概略図である。

図１５に示すように、本実施形態の投射型表示装置１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１，１２０２，１２０３，１２０４，１２０５と、３つの光変調手段としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、超高圧水銀灯やハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、映像情報（映像信号）に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。

このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上述した液晶装置１００が適用されたものである。液晶装置１００は、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

このような投射型表示装置１０００によれば、液晶ライトバルブ１２１０，１２２０，１２３０を用いているので、高い信頼性を得ることができる。

なお、液晶装置１００が搭載される電子機器としては、投射型表示装置１０００の他、ＥＶＦ（Electrical View Finder）、モバイルミニプロジェクター、ヘッドアップディスプレイ、スマートフォン、携帯電話、モバイルコンピューター、デジタルカメラ、デジタルビデオカメラ、ディスプレイ、車載機器、オーディオ機器、露光装置や照明機器など各種電子機器に用いることができる。

以上詳述したように、本実施形態のマイクロレンズ基板５０の製造方法、マイクロレンズ基板５０、液晶装置１００、及び電子機器によれば、以下に示す効果が得られる。

（１）本実施形態のマイクロレンズ基板５０の製造方法、マイクロレンズ基板５０、液晶装置１００によれば、大型基板５００（第１マザー基板５１０、第２マザー基板５２０）から複数の液晶装置１００（マイクロレンズ基板５０）を形成する際、マイクロレンズ５１を形成する前に、ダミーチップ領域５０２のポリシリコン膜４２を保護膜４５で覆うので、ポリシリコン膜４２、酸化膜４１、及び基材２０ａが、ドライエッチング及びウエットエッチングに晒されることを防ぐことができる。よって、ダミーチップ領域５０２の外周（端部）に、マイクロレンズ５１と同様な凹部５１ａが形成されることを抑えることができる（言い換えれば、基板の全体に亘って平坦化ができる）。これにより、ダミーチップ領域５０２の凸凹に起因して、一対のマザー基板５１０，５２０間のセルギャップがばらつくことを抑えることができる（バウンド現象を抑えることができる）。これにより、品質の高いマイクロレンズ基板５０を形成することができ、表示品質の高い液晶装置１００を形成することができる。

（２）本実施形態のマイクロレンズ基板５０の製造方法、マイクロレンズ基板５０、液晶装置１００によれば、第２マザー基板５２０の外周（端部）が凹状に削れないので、第２マザー基板５２０の全体を広い範囲に亘って平坦化することができる。よって、有効チップ領域５０１の領域を広げることが可能となり、製品となる液晶装置１００を多く製造することができる。

（３）本実施形態の電子機器によれば、表示品質を向上させることが可能な電子機器を提供することができる。

なお、本発明の態様は、上記した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨あるいは思想に反しない範囲で適宜変更可能であり、本発明の態様の技術範囲に含まれるものである。また、以下のような形態で実施することもできる。

（変形例１）
上記したように、液晶滴下法（ＯＤＦ）を用いる液晶装置１００に限定されず、例えば、シール材１４の一部の注入口から液晶を注入する方式（液晶注入法）の液晶装置に適用するようにしてもよい。

（変形例２）
上記したように、対向基板２０にマイクロレンズ５１を備える液晶装置１００に適用することに限定されず、例えば、素子基板１０にマイクロレンズを備える液晶装置に適用するようにしてもよい。

（変形例３）
上記したように、電気光学装置として液晶装置１００に適用することに限定されず、例えば、有機ＥＬ装置、プラズマディスプレイ、電子ペーパー等に適用するようにしてもよい。

３ａ…走査線、３ｂ…容量線、３ｃ…下側遮光膜、ＣＮＴ１〜ＣＮＴ４…コンタクトホール、６ａ…データ線、１０…素子基板、１０ａ…基材、１１…絶縁層、１１ａ…下地絶縁層、１１ｂ…第１層間絶縁層、１１ｃ…第２層間絶縁層、１１ｄ…第３層間絶縁層、１１ｇ…ゲート絶縁層、１４…シール材、１５…液晶層、１６…容量素子、１６ａ…第１容量電極、１６ｂ…第２容量電極、１６ｃ…誘電体膜、１８…遮光膜、２０…対向基板、２０ａ…基板としての基材、２２…データ線駆動回路、２４…走査線駆動回路、２５…検査回路、２６…上下導通部、２７…画素電極、２８，３２…配向膜、２９…配線、３０…ＴＦＴ、３０ａ…半導体層、３０ｃ…チャネル領域、３０ｄ…画素電極側ソースドレイン領域、３０ｄ１…画素電極側ＬＤＤ領域、３０ｇ…ゲート電極、３０ｓ…データ線側ソースドレイン領域、３０ｓ１…データ線側ＬＤＤ領域、３１…対向電極、３３…絶縁層、４１…酸化膜、４２…第１膜としてのポリシリコン膜、４２ａ…開口孔、４２ｂ…マスク、４３…レジストパターン、４５…保護膜、５０…マイクロレンズ基板、５１…マイクロレンズ、５１ａ…凹部、５２…レンズ層、５２ａ…レンズ層前駆体膜、６１…外部接続用端子、１００…液晶装置、５００…大型基板、５０１…有効チップ領域、５０２…周囲の領域であるダミーチップ領域、５１０…第１マザー基板、５２０…第２マザー基板、１０００…投射型表示装置、１１００…偏光照明装置、１１０１…ランプユニット、１１０２…インテグレーターレンズ、１１０３…偏光変換素子、１１０４，１１０５…ダイクロイックミラー、１１０６，１１０７，１１０８…反射ミラー、１２０１，１２０２，１２０３，１２０４，１２０５…リレーレンズ、１２０６…クロスダイクロイックプリズム、１２０７…投射レンズ、１２１０，１２２０，１２３０…液晶ライトバルブ、１３００…スクリーン。

Claims (6)

1. 基板の上に第１膜を形成する工程と、
   前記基板の有効チップ領域にマイクロレンズを形成するため、前記第１膜に開口孔を形成する工程と、
   前記有効チップ領域の周囲の領域の上の前記第１膜を覆うように保護膜を形成する工程と、
   前記開口孔を介して前記基板にエッチング処理を施し、前記基板に前記マイクロレンズを形成する工程と、
   を有することを特徴とするマイクロレンズ基板の製造方法。
2. 請求項１に記載のマイクロレンズ基板の製造方法であって、
   前記保護膜は、酸化膜であることを特徴とするマイクロレンズ基板の製造方法。
3. 請求項１又は請求項２に記載のマイクロレンズ基板の製造方法であって、
   前記マイクロレンズが形成された前記基板の上にレンズ層を形成する工程と、
   前記レンズ層の表面を平坦化処理する工程と、
   を有することを特徴とするマイクロレンズ基板の製造方法。
4. 請求項１乃至請求項３のいずれか一項に記載のマイクロレンズ基板の製造方法により製造されたことを特徴とするマイクロレンズ基板。
5. 請求項４に記載のマイクロレンズ基板と、
   前記マイクロレンズ基板と対向配置された素子基板と、
   前記素子基板と前記マイクロレンズ基板との間に配置された電気光学層と、
   を備えることを特徴とする電気光学装置。
6. 請求項５に記載の電気光学装置を備えることを特徴とする電子機器。

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