JP2015032818A - ウエーハの分割方法 - Google Patents

ウエーハの分割方法 Download PDF

Info

Publication number
JP2015032818A
JP2015032818A JP2013164095A JP2013164095A JP2015032818A JP 2015032818 A JP2015032818 A JP 2015032818A JP 2013164095 A JP2013164095 A JP 2013164095A JP 2013164095 A JP2013164095 A JP 2013164095A JP 2015032818 A JP2015032818 A JP 2015032818A
Authority
JP
Japan
Prior art keywords
wafer
processing chamber
inert gas
etching
modified region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013164095A
Other languages
English (en)
Other versions
JP6113019B2 (ja
Inventor
栄 松崎
Sakae Matsuzaki
栄 松崎
隆俊 増田
Takatoshi Masuda
隆俊 増田
希 前本
Nozomi Maemoto
希 前本
吉野 裕
Yutaka Yoshino
裕 吉野
武彦 妹尾
Takehiko Senoo
武彦 妹尾
相田 敏広
Toshihiro Aida
敏広 相田
智也 枇榔
Tomoya BIRO
智也 枇榔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Iwatani Corp
Original Assignee
Iwatani International Corp
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Iwatani International Corp, Disco Abrasive Systems Ltd filed Critical Iwatani International Corp
Priority to JP2013164095A priority Critical patent/JP6113019B2/ja
Priority to TW103123463A priority patent/TWI623969B/zh
Priority to KR1020140100814A priority patent/KR102062410B1/ko
Priority to CN201410383841.5A priority patent/CN104347500B/zh
Priority to US14/454,136 priority patent/US9159622B2/en
Publication of JP2015032818A publication Critical patent/JP2015032818A/ja
Application granted granted Critical
Publication of JP6113019B2 publication Critical patent/JP6113019B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02076Cleaning after the substrates have been singulated
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H01L21/2686Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using incoherent radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Optics & Photonics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Dicing (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去すること。
【解決手段】ウエーハの分割方法は、ストリート(75)に沿ってレーザ光を照射してウエーハ(W)の内部に改質領域(77)を形成する工程と、改質領域を起点としてウエーハを個々のチップ(C)に分割する工程と、ウエーハが投入された処理室内を真空状態にし、処理室内を不活性ガスで満たす工程と、不活性ガスで満たされた処理室内にエッチングガスを導入してチップ側面(78)をエッチングする工程とを有している。
【選択図】図5

Description

本発明は、半導体ウエーハをストリートに沿って分割するウエーハの分割方法に関する。
半導体ウエーハは、格子状に配列されたストリートによって多数の矩形領域に区画されており、このストリートに沿って個々のチップに分割される。従来、ウエーハの分割方法として、SD(Stealth Dicing)加工とエキスパンド加工とを組み合わせてウエーハを個々のチップに分割する方法が提案されている(例えば、特許文献1、2参照)。SD加工では、ストリートに沿ってレーザ光が照射され、ウエーハの内部に分割起点となる改質領域が形成される。エキスパンド加工では、ウエーハに貼られたテープが拡張されることで、改質領域に外力が加わってストリートに沿ってウエーハが分割される。
また、特許文献1、2に記載のウエーハの分割方法では、強度が低下した改質領域に引張り力が加わることで破断されるため、チップ側面(分割面)にクラックが生じると共に微小な破片が飛散する。また、破断後のチップ側面に強度が低下した改質領域が残存していると、改質領域の一部が剥がれてさらに破片として周囲に飛散する場合がある。このようなクラックや微小な破片はチップの性能に影響を及ぼすため、エッチングガスによって改質領域、クラック、破片を除去してチップ側面を滑らかにしている。
特開2005−252126号公報 特開2009−111147号公報
しかしながら、特許文献1、2に記載のウエーハの分割方法では、チップの側面だけがエッチングされるだけでなく、チップ側面のクラックにエッチングガスが浸透するため、クラック内でエッチングが進行してクラックが増長するという不具合がある。
本発明はかかる点に鑑みてなされたものであり、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができるウエーハの分割方法を提供することを目的とする。
本発明のウエーハの分割方法は、表面に複数のチップがストリートによって区画形成されたウエーハに保護テープを貼着させたワークセットに、該ストリートに沿ってウエーハを透過する波長のレーザ光を照射させ、ウエーハの内部に改質領域を形成させる改質領域形成工程と、該改質領域形成工程を経た該ワークセットに外力を付与させ該改質領域を起点にして該ストリートに沿って個々の該チップに分割させ、該チップの互いの間隔を確保する分割工程と、該分割工程を経て該チップに分割された該ワークセットを密閉される処理室に投入する処理投入工程と、該処理投入工程で該ワークセットを投入し密閉された該処理室を真空状態にする真空工程と、該真空工程で真空になった該処理室に不活性ガスを導入し所定の圧力で該処理室を不活性ガスで充満させると共に該不活性ガスの圧力によって該分割工程で分割されたチップ側面にある分割ダメージに不活性ガスを封入させる不活性ガス封入工程と、該不活性ガス封入工程にて不活性ガスで充満される該処理室内にエッチングガスを追加導入して個々に分割された該チップ側面を面外方向に反応性ガスエッチングするエッチング工程と、を備えたことを特徴とする。
この構成によれば、ストリートに沿ってウエーハの内部に改質領域が形成され、この改質領域を起点にしてウエーハが個々のチップに分割される。そして、ウエーハが処理室内に投入された後、処理室内が真空状態にされて不活性ガスが導入され、さらに処理室内にエッチングガスが追加導入される。これにより、分割時に生じたチップ側面にあるクラック等の分割ダメージに不活性ガスが封入され、分割ダメージに不活性ガスを留まらせた状態でチップ側面がエッチングされる。よって、分割ダメージにエッチングガスが浸透することがなく、チップ側面から内向き(面外方向)にエッチングが進行するため、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができる。
本発明の上記ウエーハの分割方法において、処理室は、密閉空間で真空工程および不活性ガス封入工程を行なう第1の処理室と、第1の処理室を仕切って形成される密閉空間でエッチング工程を行なう第2の処理室とで構成される。
本発明によれば、分割ダメージに不活性ガスを封入した状態でエッチングを実施するため、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができる。
本実施の形態に係るウエーハの斜視図である。 本実施の形態に係る改質領域形成工程の一例を示す図である。 本実施の形態に係る分割工程の一例を示す図である。 本実施の形態に係る処理投入工程、真空工程の一例を示す図である。 本実施の形態に係る不活性ガス封入工程、エッチング工程の一例を示す図である。 本実施の形態に係るエッチング状態の説明図である。
以下、添付図面を参照して、本実施の形態に係るウエーハの分割方法について説明する。図1を参照して、加工対象となるウエーハについて説明する。なお、図1Aは、ウエーハの斜視図であり、図1Bはウエーハをリングフレームに支持したワークセットの斜視図を示す。
図1Aに示すように、ウエーハWは、略円板状に形成されており、表面73に配列された格子状のストリート75によって複数の領域に区画されている。各領域には、分割後にチップC(図3C参照)になるIC、LSI等の各種デバイスDが形成されている。ウエーハWの外周には結晶方位を示すオリエンテーションフラット76が形成されている。なお、本実施の形態ではウエーハWとしてシリコン、ガリウム砒素等の半導体ウエーハを例に挙げて説明するが、この構成に限定されるものではない。ウエーハWは、例えば、セラミック、ガラス、サファイア(Al2O3)系の無機材料基板や半導体製品のパッケージ等でもよい。
図1Bに示すように、ウエーハWの裏面74には保護テープTが貼着されており、この保護テープTの外周にはリングフレームFが貼着されている。ウエーハWは、保護テープTを介してリングフレームFに支持されたワークセットWSとしてカセット(不図示)に収容され、カセットによってレーザ加工装置に搬入される。なお、本実施の形態では、ウエーハWの裏面74に保護テープTが貼着される構成としたが、ウエーハWの表面73に保護テープTが貼着される構成としてもよい。
このワークセットWSは、改質領域形成工程、分割工程、処理投入工程、真空工程、不活性ガス封入工程、エッチング工程を経て加工される。改質領域形成工程では、レーザ光の照射によりストリート75に沿ってウエーハWの内部に多光子吸収による改質領域77が形成される(図2参照)。改質領域77においてウエーハWの強度が低下することで、ウエーハWの内部に分割起点が形成される。分割工程では、ワークセットWSに外力が付与され、改質領域77を起点にしてウエーハWがストリート75に沿って個々のチップCに分割される(図3参照)。分割後のチップ側面78には、改質領域77が残存すると共にクラック79(図6A参照)が生じている。
処理投入工程では、個々のチップCに分割されたワークセットWSが、密閉される処理室に投入される(図4A参照)。真空工程では、ワークセットWSが投入された処理室内が真空状態にされる(図4B参照)。不活性ガス封入工程では、真空状態の処理室内に不活性ガスが導入され、不活性ガスの圧力によってチップ側面78にあるクラック79に不活性ガスが封入される(図5A、図6A参照)。エッチング工程では、処理室内にエッチングガスが追加導入され、チップ側面78が反応性ガスエッチングされる(図5B、図6B参照)。この場合、クラック79に不活性ガスが封入されているため、クラック79へのエッチングガスの浸透を防止することができる。
このような一連の工程により、ウエーハWが個々のチップCに分割され、分割後のチップ側面78に残存した改質領域77や破片がエッチングによって適切に除去される。エッチング時には、チップ側面78のクラック79へのエッチングガスの浸透を防止するので、クラック79の増長が抑制されつつ、チップ側面78が適切にエッチングされる。
以下、図2から図4を参照して、本実施の形態に係るウエーハの分割方法について詳細に説明する。図2は改質領域形成工程、図3は分割工程、図4は処理投入工程、真空工程、図5は不活性ガス封入工程、エッチング工程のそれぞれ一例を示す図である。また、図6は、エッチング状態の説明図である。なお、図3Cにおいては、説明の便宜上、保護テープ上から端材を除いた図を示している。
図2に示すように、先ず改質領域形成工程が実施される。図2に示すように、レーザ加工装置1は、チャックテーブル11に対してレーザ照射ヘッド12を相対移動させることでレーザ加工するように構成されている。改質領域形成工程では、チャックテーブル11上に保護テープTを介してワークセットWS(ウエーハW)の裏面74が保持され、ワークセットWSのリングフレームFがクランプ部13に保持される。そして、レーザ照射ヘッド12の射出口がウエーハWのストリート75に位置付けられ、レーザ照射ヘッド12からウエーハWに対して透過性を有する波長のレーザ光がウエーハWに照射される。
レーザ光の集光点がウエーハWの内部で調整されながら、ウエーハWに対してレーザ照射ヘッド12が相対移動されることで、ウエーハWの内部にストリート75に沿った改質領域77が形成される。この場合、先ずウエーハWの裏面74側に集光点が調整され、全てのストリート75に沿って改質領域77の下端部が形成されるようにレーザ加工される。そして、集光点の高さを上動させる度にストリート75に沿ってレーザ加工が繰り返されることで、ウエーハWの内部に所定の厚さの改質領域77が形成される。このようにして、全てのストリート75に沿ってウエーハWの内部に分割起点が形成される。
なお、改質領域77は、レーザ光の照射によってウエーハWの内部の密度、屈折率、機械的強度やその他の物理的特性が周囲と異なる状態となり、周囲よりも強度が低下する領域のことをいう。改質領域77は、例えば、溶融処理領域、クラック領域、絶縁破壊領域、屈折率変化領域であり、これらが混在した領域でもよい。改質領域77が形成されたワークセットWS(ウエーハW)は分割装置2(図3参照)に搬入される。
図3に示すように、改質領域形成工程の後には分割工程が実施される。図3Aに示すように、分割装置2は、リングフレームFが支持される環状テーブル21を拡張ドラム22に対して上下に相対移動させることで、保護テープTを拡張するように構成されている。分割装置2にワークセットWS(ウエーハW)が搬入されると、クランプ部24によってリングフレームFが環状テーブル21に保持され、ウエーハWとリングフレームFとの間に拡張ドラム22の上端が位置付けられる。そして、拡張ドラム22の周囲の昇降機構23によって、環状テーブル21と共にリングフレームFが下降することで、拡張ドラム22が環状テーブル21に対して相対的に上昇される。
この結果、図3Bに示すように、保護テープTが放射方向に拡張されて、保護テープTを介してウエーハWの改質領域77に外力が付与される。ウエーハWは、強度が低下した改質領域77を分割起点として、ストリート75に沿って個々のチップCに分割される。このとき、保護テープTは、隣り合うチップ側面(分割面)が完全に離間するまで拡張される。これにより、隣り合うチップC同士の相互の間隔Sが確保される。図3Cに示すように分割後のワークセットWS(ウエーハW)は、リングフレームFが外された状態でエッチング装置3(図4参照)に搬入される。
ここで、以降の工程を説明する前に、図4を参照してエッチング装置について簡単に説明する。なお、本実施の形態に係るエッチング装置として、反応性ガスエッチングを実施する装置を例示して説明するが、等方性ドライエッチングとしてプラズマエッチング、ケミカルドライエッチングのいずれを実施する装置でもよい。また、不活性ガスとしては、例えば、Ar、He、N2が用いられる。エッチングガスとしては、例えば、ClF3、XeF2が用いられる。また、不活性ガスのN2とエッチングガスのClF3とを混合した混合ガスを用いてもよい。
エッチング装置3は、チップCに生じたクラック79(図6参照)に不活性ガスを封入させた状態で、反応性ガスエッチングによって分割後のチップ側面78をエッチングするように構成されている。エッチング装置3は、基台31上にハウジング32を設けて収容空間33が形成されている。ハウジング32の一側壁34には、ウエーハWの搬入口35を開閉する開閉扉36が取り付けられている。ハウジング32の上壁37には一対の昇降機構38が取り付けられており、この一対の昇降機構38には収容空間33内に2重の処理室を形成する可動ハウジング39が支持されている。
可動ハウジング39は、第1の処理室42を形成する外部ハウジング41と、第1の処理室42を仕切って第2の処理室52(図5B参照)を形成する内部ハウジング51とを有している。外部ハウジング41は、下面を開放した筒状に形成されており、一対の昇降機構38を介してハウジング32に支持されている。一対の昇降機構38によって外部ハウジング41の周壁43が基台31上面に当接されることで、ハウジング32内に密閉された第1の処理室42が形成される(図4B参照)。外部ハウジング41の上壁46には不活性ガス源44に連なるガス導入口45が形成されている。ガス導入口45から不活性ガスが導入されることで第1の処理室42が不活性ガスで満たされる。
内部ハウジング51は、下面を開放した筒状に形成されており、外部ハウジング41の上壁46に取り付けられた一対の昇降機構47に支持されている。一対の昇降機構47によって内部ハウジング51の周壁53が基台31上面に当接されることで、外部ハウジング41内に密閉された第2の処理室52が形成される(図5B参照)。内部ハウジング51の上壁56にはエッチングガス源54に連なるガス導入口55が形成されている。ガス導入口55は拡散部材57に覆われており、ガス導入口55からエッチングガスが導入されることで、拡散部材57を介して第2の処理室52にエッチングガスが拡散される。
また、内部ハウジング51の上壁56には、冷却水が通る冷却通路58が形成されている。冷却通路58は冷却水の循環路の一部を構成しており、循環路の途中に設けられた冷却水源59から冷却水が供給される。循環路を冷却水が循環することでエッチング時に内部ハウジング51に発生する熱が冷却水に伝達されて、内部ハウジング51の異常な温度上昇が抑えられている。
基台31上には、可動ハウジング39の下方にチャックテーブル61が取り付けられている。チャックテーブル61は、内部ハウジング51の周壁53の内径よりも小さな外径の円板状に形成されている。チャックテーブル61の上面にはポーラスセラミック材によって保持面62が形成されている。保持面62はチャックテーブル61内の流路を通じて吸引源63に接続されており、保持面62に生じる負圧によってウエーハWが吸引保持される。チャックテーブル61は、外部ハウジング41が基台31に当接することで第1の処理室42に収容され(図4B参照)、内部ハウジング51が基台31に当接することで第2の処理室52に収容される(図5B参照)。
また、チャックテーブル61内には、冷却水が通る冷却通路64が形成されている。冷却通路64は冷却水の循環路の一部を構成しており、循環路の途中に設けられた冷却水源65から冷却水が供給される。循環路を冷却水が循環することでエッチング時にチャックテーブル61に発生する熱が冷却水に伝達されて、チャックテーブル61の異常な温度上昇が抑えられている。また、基台31には、外部ハウジング41の周壁43と内部ハウジング51の周壁53との間に対応するように、真空源66に連なる吸引口67が形成されている。吸引口67からエアが吸引されることで、第1の処理室42内が真空状態にされる。
このように構成されたエッチング装置3では、図4Aに示すように、分割工程の後に処理投入工程が実施される。処理投入工程では、ハウジング32の開閉扉36が開かれており、可動ハウジング39はチャックテーブル61の上方に退避している。ロボットアーム71により搬入口35から分割済みのワークセットWS(ウエーハW)が投入されると、チャックテーブル61に保護テープTを介してウエーハWが保持される。このとき、ウエーハWの各チップCは、隣り合うチップCに対して所定の間隔Sが空けられている。そして、開閉扉36が閉じられてハウジング32内が密閉される。
次に、図4Bに示すように、処理投入工程の後に真空工程が実施される。真空工程では、一対の昇降機構38によって可動ハウジング39が基台31に向けて下降される。この場合、外部ハウジング41に対して内部ハウジング51が引き上げられた状態で可動ハウジング39が下降され、外部ハウジング41の周壁43が基台31に当接される。これにより、収容空間33内に第1の処理室42が形成され、チャックテーブル61上のウエーハWが第1の処理室42に収容される。そして、吸引口67から第1の処理室42内のエアが吸引され、第1の処理室42内が真空状態にされる。
次に、図5Aに示すように、真空工程の後に不活性ガス封入工程が実施される。不活性ガス封入工程では、不活性ガスのガス導入口45から真空状態の第1の処理室42内に不活性ガスが導入され、第1の処理室42内の圧力が粘性流領域における所定の圧力(例えば、43kPa)にて不活性ガスで満たされる。これにより、各チップ側面78に生じたクラック79に不活性ガスが浸透して、クラック79内に不活性ガスが封入される(図6A参照)。
次に、図5Bに示すように、不活性ガス封入工程の後にエッチング工程が実施される。エッチング工程では、一対の昇降機構47によって内部ハウジング51が下降され、内部ハウジング51の周壁53が基台31に当接される。これにより、第1の処理室42内に第2の処理室52が形成され、チャックテーブル61上のウエーハWが第2の処理室52に収容される。不活性ガスで満たされ粘性流領域となった第2の処理室52内にエッチングガスのガス導入口55からエッチングガスが追加導入される。第2の処理室52内の圧力が粘性流領域における所定の圧力を維持した状態で、エッチングガスを導入していき第2の処理室内52がエッチングガスと不活性ガスの混合ガスで満たされる。このとき、第2の処理室内52の圧力は、例えば45.15kPaで、不活性ガスの分圧が43kPa(95%)、エッチングガスの分圧が2.15kPa(5%)となる。
このため、各チップ側面78のクラック79に不活性ガスが封入された状態が保たれ、クラック79から不活性ガスが抜け難くなっている。そして、エッチングガスが拡散部材57によって第2の処理室52内に拡散されてチップCの隙間Sに入り込み、エッチングガスによって一定時間反応させることでエッチングされ、分割後のチップ側面78が面外方向、すなわちチップ側面78に対して垂直な方向に一定量除去される(図6B参照)。例えば、30秒〜300秒間反応させることで、チップ側面78が2μm〜10μmエッチングされる。
これにより、チップ側面78に残存した改質領域77や破片が除去されると共にクラック79が縮小される。よって、改質領域77の破片やクラック79等によってデバイスの性能が悪影響を受けることがない。また、クラック79に不活性ガスが封入された状態でエッチングされるため、エッチングガスがクラック79に浸透することがなく、エッチングによってクラック79が増長することがない。また、第1の処理室42内に第2の処理室52が形成される構成にすることで、エッチングガスの投入量を抑えることができる。
以上のように、本実施の形態に係るウエーハWの分割方法によれば、ストリート75に沿ってウエーハWの内部に改質領域77が形成され、この改質領域77を起点にしてウエーハWが個々のチップCに分割される。そして、ウエーハWが第1の処理室42内に投入された後、第1の処理室42内が真空状態にされて不活性ガスが導入され、分割時に生じたチップ側面78にあるクラック79に不活性ガスが封入される。また、第1の処理室42内にさらに第2の処理室52が形成され、第2の処理室52内にエッチングガスが追加導入される。これにより、クラック79に不活性ガスを留まらせた状態でチップ側面78がエッチングされる。よって、クラック79にエッチングガスが浸透することがなく、チップ側面78から内向き(面外方向)にエッチングが進行するため、クラック79の増長を抑制しつつ、チップ側面78に残存した改質領域77や破片を除去できる。
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
例えば、上記した実施の形態において、第1の処理室42内に第2の処理室52を形成し、第1の処理室42内で不活性ガス封入工程を実施し、第2の処理室52内でエッチング工程を実施する構成としたが、この構成に限定されない。同一の処理室内で不活性ガス封入工程とエッチング工程を実施する構成にしてもよい。この場合、第1の処理室42内に第2の処理室52を形成する必要がないため、装置構成を簡略化することが可能である。
また、上記した実施の形態において、不活性ガス封入工程の第1の処理室42内の圧力を43kPaとし、エッチング工程の第2の処理室52内の圧力を45.15kPaとしたが、第1の処理室42内および第2の処理室52内の圧力が粘性流領域を維持されれば、この構成に限定されない。第1、第2の処理室42、52内の圧力は、特に限定されるものではなく、不活性ガスが導入された第1の処理室内42の圧力は1〜50kPaとし、エッチングガスの分圧を1〜10kPaとし、不活性ガスとエッチングガスによる第2の処理室内52の圧力を2〜60kPaとしても良い。エッチングガスの分圧は2〜3kPaが好ましい。
また、上記した実施の形態の処理投入工程では、リングフレームFが取り外された状態でワークセットWSがエッチング装置3に搬入される構成としたが、この構成に限定されない。リングフレームFが取り付けられた状態でワークセットWSがエッチング装置3に搬入される構成としてもよい。
また、上記した実施の形態の分割工程では、保護テープTを拡張させることでウエーハWを分割する構成としたが、この構成に限定されない。分割工程では、改質領域77を分割起点としてウエーハWを分割可能であればよく、テープ拡張による分割方法に限定されない。分割工程では、押圧刃を用いたブレーキングによりウエーハWを分割してもよい。また、DBG(Dicing Before Grinding)加工により改質領域77に研削負荷を加えることでウエーハWを分割するようにしてもよい。DBG加工の場合には、改質領域形成工程において、チップCの仕上がり厚みの範囲内に焦点を合わせてレーザ光を照射する。ブレーキング及びDBG加工により分割した場合には、その後にテープ拡張を行うことでチップ同士の間隔を空けるようにする。
以上説明したように、本発明は、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去できるという効果を有し、特に、半導体ウエーハをストリートに沿って分割するウエーハの分割方法に有用である。
1 レーザ加工装置
2 分割装置
3 エッチング装置
12 レーザ照射ヘッド
33 収容空間
42 第1の処理室
52 第2の処理室
73 ウエーハの表面
74 ウエーハの裏面
75 ストリート
76 オリエンテーションフラット
77 改質領域
78 チップ側面
79 クラック
C チップ
S 間隔
T 保護テープ
W ウエーハ
WS ワークセット

Claims (2)

  1. 表面に複数のチップがストリートによって区画形成されたウエーハに保護テープを貼着させたワークセットに、該ストリートに沿ってウエーハを透過する波長のレーザ光を照射させ、ウエーハの内部に改質領域を形成させる改質領域形成工程と、
    該改質領域形成工程を経た該ワークセットに外力を付与させ該改質領域を起点にして該ストリートに沿って個々の該チップに分割させ、該チップの互いの間隔を確保する分割工程と、
    該分割工程を経て該チップに分割された該ワークセットを密閉される処理室に投入する処理投入工程と、
    該処理投入工程で該ワークセットを投入し密閉された該処理室を真空状態にする真空工程と、
    該真空工程で真空になった該処理室に不活性ガスを導入し所定の圧力で該処理室を不活性ガスで充満させると共に該不活性ガスの圧力によって該分割工程で分割されたチップ側面にある分割ダメージに不活性ガスを封入させる不活性ガス封入工程と、
    該不活性ガス封入工程にて不活性ガスで充満される該処理室内にエッチングガスを追加導入して個々に分割された該チップ側面を面外方向に反応性ガスエッチングするエッチング工程と、
    を備えたことを特徴とするウエーハの分割方法。
  2. 該処理室は、密閉空間で該真空工程および該不活性ガス封入工程を行なう第1の処理室と、該第1の処理室を仕切って形成される密閉空間で該エッチング工程を行なう第2の処理室とで構成される請求項1記載のウエーハの分割方法。
JP2013164095A 2013-08-07 2013-08-07 ウエーハの分割方法 Active JP6113019B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013164095A JP6113019B2 (ja) 2013-08-07 2013-08-07 ウエーハの分割方法
TW103123463A TWI623969B (zh) 2013-08-07 2014-07-08 晶圓之分割方法
KR1020140100814A KR102062410B1 (ko) 2013-08-07 2014-08-06 웨이퍼의 분할 방법
CN201410383841.5A CN104347500B (zh) 2013-08-07 2014-08-06 晶片的分割方法
US14/454,136 US9159622B2 (en) 2013-08-07 2014-08-07 Dividing method for wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013164095A JP6113019B2 (ja) 2013-08-07 2013-08-07 ウエーハの分割方法

Publications (2)

Publication Number Publication Date
JP2015032818A true JP2015032818A (ja) 2015-02-16
JP6113019B2 JP6113019B2 (ja) 2017-04-12

Family

ID=52449005

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013164095A Active JP6113019B2 (ja) 2013-08-07 2013-08-07 ウエーハの分割方法

Country Status (5)

Country Link
US (1) US9159622B2 (ja)
JP (1) JP6113019B2 (ja)
KR (1) KR102062410B1 (ja)
CN (1) CN104347500B (ja)
TW (1) TWI623969B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078249A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ ウェーハの加工方法
JP2018182115A (ja) * 2017-04-17 2018-11-15 株式会社ディスコ ウエーハの加工方法
JP2019129203A (ja) * 2018-01-23 2019-08-01 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
CN110520968A (zh) * 2017-04-17 2019-11-29 浜松光子学株式会社 加工对象物切断方法和半导体芯片

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6576212B2 (ja) * 2015-11-05 2019-09-18 株式会社ディスコ ウエーハの加工方法
JP6587911B2 (ja) * 2015-11-16 2019-10-09 株式会社ディスコ ウエーハの分割方法
CN108290730A (zh) * 2015-11-30 2018-07-17 W.L.戈尔及同仁股份有限公司 用于裸芯片的保护环境阻隔件
WO2017103719A1 (en) * 2015-12-15 2017-06-22 Therapeutics Inc. Halobetasol foam composition and method of use thereof
JP7007052B2 (ja) * 2017-09-19 2022-01-24 株式会社ディスコ ウェーハの加工方法
JP6957109B2 (ja) * 2017-12-12 2021-11-02 株式会社ディスコ デバイスチップの製造方法及びピックアップ装置
US11538711B2 (en) 2018-07-23 2022-12-27 Micron Technology, Inc. Methods for edge trimming of semiconductor wafers and related apparatus
JP2021027305A (ja) * 2019-08-09 2021-02-22 株式会社ディスコ プラズマエッチング装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2008192642A (ja) * 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2011166011A (ja) * 2010-02-12 2011-08-25 Toyota Motor Corp 半導体チップの製造方法
US20120108035A1 (en) * 2010-10-27 2012-05-03 Goon-Woo Kim Method of Fabricating Semiconductor Device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342434B1 (en) * 1995-12-04 2002-01-29 Hitachi, Ltd. Methods of processing semiconductor wafer, and producing IC card, and carrier
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP3447602B2 (ja) * 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
JP2005203695A (ja) * 2004-01-19 2005-07-28 Casio Micronics Co Ltd 半導体装置およびその製造方法
JP4991116B2 (ja) * 2004-02-13 2012-08-01 フライベルゲル・コンパウンド・マテリアルズ・ゲーエムベーハー クラックフリーiii族窒化物半導体材料の製造方法
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US20100129984A1 (en) * 2008-11-26 2010-05-27 George Vakanas Wafer singulation in high volume manufacturing
WO2013008757A1 (ja) * 2011-07-08 2013-01-17 住友ベークライト株式会社 ダイシングテープ一体型接着シート、半導体装置、多層回路基板及び電子部品
SG193711A1 (en) * 2012-03-16 2013-10-30 Advanced Laser Separation Internat Alsi N V Method of singulating a thin semiconductor wafer
US9252057B2 (en) * 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US9236305B2 (en) * 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US8883614B1 (en) * 2013-05-22 2014-11-11 Applied Materials, Inc. Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2008192642A (ja) * 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2011166011A (ja) * 2010-02-12 2011-08-25 Toyota Motor Corp 半導体チップの製造方法
US20120108035A1 (en) * 2010-10-27 2012-05-03 Goon-Woo Kim Method of Fabricating Semiconductor Device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078249A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ ウェーハの加工方法
CN108074805A (zh) * 2016-11-11 2018-05-25 株式会社迪思科 晶片的加工方法
JP2018182115A (ja) * 2017-04-17 2018-11-15 株式会社ディスコ ウエーハの加工方法
CN110520968A (zh) * 2017-04-17 2019-11-29 浜松光子学株式会社 加工对象物切断方法和半导体芯片
CN110520968B (zh) * 2017-04-17 2023-09-19 浜松光子学株式会社 加工对象物切断方法和半导体芯片
JP2019129203A (ja) * 2018-01-23 2019-08-01 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
JP7066263B2 (ja) 2018-01-23 2022-05-13 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置

Also Published As

Publication number Publication date
TW201515076A (zh) 2015-04-16
CN104347500A (zh) 2015-02-11
KR20150017674A (ko) 2015-02-17
KR102062410B1 (ko) 2020-01-03
TWI623969B (zh) 2018-05-11
US20150044857A1 (en) 2015-02-12
CN104347500B (zh) 2018-10-12
US9159622B2 (en) 2015-10-13
JP6113019B2 (ja) 2017-04-12

Similar Documents

Publication Publication Date Title
JP6113019B2 (ja) ウエーハの分割方法
US9583391B2 (en) Wafer processing method
TWI631665B (zh) 光裝置之加工方法
JP6704957B2 (ja) 基板加工方法
JP6101468B2 (ja) ウェーハの加工方法
TWI291725B (en) Method for dicing a released CMOS-MEMS multi-project wafer
JP7549622B2 (ja) ワークを処理する方法およびワークを処理するシステム
CN105810576B (zh) 切割晶圆的方法及半导体芯片
JP2003179005A (ja) 半導体素子分離方法及び半導体素子分離装置
JP6341709B2 (ja) ウェーハの加工方法
US20100048000A1 (en) Method of manufacturing semiconductor chips
TW201415547A (zh) 晶圓加工方法
KR20150118530A (ko) 칩 간격 유지 방법
JP6598702B2 (ja) ウェーハの加工方法
JP6298699B2 (ja) ウェーハの加工方法
KR20120023258A (ko) 웨이퍼 가공방법 및 웨이퍼 가공장치
US10573560B2 (en) Wafer processing method
JP6257979B2 (ja) ウェーハの分割方法
JP6796983B2 (ja) マスクの形成方法及びウエーハの加工方法
JP2017199717A (ja) 加工方法
JP2007049041A (ja) ウエーハの分割方法
JP2024151076A (ja) ウエーハの加工方法
TW202400348A (zh) 晶圓的加工方法
JP2008071907A (ja) 半導体チップの製造方法、及び半導体チップ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170314

R150 Certificate of patent or registration of utility model

Ref document number: 6113019

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250