JP2015032818A - ウエーハの分割方法 - Google Patents

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Abstract

【課題】クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去すること。
【解決手段】ウエーハの分割方法は、ストリート（７５）に沿ってレーザ光を照射してウエーハ（Ｗ）の内部に改質領域（７７）を形成する工程と、改質領域を起点としてウエーハを個々のチップ（Ｃ）に分割する工程と、ウエーハが投入された処理室内を真空状態にし、処理室内を不活性ガスで満たす工程と、不活性ガスで満たされた処理室内にエッチングガスを導入してチップ側面（７８）をエッチングする工程とを有している。
【選択図】図５

Description

本発明は、半導体ウエーハをストリートに沿って分割するウエーハの分割方法に関する。
半導体ウエーハは、格子状に配列されたストリートによって多数の矩形領域に区画されており、このストリートに沿って個々のチップに分割される。従来、ウエーハの分割方法として、ＳＤ（Stealth Dicing）加工とエキスパンド加工とを組み合わせてウエーハを個々のチップに分割する方法が提案されている（例えば、特許文献１、２参照）。ＳＤ加工では、ストリートに沿ってレーザ光が照射され、ウエーハの内部に分割起点となる改質領域が形成される。エキスパンド加工では、ウエーハに貼られたテープが拡張されることで、改質領域に外力が加わってストリートに沿ってウエーハが分割される。
また、特許文献１、２に記載のウエーハの分割方法では、強度が低下した改質領域に引張り力が加わることで破断されるため、チップ側面（分割面）にクラックが生じると共に微小な破片が飛散する。また、破断後のチップ側面に強度が低下した改質領域が残存していると、改質領域の一部が剥がれてさらに破片として周囲に飛散する場合がある。このようなクラックや微小な破片はチップの性能に影響を及ぼすため、エッチングガスによって改質領域、クラック、破片を除去してチップ側面を滑らかにしている。
特開２００５−２５２１２６号公報 特開２００９−１１１１４７号公報
しかしながら、特許文献１、２に記載のウエーハの分割方法では、チップの側面だけがエッチングされるだけでなく、チップ側面のクラックにエッチングガスが浸透するため、クラック内でエッチングが進行してクラックが増長するという不具合がある。
本発明はかかる点に鑑みてなされたものであり、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができるウエーハの分割方法を提供することを目的とする。
本発明のウエーハの分割方法は、表面に複数のチップがストリートによって区画形成されたウエーハに保護テープを貼着させたワークセットに、該ストリートに沿ってウエーハを透過する波長のレーザ光を照射させ、ウエーハの内部に改質領域を形成させる改質領域形成工程と、該改質領域形成工程を経た該ワークセットに外力を付与させ該改質領域を起点にして該ストリートに沿って個々の該チップに分割させ、該チップの互いの間隔を確保する分割工程と、該分割工程を経て該チップに分割された該ワークセットを密閉される処理室に投入する処理投入工程と、該処理投入工程で該ワークセットを投入し密閉された該処理室を真空状態にする真空工程と、該真空工程で真空になった該処理室に不活性ガスを導入し所定の圧力で該処理室を不活性ガスで充満させると共に該不活性ガスの圧力によって該分割工程で分割されたチップ側面にある分割ダメージに不活性ガスを封入させる不活性ガス封入工程と、該不活性ガス封入工程にて不活性ガスで充満される該処理室内にエッチングガスを追加導入して個々に分割された該チップ側面を面外方向に反応性ガスエッチングするエッチング工程と、を備えたことを特徴とする。
この構成によれば、ストリートに沿ってウエーハの内部に改質領域が形成され、この改質領域を起点にしてウエーハが個々のチップに分割される。そして、ウエーハが処理室内に投入された後、処理室内が真空状態にされて不活性ガスが導入され、さらに処理室内にエッチングガスが追加導入される。これにより、分割時に生じたチップ側面にあるクラック等の分割ダメージに不活性ガスが封入され、分割ダメージに不活性ガスを留まらせた状態でチップ側面がエッチングされる。よって、分割ダメージにエッチングガスが浸透することがなく、チップ側面から内向き（面外方向）にエッチングが進行するため、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができる。
本発明の上記ウエーハの分割方法において、処理室は、密閉空間で真空工程および不活性ガス封入工程を行なう第１の処理室と、第１の処理室を仕切って形成される密閉空間でエッチング工程を行なう第２の処理室とで構成される。
本発明によれば、分割ダメージに不活性ガスを封入した状態でエッチングを実施するため、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去することができる。
本実施の形態に係るウエーハの斜視図である。 本実施の形態に係る改質領域形成工程の一例を示す図である。 本実施の形態に係る分割工程の一例を示す図である。 本実施の形態に係る処理投入工程、真空工程の一例を示す図である。 本実施の形態に係る不活性ガス封入工程、エッチング工程の一例を示す図である。 本実施の形態に係るエッチング状態の説明図である。
以下、添付図面を参照して、本実施の形態に係るウエーハの分割方法について説明する。図１を参照して、加工対象となるウエーハについて説明する。なお、図１Ａは、ウエーハの斜視図であり、図１Ｂはウエーハをリングフレームに支持したワークセットの斜視図を示す。
図１Ａに示すように、ウエーハＷは、略円板状に形成されており、表面７３に配列された格子状のストリート７５によって複数の領域に区画されている。各領域には、分割後にチップＣ（図３Ｃ参照）になるＩＣ、ＬＳＩ等の各種デバイスＤが形成されている。ウエーハＷの外周には結晶方位を示すオリエンテーションフラット７６が形成されている。なお、本実施の形態ではウエーハＷとしてシリコン、ガリウム砒素等の半導体ウエーハを例に挙げて説明するが、この構成に限定されるものではない。ウエーハＷは、例えば、セラミック、ガラス、サファイア（Al2O3）系の無機材料基板や半導体製品のパッケージ等でもよい。
図１Ｂに示すように、ウエーハＷの裏面７４には保護テープＴが貼着されており、この保護テープＴの外周にはリングフレームＦが貼着されている。ウエーハＷは、保護テープＴを介してリングフレームＦに支持されたワークセットＷＳとしてカセット（不図示）に収容され、カセットによってレーザ加工装置に搬入される。なお、本実施の形態では、ウエーハＷの裏面７４に保護テープＴが貼着される構成としたが、ウエーハＷの表面７３に保護テープＴが貼着される構成としてもよい。
このワークセットＷＳは、改質領域形成工程、分割工程、処理投入工程、真空工程、不活性ガス封入工程、エッチング工程を経て加工される。改質領域形成工程では、レーザ光の照射によりストリート７５に沿ってウエーハＷの内部に多光子吸収による改質領域７７が形成される（図２参照）。改質領域７７においてウエーハＷの強度が低下することで、ウエーハＷの内部に分割起点が形成される。分割工程では、ワークセットＷＳに外力が付与され、改質領域７７を起点にしてウエーハＷがストリート７５に沿って個々のチップＣに分割される（図３参照）。分割後のチップ側面７８には、改質領域７７が残存すると共にクラック７９（図６Ａ参照）が生じている。
処理投入工程では、個々のチップＣに分割されたワークセットＷＳが、密閉される処理室に投入される（図４Ａ参照）。真空工程では、ワークセットＷＳが投入された処理室内が真空状態にされる（図４Ｂ参照）。不活性ガス封入工程では、真空状態の処理室内に不活性ガスが導入され、不活性ガスの圧力によってチップ側面７８にあるクラック７９に不活性ガスが封入される（図５Ａ、図６Ａ参照）。エッチング工程では、処理室内にエッチングガスが追加導入され、チップ側面７８が反応性ガスエッチングされる（図５Ｂ、図６Ｂ参照）。この場合、クラック７９に不活性ガスが封入されているため、クラック７９へのエッチングガスの浸透を防止することができる。
このような一連の工程により、ウエーハＷが個々のチップＣに分割され、分割後のチップ側面７８に残存した改質領域７７や破片がエッチングによって適切に除去される。エッチング時には、チップ側面７８のクラック７９へのエッチングガスの浸透を防止するので、クラック７９の増長が抑制されつつ、チップ側面７８が適切にエッチングされる。
以下、図２から図４を参照して、本実施の形態に係るウエーハの分割方法について詳細に説明する。図２は改質領域形成工程、図３は分割工程、図４は処理投入工程、真空工程、図５は不活性ガス封入工程、エッチング工程のそれぞれ一例を示す図である。また、図６は、エッチング状態の説明図である。なお、図３Ｃにおいては、説明の便宜上、保護テープ上から端材を除いた図を示している。
図２に示すように、先ず改質領域形成工程が実施される。図２に示すように、レーザ加工装置１は、チャックテーブル１１に対してレーザ照射ヘッド１２を相対移動させることでレーザ加工するように構成されている。改質領域形成工程では、チャックテーブル１１上に保護テープＴを介してワークセットＷＳ（ウエーハＷ）の裏面７４が保持され、ワークセットＷＳのリングフレームＦがクランプ部１３に保持される。そして、レーザ照射ヘッド１２の射出口がウエーハＷのストリート７５に位置付けられ、レーザ照射ヘッド１２からウエーハＷに対して透過性を有する波長のレーザ光がウエーハＷに照射される。
レーザ光の集光点がウエーハＷの内部で調整されながら、ウエーハＷに対してレーザ照射ヘッド１２が相対移動されることで、ウエーハＷの内部にストリート７５に沿った改質領域７７が形成される。この場合、先ずウエーハＷの裏面７４側に集光点が調整され、全てのストリート７５に沿って改質領域７７の下端部が形成されるようにレーザ加工される。そして、集光点の高さを上動させる度にストリート７５に沿ってレーザ加工が繰り返されることで、ウエーハＷの内部に所定の厚さの改質領域７７が形成される。このようにして、全てのストリート７５に沿ってウエーハＷの内部に分割起点が形成される。
なお、改質領域７７は、レーザ光の照射によってウエーハＷの内部の密度、屈折率、機械的強度やその他の物理的特性が周囲と異なる状態となり、周囲よりも強度が低下する領域のことをいう。改質領域７７は、例えば、溶融処理領域、クラック領域、絶縁破壊領域、屈折率変化領域であり、これらが混在した領域でもよい。改質領域７７が形成されたワークセットＷＳ（ウエーハＷ）は分割装置２（図３参照）に搬入される。
図３に示すように、改質領域形成工程の後には分割工程が実施される。図３Ａに示すように、分割装置２は、リングフレームＦが支持される環状テーブル２１を拡張ドラム２２に対して上下に相対移動させることで、保護テープＴを拡張するように構成されている。分割装置２にワークセットＷＳ（ウエーハＷ）が搬入されると、クランプ部２４によってリングフレームＦが環状テーブル２１に保持され、ウエーハＷとリングフレームＦとの間に拡張ドラム２２の上端が位置付けられる。そして、拡張ドラム２２の周囲の昇降機構２３によって、環状テーブル２１と共にリングフレームＦが下降することで、拡張ドラム２２が環状テーブル２１に対して相対的に上昇される。
この結果、図３Ｂに示すように、保護テープＴが放射方向に拡張されて、保護テープＴを介してウエーハＷの改質領域７７に外力が付与される。ウエーハＷは、強度が低下した改質領域７７を分割起点として、ストリート７５に沿って個々のチップＣに分割される。このとき、保護テープＴは、隣り合うチップ側面（分割面）が完全に離間するまで拡張される。これにより、隣り合うチップＣ同士の相互の間隔Ｓが確保される。図３Ｃに示すように分割後のワークセットＷＳ（ウエーハＷ）は、リングフレームＦが外された状態でエッチング装置３（図４参照）に搬入される。
ここで、以降の工程を説明する前に、図４を参照してエッチング装置について簡単に説明する。なお、本実施の形態に係るエッチング装置として、反応性ガスエッチングを実施する装置を例示して説明するが、等方性ドライエッチングとしてプラズマエッチング、ケミカルドライエッチングのいずれを実施する装置でもよい。また、不活性ガスとしては、例えば、Ａｒ、Ｈｅ、Ｎ２が用いられる。エッチングガスとしては、例えば、ＣｌＦ３、ＸｅＦ２が用いられる。また、不活性ガスのＮ２とエッチングガスのＣｌＦ３とを混合した混合ガスを用いてもよい。
エッチング装置３は、チップＣに生じたクラック７９（図６参照）に不活性ガスを封入させた状態で、反応性ガスエッチングによって分割後のチップ側面７８をエッチングするように構成されている。エッチング装置３は、基台３１上にハウジング３２を設けて収容空間３３が形成されている。ハウジング３２の一側壁３４には、ウエーハＷの搬入口３５を開閉する開閉扉３６が取り付けられている。ハウジング３２の上壁３７には一対の昇降機構３８が取り付けられており、この一対の昇降機構３８には収容空間３３内に２重の処理室を形成する可動ハウジング３９が支持されている。
可動ハウジング３９は、第１の処理室４２を形成する外部ハウジング４１と、第１の処理室４２を仕切って第２の処理室５２（図５Ｂ参照）を形成する内部ハウジング５１とを有している。外部ハウジング４１は、下面を開放した筒状に形成されており、一対の昇降機構３８を介してハウジング３２に支持されている。一対の昇降機構３８によって外部ハウジング４１の周壁４３が基台３１上面に当接されることで、ハウジング３２内に密閉された第１の処理室４２が形成される（図４Ｂ参照）。外部ハウジング４１の上壁４６には不活性ガス源４４に連なるガス導入口４５が形成されている。ガス導入口４５から不活性ガスが導入されることで第１の処理室４２が不活性ガスで満たされる。
内部ハウジング５１は、下面を開放した筒状に形成されており、外部ハウジング４１の上壁４６に取り付けられた一対の昇降機構４７に支持されている。一対の昇降機構４７によって内部ハウジング５１の周壁５３が基台３１上面に当接されることで、外部ハウジング４１内に密閉された第２の処理室５２が形成される（図５Ｂ参照）。内部ハウジング５１の上壁５６にはエッチングガス源５４に連なるガス導入口５５が形成されている。ガス導入口５５は拡散部材５７に覆われており、ガス導入口５５からエッチングガスが導入されることで、拡散部材５７を介して第２の処理室５２にエッチングガスが拡散される。
また、内部ハウジング５１の上壁５６には、冷却水が通る冷却通路５８が形成されている。冷却通路５８は冷却水の循環路の一部を構成しており、循環路の途中に設けられた冷却水源５９から冷却水が供給される。循環路を冷却水が循環することでエッチング時に内部ハウジング５１に発生する熱が冷却水に伝達されて、内部ハウジング５１の異常な温度上昇が抑えられている。
基台３１上には、可動ハウジング３９の下方にチャックテーブル６１が取り付けられている。チャックテーブル６１は、内部ハウジング５１の周壁５３の内径よりも小さな外径の円板状に形成されている。チャックテーブル６１の上面にはポーラスセラミック材によって保持面６２が形成されている。保持面６２はチャックテーブル６１内の流路を通じて吸引源６３に接続されており、保持面６２に生じる負圧によってウエーハＷが吸引保持される。チャックテーブル６１は、外部ハウジング４１が基台３１に当接することで第１の処理室４２に収容され（図４Ｂ参照）、内部ハウジング５１が基台３１に当接することで第２の処理室５２に収容される（図５Ｂ参照）。
また、チャックテーブル６１内には、冷却水が通る冷却通路６４が形成されている。冷却通路６４は冷却水の循環路の一部を構成しており、循環路の途中に設けられた冷却水源６５から冷却水が供給される。循環路を冷却水が循環することでエッチング時にチャックテーブル６１に発生する熱が冷却水に伝達されて、チャックテーブル６１の異常な温度上昇が抑えられている。また、基台３１には、外部ハウジング４１の周壁４３と内部ハウジング５１の周壁５３との間に対応するように、真空源６６に連なる吸引口６７が形成されている。吸引口６７からエアが吸引されることで、第１の処理室４２内が真空状態にされる。
このように構成されたエッチング装置３では、図４Ａに示すように、分割工程の後に処理投入工程が実施される。処理投入工程では、ハウジング３２の開閉扉３６が開かれており、可動ハウジング３９はチャックテーブル６１の上方に退避している。ロボットアーム７１により搬入口３５から分割済みのワークセットＷＳ（ウエーハＷ）が投入されると、チャックテーブル６１に保護テープＴを介してウエーハＷが保持される。このとき、ウエーハＷの各チップＣは、隣り合うチップＣに対して所定の間隔Ｓが空けられている。そして、開閉扉３６が閉じられてハウジング３２内が密閉される。
次に、図４Ｂに示すように、処理投入工程の後に真空工程が実施される。真空工程では、一対の昇降機構３８によって可動ハウジング３９が基台３１に向けて下降される。この場合、外部ハウジング４１に対して内部ハウジング５１が引き上げられた状態で可動ハウジング３９が下降され、外部ハウジング４１の周壁４３が基台３１に当接される。これにより、収容空間３３内に第１の処理室４２が形成され、チャックテーブル６１上のウエーハＷが第１の処理室４２に収容される。そして、吸引口６７から第１の処理室４２内のエアが吸引され、第１の処理室４２内が真空状態にされる。
次に、図５Ａに示すように、真空工程の後に不活性ガス封入工程が実施される。不活性ガス封入工程では、不活性ガスのガス導入口４５から真空状態の第１の処理室４２内に不活性ガスが導入され、第１の処理室４２内の圧力が粘性流領域における所定の圧力（例えば、４３ｋＰａ）にて不活性ガスで満たされる。これにより、各チップ側面７８に生じたクラック７９に不活性ガスが浸透して、クラック７９内に不活性ガスが封入される（図６Ａ参照）。
次に、図５Ｂに示すように、不活性ガス封入工程の後にエッチング工程が実施される。エッチング工程では、一対の昇降機構４７によって内部ハウジング５１が下降され、内部ハウジング５１の周壁５３が基台３１に当接される。これにより、第１の処理室４２内に第２の処理室５２が形成され、チャックテーブル６１上のウエーハＷが第２の処理室５２に収容される。不活性ガスで満たされ粘性流領域となった第２の処理室５２内にエッチングガスのガス導入口５５からエッチングガスが追加導入される。第２の処理室５２内の圧力が粘性流領域における所定の圧力を維持した状態で、エッチングガスを導入していき第２の処理室内５２がエッチングガスと不活性ガスの混合ガスで満たされる。このとき、第2の処理室内５２の圧力は、例えば４５．１５ｋＰａで、不活性ガスの分圧が４３ｋＰａ（９５％）、エッチングガスの分圧が２．１５ｋＰａ（５％）となる。
このため、各チップ側面７８のクラック７９に不活性ガスが封入された状態が保たれ、クラック７９から不活性ガスが抜け難くなっている。そして、エッチングガスが拡散部材５７によって第２の処理室５２内に拡散されてチップＣの隙間Ｓに入り込み、エッチングガスによって一定時間反応させることでエッチングされ、分割後のチップ側面７８が面外方向、すなわちチップ側面７８に対して垂直な方向に一定量除去される（図６Ｂ参照）。例えば、３０秒〜３００秒間反応させることで、チップ側面７８が２μｍ〜１０μｍエッチングされる。
これにより、チップ側面７８に残存した改質領域７７や破片が除去されると共にクラック７９が縮小される。よって、改質領域７７の破片やクラック７９等によってデバイスの性能が悪影響を受けることがない。また、クラック７９に不活性ガスが封入された状態でエッチングされるため、エッチングガスがクラック７９に浸透することがなく、エッチングによってクラック７９が増長することがない。また、第１の処理室４２内に第２の処理室５２が形成される構成にすることで、エッチングガスの投入量を抑えることができる。
以上のように、本実施の形態に係るウエーハＷの分割方法によれば、ストリート７５に沿ってウエーハＷの内部に改質領域７７が形成され、この改質領域７７を起点にしてウエーハＷが個々のチップＣに分割される。そして、ウエーハＷが第１の処理室４２内に投入された後、第１の処理室４２内が真空状態にされて不活性ガスが導入され、分割時に生じたチップ側面７８にあるクラック７９に不活性ガスが封入される。また、第１の処理室４２内にさらに第２の処理室５２が形成され、第２の処理室５２内にエッチングガスが追加導入される。これにより、クラック７９に不活性ガスを留まらせた状態でチップ側面７８がエッチングされる。よって、クラック７９にエッチングガスが浸透することがなく、チップ側面７８から内向き（面外方向）にエッチングが進行するため、クラック７９の増長を抑制しつつ、チップ側面７８に残存した改質領域７７や破片を除去できる。
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
例えば、上記した実施の形態において、第１の処理室４２内に第２の処理室５２を形成し、第１の処理室４２内で不活性ガス封入工程を実施し、第２の処理室５２内でエッチング工程を実施する構成としたが、この構成に限定されない。同一の処理室内で不活性ガス封入工程とエッチング工程を実施する構成にしてもよい。この場合、第１の処理室４２内に第２の処理室５２を形成する必要がないため、装置構成を簡略化することが可能である。
また、上記した実施の形態において、不活性ガス封入工程の第１の処理室４２内の圧力を４３ｋＰａとし、エッチング工程の第２の処理室５２内の圧力を４５．１５ｋＰａとしたが、第１の処理室４２内および第２の処理室５２内の圧力が粘性流領域を維持されれば、この構成に限定されない。第１、第２の処理室４２、５２内の圧力は、特に限定されるものではなく、不活性ガスが導入された第１の処理室内４２の圧力は１〜５０ｋＰａとし、エッチングガスの分圧を１〜１０ｋＰａとし、不活性ガスとエッチングガスによる第２の処理室内５２の圧力を２〜６０ｋＰａとしても良い。エッチングガスの分圧は２〜３ｋＰａが好ましい。
また、上記した実施の形態の処理投入工程では、リングフレームＦが取り外された状態でワークセットＷＳがエッチング装置３に搬入される構成としたが、この構成に限定されない。リングフレームＦが取り付けられた状態でワークセットＷＳがエッチング装置３に搬入される構成としてもよい。
また、上記した実施の形態の分割工程では、保護テープＴを拡張させることでウエーハＷを分割する構成としたが、この構成に限定されない。分割工程では、改質領域７７を分割起点としてウエーハＷを分割可能であればよく、テープ拡張による分割方法に限定されない。分割工程では、押圧刃を用いたブレーキングによりウエーハＷを分割してもよい。また、ＤＢＧ（Dicing Before Grinding）加工により改質領域７７に研削負荷を加えることでウエーハＷを分割するようにしてもよい。ＤＢＧ加工の場合には、改質領域形成工程において、チップＣの仕上がり厚みの範囲内に焦点を合わせてレーザ光を照射する。ブレーキング及びＤＢＧ加工により分割した場合には、その後にテープ拡張を行うことでチップ同士の間隔を空けるようにする。
以上説明したように、本発明は、クラックの増長を抑制しつつ、チップ側面に残存した改質領域や破片を除去できるという効果を有し、特に、半導体ウエーハをストリートに沿って分割するウエーハの分割方法に有用である。
１ レーザ加工装置
２ 分割装置
３ エッチング装置
１２ レーザ照射ヘッド
３３ 収容空間
４２ 第１の処理室
５２ 第２の処理室
７３ ウエーハの表面
７４ ウエーハの裏面
７５ ストリート
７６ オリエンテーションフラット
７７ 改質領域
７８ チップ側面
７９ クラック
Ｃ チップ
Ｓ 間隔
Ｔ 保護テープ
Ｗ ウエーハ
ＷＳ ワークセット

Claims (2)

  1. 表面に複数のチップがストリートによって区画形成されたウエーハに保護テープを貼着させたワークセットに、該ストリートに沿ってウエーハを透過する波長のレーザ光を照射させ、ウエーハの内部に改質領域を形成させる改質領域形成工程と、
    該改質領域形成工程を経た該ワークセットに外力を付与させ該改質領域を起点にして該ストリートに沿って個々の該チップに分割させ、該チップの互いの間隔を確保する分割工程と、
    該分割工程を経て該チップに分割された該ワークセットを密閉される処理室に投入する処理投入工程と、
    該処理投入工程で該ワークセットを投入し密閉された該処理室を真空状態にする真空工程と、
    該真空工程で真空になった該処理室に不活性ガスを導入し所定の圧力で該処理室を不活性ガスで充満させると共に該不活性ガスの圧力によって該分割工程で分割されたチップ側面にある分割ダメージに不活性ガスを封入させる不活性ガス封入工程と、
    該不活性ガス封入工程にて不活性ガスで充満される該処理室内にエッチングガスを追加導入して個々に分割された該チップ側面を面外方向に反応性ガスエッチングするエッチング工程と、
    を備えたことを特徴とするウエーハの分割方法。
  2. 該処理室は、密閉空間で該真空工程および該不活性ガス封入工程を行なう第１の処理室と、該第１の処理室を仕切って形成される密閉空間で該エッチング工程を行なう第２の処理室とで構成される請求項１記載のウエーハの分割方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078249A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ ウェーハの加工方法
JP2018182115A (ja) * 2017-04-17 2018-11-15 株式会社ディスコ ウエーハの加工方法
JP2019129203A (ja) * 2018-01-23 2019-08-01 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
CN110520968A (zh) * 2017-04-17 2019-11-29 浜松光子学株式会社 加工对象物切断方法和半导体芯片

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6576212B2 (ja) * 2015-11-05 2019-09-18 株式会社ディスコ ウエーハの加工方法
JP6587911B2 (ja) * 2015-11-16 2019-10-09 株式会社ディスコ ウエーハの分割方法
JP6680880B2 (ja) * 2015-11-30 2020-04-15 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティドＷ．Ｌ． Ｇｏｒｅ ＆ Ａｓｓｏｃｉａｔｅｓ， Ｉｎｃｏｒｐｏｒａｔｅｄ ダイのための保護環境バリアー
JP2018538327A (ja) * 2015-12-15 2018-12-27 セラピューティクス インク．Ｔｈｅｒａｐｅｕｔｉｃｓ Ｉｎｃ． ハロベタゾール泡組成物及びその使用方法
JP7007052B2 (ja) * 2017-09-19 2022-01-24 株式会社ディスコ ウェーハの加工方法
JP6957109B2 (ja) * 2017-12-12 2021-11-02 株式会社ディスコ デバイスチップの製造方法及びピックアップ装置
US11538711B2 (en) 2018-07-23 2022-12-27 Micron Technology, Inc. Methods for edge trimming of semiconductor wafers and related apparatus
JP2021027305A (ja) * 2019-08-09 2021-02-22 株式会社ディスコ プラズマエッチング装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2008192642A (ja) * 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2011166011A (ja) * 2010-02-12 2011-08-25 Toyota Motor Corp 半導体チップの製造方法
US20120108035A1 (en) * 2010-10-27 2012-05-03 Goon-Woo Kim Method of Fabricating Semiconductor Device

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342434B1 (en) * 1995-12-04 2002-01-29 Hitachi, Ltd. Methods of processing semiconductor wafer, and producing IC card, and carrier
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP3447602B2 (ja) * 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
JP2005203695A (ja) * 2004-01-19 2005-07-28 Casio Micronics Co Ltd 半導体装置およびその製造方法
JP4991116B2 (ja) 2004-02-13 2012-08-01 フライベルゲル・コンパウンド・マテリアルズ・ゲーエムベーハー クラックフリーｉｉｉ族窒化物半導体材料の製造方法
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US20100129984A1 (en) * 2008-11-26 2010-05-27 George Vakanas Wafer singulation in high volume manufacturing
CN103650114A (zh) * 2011-07-08 2014-03-19 住友电木株式会社 切割胶带一体化型粘接片、半导体装置、多层电路基板以及电子部件
SG193711A1 (en) * 2012-03-16 2013-10-30 Advanced Laser Separation Internat Alsi N V Method of singulating a thin semiconductor wafer
US9252057B2 (en) * 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US9236305B2 (en) * 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US8883614B1 (en) * 2013-05-22 2014-11-11 Applied Materials, Inc. Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2008192642A (ja) * 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法
JP2011166011A (ja) * 2010-02-12 2011-08-25 Toyota Motor Corp 半導体チップの製造方法
US20120108035A1 (en) * 2010-10-27 2012-05-03 Goon-Woo Kim Method of Fabricating Semiconductor Device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018078249A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ ウェーハの加工方法
CN108074805A (zh) * 2016-11-11 2018-05-25 株式会社迪思科 晶片的加工方法
JP2018182115A (ja) * 2017-04-17 2018-11-15 株式会社ディスコ ウエーハの加工方法
CN110520968A (zh) * 2017-04-17 2019-11-29 浜松光子学株式会社 加工对象物切断方法和半导体芯片
CN110520968B (zh) * 2017-04-17 2023-09-19 浜松光子学株式会社 加工对象物切断方法和半导体芯片
JP2019129203A (ja) * 2018-01-23 2019-08-01 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
JP7066263B2 (ja) 2018-01-23 2022-05-13 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置

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