CN104347500B - 晶片的分割方法 - Google Patents

晶片的分割方法 Download PDF

Info

Publication number
CN104347500B
CN104347500B CN201410383841.5A CN201410383841A CN104347500B CN 104347500 B CN104347500 B CN 104347500B CN 201410383841 A CN201410383841 A CN 201410383841A CN 104347500 B CN104347500 B CN 104347500B
Authority
CN
China
Prior art keywords
chip
process chamber
inert gas
segmentation
modified region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410383841.5A
Other languages
English (en)
Other versions
CN104347500A (zh
Inventor
松崎荣
增田隆俊
前本希
吉野裕
妹尾武彦
相田敏广
枇榔智也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Iwatani Corp
Original Assignee
Disco Corp
Iwatani Sangyo KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp, Iwatani Sangyo KK filed Critical Disco Corp
Publication of CN104347500A publication Critical patent/CN104347500A/zh
Application granted granted Critical
Publication of CN104347500B publication Critical patent/CN104347500B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02076—Cleaning after the substrates have been singulated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H01L21/2686—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation using incoherent radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices

Abstract

本发明提供晶片的分割方法，抑制裂纹的增长，并除去残留于芯片侧面的改质区域和碎片。晶片的分割方法包括：沿着切割道(75)照射激光，在晶片(W)的内部形成改质区域(77)的工序；以改质区域作为起点将晶片分割为一个个芯片(C)的工序；使投入了晶片的处理室内成为真空状态，将处理室内用惰性气体充满的工序；以及向充满了惰性气体的处理室内导入蚀刻气体，对芯片侧面(78)进行蚀刻的工序。

Description

晶片的分割方法
技术领域
本发明涉及沿着切割道对半导体晶片进行分割的晶片的分割方法。
背景技术
半导体晶片由呈格子状排列的切割道(分割预定线)被划分为多个矩形区域，沿着该切割道被分割为一个个芯片。以往，作为晶片的分割方法，提出了组合SD(StealthDicing，隐形切割)加工与扩张加工以将晶片分割为一个个芯片的方法(例如，参照专利文献1、2)。在SD加工中，沿着切割道照射激光，在晶片的内部形成作为分割起点的改质区域。在扩张加工中，贴附于晶片的带被扩张，从而对改质区域施加外力，沿着切割道分割晶片。
此外，在专利文献1、2所述的晶片的分割方法中，通过对强度降低的改质区域施加拉拽力而使其断裂，因而会在芯片侧面(分割面)产生裂纹且微小的碎片飞散。此外，若在断裂后的芯片侧面残留强度降低的改质区域，则有时改质区域的一部分剥离，进而作为碎片向周围飞散。这种裂纹和微小的碎片会对芯片的性能带来影响，因而通过蚀刻气体除去改质区域、裂纹、碎片而使芯片侧面光滑。
专利文献1日本特开2005-252126号公报
专利文献2日本特开2009-111147号公报
然而，在专利文献1、2所述的晶片的分割方法中，不仅蚀刻芯片的侧面，蚀刻气体还会渗透到芯片侧面的裂纹中，因而在裂纹内进行蚀刻，存在裂纹增长的不良情况。
发明内容
本发明就是鉴于上述情况而完成的，其目的在于提供一种既能抑制裂纹的增长，又能除去在芯片侧面残留的改质区域和碎片的晶片的分割方法。
本发明的晶片的分割方法的特征在于，包括：改质区域形成工序，沿着切割道向工件单元照射在晶片中透过的波长的激光，在晶片的内部形成改质区域，其中，该工件单元将切割带贴附于晶片上，该晶片在正面由该切割道划分形成了多个芯片；分割工序，对经过了该改质区域形成工序的该工件单元施加外力，以该改质区域为起点沿着该切割道分割为一个个该芯片，确保该芯片彼此的间隔；处理投入工序，将经过该分割工序而被分割为该芯片的该工件单元投入到密闭的处理室中；真空工序，使在该处理投入工序中投入该工件单元并被密闭的该处理室成为真空状态；惰性气体封入工序，向在该真空工序中成为真空的该处理室导入惰性气体，以规定的压力使该处理室充满惰性气体，并且通过该惰性气体的压力向分割损伤封入惰性气体，该分割损伤位于在该分割工序中分割出的芯片侧面；以及蚀刻工序，向在该惰性气体封入工序中充满了惰性气体的该处理室内追加导入蚀刻气体，对被分割为一个个的该芯片侧面进行反应性气体蚀刻。
根据这种结构，沿着切割道在晶片的内部形成改质区域，以该改质区域为起点将晶片分割为一个个芯片。然后，在将晶片投入到处理室内后，使处理室内为真空状态并导入惰性气体，进而向处理室内追加导入蚀刻气体。由此，惰性气体封入在分割时产生的处于芯片侧面的裂纹等的分割损伤中，在惰性气体存留于分割损伤的状态下蚀刻芯片侧面。因而，蚀刻气体不会渗透到分割损伤中，蚀刻从芯片侧面朝内向(面外方向)进行，从而既能够抑制裂纹的增长，又能够除去在芯片侧面残留的改质区域和碎片。
在本发明的上述晶片的分割方法中，处理室由第1处理室和第2处理室构成，其中，该第1处理室在密闭空间内进行真空工序和惰性气体封入工序，该第2处理室在分隔第1处理室形成的密闭空间内进行蚀刻工序。
根据本发明，在将惰性气体封入于裂纹等的分割损伤中的状态下实施蚀刻，因而既能够抑制裂纹的增长，又能够除去在芯片侧面残留的改质区域和碎片。
附图说明
图1A是表示本实施方式的晶片的立体图，图1B表示将晶片支撑于环状框架的工件单元的立体图。
图2是表示本实施方式的改质区域形成工序的一例的图。
图3A～3C是表示本实施方式的分割工序的一例的图。
图4A、4B是表示本实施方式的处理投入工序、真空工序的一例的图。
图5A、5B是表示本实施方式的惰性气体封入工序、蚀刻工序的一例的图。
图6A、6B是本实施方式的蚀刻状态的说明图。
符号说明
1 激光加工装置
2 分割装置
3 蚀刻装置
12 激光照射头
33 收容空间
42 第1处理室
52 第2处理室
73 晶片的正面
74 晶片的背面
75 切割道
76 定向平面
77 改质区域
78 芯片侧面
79 裂纹
C 芯片
S 间隔
T 保护带
W 晶片
WS 工件单元
具体实施方式
以下，参照附图，说明本发明的实施方式的晶片的分割方法。参照图1，说明作为加工对象的晶片。另外，图1A是晶片的立体图，图1B表示将晶片支撑于环状框架的工件单元的立体图。
如图1A所示，晶片W形成为大致圆板状，通过排列于正面73的格子状的切割道75被划分为多个区域。在各区域上形成分割后成为芯片C(参照图3C)的IC、LSI等的各种器件D。在晶片W的外周上形成了表示结晶方位的定向平面76。另外，在本实施方式中作为晶片W以硅、砷化镓等的半导体晶片为例进行了说明，然而并不限于这种结构。晶片W例如可以为陶瓷、玻璃、蓝宝石(Al2O3)类的无机材料基板或半导体制品的封装等。
如图1B所示，在晶片W的背面74贴附有切割带T，在该切割带T的外周贴附有环状框架F。晶片W经由切割带T作为支撑于环状框架F的工件单元WS收容于盒(未图示)，通过盒搬入到激光加工装置。另外，在本实施方式中，采用的是在晶片W的背面74贴附切割带T的结构，也可以是在晶片W的正面73贴附保护带T的结构。
该工件单元WS经过改质区域形成工序、分割工序、处理投入工序、真空工序、惰性气体封入工序、蚀刻工序而被加工。在改质区域形成工序中，通过激光的照射沿着切割道75在晶片W的内部形成基于多光子吸收的改质区域77(参照图2)。在改质区域77中晶片W的强度降低，从而在晶片W的内部形成分割起点。在分割工序中，向工件单元WS施加外力，以改质区域77为起点沿着切割道75将晶片W分割为一个个芯片C(参照图3)。在分割后的芯片侧面78残留改质区域77并产生裂纹79(参照图6A)。
在处理投入工序中，被分割为一个个芯片C的工件单元WS被投入到密闭的处理室中(参照图4A)。在真空工序中，使投入了工件单元WS的处理室内处于真空状态(参照图4B)。在惰性气体封入工序中，向真空状态的处理室内导入惰性气体，通过惰性气体的压力将惰性气体封入于处于芯片侧面78的裂纹79(参照图5A、图6A)。在蚀刻工序中，向处理室内追加导入蚀刻气体，对芯片侧面78进行反应性气体蚀刻(参照图5B、图6B)。这种情况下，惰性气体封入于裂纹79，因而能够防止蚀刻气体向裂纹79的渗透。
通过上述一系列的工序，晶片W被分割为一个个芯片C，在分割后的芯片侧面78残留的改质区域77和碎片通过蚀刻被适当除去。在蚀刻时，防止蚀刻气体向芯片侧面78的裂纹79的渗透，因此既能抑制裂纹79的增长，又能适当地蚀刻芯片侧面78。
以下，参照图2至图4，详细说明本实施方式的晶片的分割方法。图2是表示改质区域形成工序的一例的图，图3是表示分割工序的一例的图，图4是表示处理投入工序、真空工序的一例的图，图5是表示惰性气体封入工序、蚀刻工序的一例的图。此外，图6是蚀刻状态的说明图。另外，在图3C中，为了便于说明，示出了从保护带上除去了端材的图。
在本实施方式的晶片的分割方法中，首先，实施改质区域形成工序。如图2所示，激光加工装置1构成为通过使激光照射头12相对于卡盘台11进行相对移动而进行激光加工。在改质区域形成工序中，在卡盘台11上经由切割带T保持工件单元WS(晶片W)的背面74，工件单元WS的环状框架F保持于夹持部13。然后，将激光照射头12的射出口定位于晶片W的切割道75上，从激光照射头12向晶片W照射对于晶片W具有透过性的波长的激光。
在晶片W的内部调整激光的聚光点，同时使激光照射头12相对于晶片W进行相对移动，从而在晶片W的内部形成沿着切割道75的改质区域77。在这种情况下，首先，将聚光点调整至晶片W的背面74侧，以沿着所有的切割道75形成改质区域77的下端部的方式进行激光加工。然后，每当使聚光点的高度提升时都沿着切割道75重复进行激光加工，从而在晶片W的内部形成规定的厚度的改质区域77。如上，沿着所有的切割道75在晶片W的内部形成分割起点。
另外，改质区域77指的是通过激光的照射而晶片W的内部的密度、折射率、机械的强度及其他的物理特性与周围不同的状态，强度比周围低的区域。改质区域77例如为熔融再凝固区域、裂纹区域、绝缘破坏区域、折射率变化区域，也可以是上述区域混合存在的区域。形成了改质区域77的工件单元WS(晶片W)被搬入到分割装置2(参照图3)。
在改质区域形成工序之后实施分割工序。如图3A所示，分割装置2构成为使支撑环状框架F的环状台21相对于扩张鼓22沿上下进行相对移动，从而使切割带T扩张。向分割装置2搬入工件单元WS(晶片W)后，通过夹持部24将环状框架F保持于环状台21，将扩张鼓22的上端定位于晶片W与环状框架F之间。然后，通过扩张鼓22的周围的升降机构23使环状框架F与环状台21一起下降，从而扩张鼓22相对于环状台21相对地上升。
其结果，如图3B所示，切割带T在放射方向扩张，经由切割带T向晶片W的改质区域77施加外力。晶片W以降低了强度的改质区域77为分割起点，沿着切割道75被分割为一个个芯片C。此时，切割带T扩张到相邻的芯片侧面(分割面)完全远离为止。由此，能够确保相邻芯片C彼此的相互的间隔S。如图3C所示，分割后的工件单元WS(晶片W)在卸下了环状框架F的状态下被搬入到蚀刻装置3(参照图4)。
其中，在说明此后的工序之前，参照图4简单说明蚀刻装置。另外，作为本实施方式的蚀刻装置，例示说明实施反应性气体蚀刻的装置，然而也可以是作为等向性干蚀刻实施等离子体蚀刻、化学干蚀刻中的任意一个装置。此外，作为惰性气体，例如可使用Ar、He、N2。作为蚀刻气体，例如可使用ClF3、XeF2。此外，还可以使用混合惰性气体的N2与蚀刻气体的ClF3的混合气体。
蚀刻装置3构成为在将惰性气体封入于在芯片C产生的裂纹79(参照图6)中的状态下，通过反应性气体蚀刻对分割后的芯片侧面78进行蚀刻。蚀刻装置3在基座31设置壳体32，形成了收容空间33。在壳体32的一侧壁34上安装有开闭晶片W的搬入口35的开闭门36。在壳体32的上壁37安装有一对升降机构38，在该一对升降机构38支撑在收容空间33内形成双重处理室的可动壳体39。
可动壳体39具有形成第1处理室42的外部壳体41、分隔第1处理室42以形成第2处理室52(参照图5B)的内部壳体51。外部壳体41形成为开放了下表面的筒状，经由一对升降机构38支撑于壳体32。通过一对升降机构38将外部壳体41的周壁43抵接于基座31的上表面，从而在壳体32内形成密闭的第1处理室42(参照图4B)。在外部壳体41的上壁46形成与惰性气体源44相连的气体导入口45。从气体导入口45导入惰性气体，从而以惰性气体充满第1处理室42。
内部壳体51形成为开放了下表面的筒状，支撑于在外部壳体41的上壁46安装的一对升降机构47。通过一对升降机构47将内部壳体51的周壁53抵接于基座31的上表面，从而在外部壳体41内形成密闭的第2处理室52(参照图5B)。在内部壳体51的上壁56形成了与蚀刻气体源54相连的气体导入口55。气体导入口55被扩散部材57所覆盖，从气体导入口55导入蚀刻气体，从而蚀刻气体经由扩散部材57扩散至第2处理室52。
此外，在内部壳体51的上壁56形成供冷却水通过的冷却通道58。冷却通道58构成冷却水的循环通道的一部分，由在循环通道的途中设置的冷却水源59供给冷却水。通过使冷却水在循环通道内循环，从而将蚀刻时在内部壳体51产生的热传递至冷却水，抑制内部壳体51的异常的温度上升。
在基座31上的可动壳体39的下方安装有卡盘台61。卡盘台61形成为外径小于内部壳体51的周壁53的内径的圆板状。在卡盘台61的上表面由多孔质陶瓷材料形成保持面62。保持面62通过卡盘台61内的流道与吸引源63连接，通过在保持面62产生的负压吸引保持晶片W。卡盘台61通过外部壳体41与基座31抵接而收容于第1处理室42(参照图4B)，通过内部壳体51与基座31抵接而收容于第2处理室52(参照图5B)。
此外，在卡盘台61内形成供冷却水通过的冷却通道64。冷却通道64构成冷却水的循环通道的一部分，由在循环通道的途中设置的冷却水源65供给冷却水。通过使冷却水在循环通道内循环，从而将蚀刻时在卡盘台61产生的热传递至冷却水，抑制卡盘台61的异常的温度上升。此外，在基座31上以对应于外部壳体41的周壁43与内部壳体51的周壁53之间的方式，形成与真空源66相连的吸引口67。从吸引口67吸引空气，从而使第1处理室42内为真空状态。
在如上构成的蚀刻装置3中，如图4A所示，在分割工序之后实施处理投入工序。在处理投入工序中，壳体32的开闭门36打开，可动壳体39退避到卡盘台61的上方。通过机器人臂71从搬入口35投入分割完毕的工件单元WS(晶片W)时，将晶片W经由切割带T保持于卡盘台61上。此时，晶片W的各芯片C与相邻的芯片C隔开规定的间隔S。然后，关闭开闭门36来对壳体32内进行密闭。
接着，如图4B所示，在处理投入工序之后实施真空工序。在真空工序中，可动壳体39通过一对升降机构38朝基座31下降。在这种情况下，在使内部壳体51相对于外部壳体41提升的状态下使可动壳体39下降，外部壳体41的周壁43抵接于基座31。由此，在收容空间33内形成第1处理室42，将卡盘台61上的晶片W收容于第1处理室42内。然后，从吸引口67吸引第1处理室42内的空气，使第1处理室42内成为真空状态。
接着，如图5A所示，在真空工序之后实施惰性气体封入工序。在惰性气体封入工序中，从惰性气体的气体导入口45向真空状态的第1处理室42内导入惰性气体，以第1处理室42内的压力为粘性流区域的规定的压力(例如，43kPa)的方式充满惰性气体。由此，惰性气体渗透到在各芯片侧面78产生的裂纹79，惰性气体封入于裂纹79内(参照图6A)。
接着，如图5B所示，在惰性气体封入工序之后实施蚀刻工序。在蚀刻工序中，内部壳体51通过一对升降机构47而下降，内部壳体51的周壁53抵接于基座31。由此，在第1处理室42内形成第2处理室52，卡盘台61上的晶片W收容于第2处理室52内。从蚀刻气体的气体导入口55向充满了惰性气体而成为粘性流区域的第2处理室52内追加导入蚀刻气体。在将第2处理室52内的压力维持粘性流区域的规定的压力的状态下，导入蚀刻气体，第2处理室内52充满蚀刻气体与惰性气体的混合气体。此时，第2处理室内52的压力例如为45.15kPa，惰性气体的分压为43kPa(95％)，蚀刻气体的分压为2.15kPa(5％)。
因此，惰性气体封入于各芯片侧面78的裂纹79的状态得以保持，惰性气体不易从裂纹79中跑出。然后，蚀刻气体通过扩散部材57扩散到第2处理室52内而进入到芯片C的间隙S内，通过蚀刻气体在一定时间内进行反应，从而进行蚀刻，将分割后的芯片侧面78在面外方向、即与芯片侧面78垂直的方向除去一定量(参照图6B)。例如，以30秒～300秒钟进行反应，从而将芯片侧面78蚀刻2μm～10μm。
由此，在芯片侧面78残留的改质区域77和碎片被除去，而且裂纹79缩小。因而，器件的性能不会由于改质区域77的碎片和裂纹79等受到不良影响。此外，由于在惰性气体封入于裂纹79的状态下进行蚀刻，因此蚀刻气体不会渗透到裂纹79中，不会由于蚀刻导致裂纹79增长。此外，采用在第1处理室42内形成第2处理室52的结构，从而能够抑制蚀刻气体的投入量。
如上，根据本实施方式的晶片W的分割方法，沿着切割道75在晶片W的内部形成改质区域77，以该改质区域77为起点将晶片W分割为一个个芯片C。然后，在将晶片W投入到第1处理室42内以后，使第1处理室42内成为真空状态并导入惰性气体，将惰性气体封入于处于在分割时产生的芯片侧面78的裂纹79中。此外，在第1处理室42内进一步形成第2处理室52，向第2处理室52内追加导入蚀刻气体。由此，在惰性气体存留于裂纹79内的状态下蚀刻芯片侧面78。因而，蚀刻气体不会渗透到裂纹79中，蚀刻从芯片侧面78朝内侧(面外方向)进行，因而既能够抑制裂纹79的增长，又能够除去在芯片侧面78残留的改质区域77和碎片。
另外，本发明不限于上述实施方式，能够进行各种变更并实施。在上述实施方式中，附图中图示的大小和形状等不限于上述内容，能够在发挥本发明的效果的范围内适当进行变更。此外，可以在不脱离本发明的目的的范围内适当进行变更并实施。
例如，在上述实施方式中，构成为在第1处理室42内形成第2处理室52，在第1处理室42内实施惰性气体封入工序，在第2处理室52内实施蚀刻工序，然而不限于这种结构。还可以构成为在同一个处理室内实施惰性气体封入工序和蚀刻工序。在这种情况下，无需在第1处理室42内形成第2处理室52，因而能够简化装置结构。
此外，在上述实施方式中，设惰性气体封入工序的第1处理室42内的压力为43kPa，蚀刻工序的第2处理室52内的压力为45.15kPa，然而只要第1处理室42内和第2处理室52内的压力能够维持粘性流区域，就不必限于这种结构。关于第1处理室42、第2处理室52内的压力不做特别限定，也可以构成为导入惰性气体的第1处理室内42的压力为1kPa～50kPa，蚀刻气体的分压为1kPa～10kPa，基于惰性气体和蚀刻气体的第2处理室内52的压力为2kPa～60kPa。蚀刻气体的分压优选为2kPa～3kPa。
此外，在上述实施方式的处理投入工序中，构成为在卸下了环状框架F的状态下将工件单元WS搬入到蚀刻装置3，然而不限于这种结构。也可以构成为在安装环状框架F的状态下将工件单元WS搬入到蚀刻装置3。
此外，在上述实施方式的分割工序中，构成为通过扩张切割带T来分割晶片W，然而不限于这种结构。在分割工序中，只要能以改质区域77为分割起点分割晶片W即可，不限于基于带扩张的分割方法。在分割工序中，可以通过使用按压刀的破坏来分割晶片W。此外，还可以通过DBG(Dicing Before Grinding，先切割再研磨)加工对改质区域77施加磨削负荷，从而分割晶片W。在DBG加工的情况下，在改质区域形成工序中，在芯片C的成品厚度的范围内对焦并照射激光。在通过破坏和DBG加工分割的情况下，此后进行带扩张以隔开芯片彼此的间隔。
如上所述，本发明具备既能够抑制裂纹的增长，又能够除去在芯片侧面残留的改质区域和碎片的效果，尤其对于沿着切割道分割半导体晶片的晶片的分割方法而言是有用的。

Claims (2)

1.一种晶片的分割方法，其特征在于，包括：
改质区域形成工序，沿着切割道向工件单元照射在晶片中透过的波长的激光，在晶片的内部形成改质区域，其中，该工件单元在晶片上贴附有切割带，该晶片在正面由该切割道划分形成了多个芯片；
分割工序，对经过了该改质区域形成工序的该工件单元施加外力，以该改质区域为起点沿着该切割道分割为一个个该芯片，确保该芯片彼此的间隔；
处理投入工序，将经过该分割工序而被分割为该芯片的该工件单元投入到密闭的处理室中；
真空工序，使通过该处理投入工序投入了该工件单元且密闭的该处理室处于真空状态；
惰性气体封入工序，向通过该真空工序成为真空的该处理室导入惰性气体，以规定的压力使该处理室充满惰性气体，并且通过该惰性气体的压力而对分割损伤封入惰性气体，该分割损伤位于通过该分割工序被分割的芯片的侧面；以及
蚀刻工序，向通过该惰性气体封入工序充满了惰性气体的该处理室内追加导入蚀刻气体，在惰性气体存留于分割损伤的状态下对被分割为一个个的该芯片的侧面进行反应性气体蚀刻。
2.根据权利要求1所述的晶片的分割方法，其中，
该处理室由第1处理室和第2处理室构成，其中，该第1处理室在密闭空间内进行该真空工序和该惰性气体封入工序，该第2处理室在分隔该第1处理室而形成的密闭空间内进行该蚀刻工序。
CN201410383841.5A 2013-08-07 2014-08-06 晶片的分割方法 Active CN104347500B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013164095A JP6113019B2 (ja) 2013-08-07 2013-08-07 ウエーハの分割方法
JP2013-164095 2013-08-07

Publications (2)

Publication Number Publication Date
CN104347500A CN104347500A (zh) 2015-02-11
CN104347500B true CN104347500B (zh) 2018-10-12

Family

ID=52449005

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410383841.5A Active CN104347500B (zh) 2013-08-07 2014-08-06 晶片的分割方法

Country Status (5)

Country Link
US (1) US9159622B2 (zh)
JP (1) JP6113019B2 (zh)
KR (1) KR102062410B1 (zh)
CN (1) CN104347500B (zh)
TW (1) TWI623969B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6576212B2 (ja) * 2015-11-05 2019-09-18 株式会社ディスコ ウエーハの加工方法
JP6587911B2 (ja) * 2015-11-16 2019-10-09 株式会社ディスコ ウエーハの分割方法
JP6680880B2 (ja) * 2015-11-30 2020-04-15 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティドＷ．Ｌ． Ｇｏｒｅ ＆ Ａｓｓｏｃｉａｔｅｓ， Ｉｎｃｏｒｐｏｒａｔｅｄ ダイのための保護環境バリアー
SG11201805109YA (en) * 2015-12-15 2018-07-30 Therapeutics Inc Halobetasol foam composition and method of use thereof
JP2018078249A (ja) * 2016-11-11 2018-05-17 株式会社ディスコ ウェーハの加工方法
JP6957185B2 (ja) * 2017-04-17 2021-11-02 浜松ホトニクス株式会社 加工対象物切断方法及び半導体チップ
JP6823528B2 (ja) * 2017-04-17 2021-02-03 株式会社ディスコ ウエーハの加工方法
JP7007052B2 (ja) * 2017-09-19 2022-01-24 株式会社ディスコ ウェーハの加工方法
JP6957109B2 (ja) * 2017-12-12 2021-11-02 株式会社ディスコ デバイスチップの製造方法及びピックアップ装置
JP7066263B2 (ja) * 2018-01-23 2022-05-13 株式会社ディスコ 加工方法、エッチング装置、及びレーザ加工装置
US11538711B2 (en) 2018-07-23 2022-12-27 Micron Technology, Inc. Methods for edge trimming of semiconductor wafers and related apparatus
JP2021027305A (ja) * 2019-08-09 2021-02-22 株式会社ディスコ プラズマエッチング装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342434B1 (en) * 1995-12-04 2002-01-29 Hitachi, Ltd. Methods of processing semiconductor wafer, and producing IC card, and carrier
US5776798A (en) * 1996-09-04 1998-07-07 Motorola, Inc. Semiconductor package and method thereof
JP3447602B2 (ja) * 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
JP2005203695A (ja) * 2004-01-19 2005-07-28 Casio Micronics Co Ltd 半導体装置およびその製造方法
JP4991116B2 (ja) * 2004-02-13 2012-08-01 フライベルゲル・コンパウンド・マテリアルズ・ゲーエムベーハー クラックフリーｉｉｉ族窒化物半導体材料の製造方法
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
JP2008192642A (ja) * 2007-01-31 2008-08-21 Tokyo Electron Ltd 基板処理装置
US20100129984A1 (en) * 2008-11-26 2010-05-27 George Vakanas Wafer singulation in high volume manufacturing
JP2011166011A (ja) * 2010-02-12 2011-08-25 Toyota Motor Corp 半導体チップの製造方法
KR20120043933A (ko) * 2010-10-27 2012-05-07 삼성전자주식회사 반도체 장치의 제조방법
TW201309772A (zh) * 2011-07-08 2013-03-01 Sumitomo Bakelite Co 切割膠帶一體型接著片、半導體裝置、多層電路基板及電子零件
SG193711A1 (en) * 2012-03-16 2013-10-30 Advanced Laser Separation Internat Alsi N V Method of singulating a thin semiconductor wafer
US9252057B2 (en) * 2012-10-17 2016-02-02 Applied Materials, Inc. Laser and plasma etch wafer dicing with partial pre-curing of UV release dicing tape for film frame wafer application
US9236305B2 (en) * 2013-01-25 2016-01-12 Applied Materials, Inc. Wafer dicing with etch chamber shield ring for film frame wafer applications
US8883614B1 (en) * 2013-05-22 2014-11-11 Applied Materials, Inc. Wafer dicing with wide kerf by laser scribing and plasma etching hybrid approach
US20150255349A1 (en) * 2014-03-07 2015-09-10 JAMES Matthew HOLDEN Approaches for cleaning a wafer during hybrid laser scribing and plasma etching wafer dicing processes

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005252126A (ja) * 2004-03-08 2005-09-15 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2009111147A (ja) * 2007-10-30 2009-05-21 Denso Corp 半導体チップ及びその製造方法

Also Published As

Publication number Publication date
TW201515076A (zh) 2015-04-16
US9159622B2 (en) 2015-10-13
TWI623969B (zh) 2018-05-11
CN104347500A (zh) 2015-02-11
JP6113019B2 (ja) 2017-04-12
US20150044857A1 (en) 2015-02-12
JP2015032818A (ja) 2015-02-16
KR20150017674A (ko) 2015-02-17
KR102062410B1 (ko) 2020-01-03

Similar Documents

Publication Publication Date Title
CN104347500B (zh) 晶片的分割方法
CN105405806B (zh) 等离子蚀刻和隐形切片激光工艺
EP3047517B1 (en) Wafer dicing from wafer backside and front side
JP6101468B2 (ja) ウェーハの加工方法
CN105810576B (zh) 切割晶圆的方法及半导体芯片
CN101796628B (zh) 分割半导体晶片的方法
JP6833948B2 (ja) 基板加工方法
US8148240B2 (en) Method of manufacturing semiconductor chips
JP6180223B2 (ja) ウェーハの製造方法
US9583391B2 (en) Wafer processing method
WO2014116734A1 (en) Laser and plasma etch wafer dicing with etch chamber shield ring for film frame wafer applications
US20150170884A1 (en) Plasma thermal shield for heat dissipation in plasma chamber
TW201415547A (zh) 晶圓加工方法
JP6013859B2 (ja) ウェーハの加工方法
TWI744503B (zh) 元件晶片之製造方法
JP6298699B2 (ja) ウェーハの加工方法
JP6598702B2 (ja) ウェーハの加工方法
JP6158551B2 (ja) ウェーハの分割方法
CN107154369A (zh) 等离子体处理方法
KR20190066571A (ko) 웨이퍼의 가공 방법
JP2021182622A (ja) 基板を製造する方法および基板を製造する為のシステム
Westerman et al. Plasma dicing: current state & future trends
JP6236348B2 (ja) 加工方法
KR20220076308A (ko) 웨이퍼의 가공 방법
TW202400348A (zh) 晶圓的加工方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant