JP2015019583A - 系統連系インバータ装置、および、それを備えた分散型電源システム - Google Patents

Abstract

【課題】 系統電圧のゼロクロス付近の小電流領域において安定なスイッチング動作を実現し、かつ損失の少ない系統連系インバータ装置を提供する。【解決手段】 ブリッジ回路とフィルタ回路とブリッジ回路を制御する制御手段とを有し、直流電源から得た電力をブリッジ回路、フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、ブリッジ回路は複数のスイッチからなり、制御手段は、商用系統を流れる電流の歪みが抑えられるようにスイッチを制御するモード１と、スイッチの損失を低減するようにスイッチを制御するモード２とを有し、モード１とモード２を切り替える動作モード切替手段と、ブリッジ回路の出力電流のリップルの振幅値を検出するリップル検出手段を備え、ブリッジ回路の平均出力電流振幅値よりもブリッジ回路の出力電流のリップルの振幅値が大きい期間を、モード１とすることを特徴とする系統連系インバータ装置。【選択図】 図１

Description

本発明は、系統連系インバータ装置に関し、特に損失を低減する技術に関する。

近年、地球温暖化防止のため、燃料電池・太陽光・風力などをエネルギー源とした分散型電源システムが普及してきている。一般に、前記システムには前述したエネルギー源から得た電力を商用系統に供給できるようにするために系統連系インバータ装置が具備される。エネルギーの有効利用やシステムの小型化を促進するため、損失の少ない系統連系インバータ装置が望まれている。

一方、インバータ装置の損失を低減する従来技術が特許文献１に開示されている。

特公平７−８１４５号公報

特許文献１には、負荷電流を検出して、負荷電圧の極性と負荷電流の極性とが正極同士または負極同士の場合に、単相ブリッジインバータ回路１の２個のスイッチ素子（Ｑ１とＱ２またはＱ３とＱ４）のオン・オフ動作をさせないようにして、スイッチ素子オン・オフによる損失を低減する技術が記載されている。しかし特許文献１では、負荷電流即ち単相ブリッジインバータ回路１の出力電流に含まれるリップルの影響は考慮されていない。

ここで系統連系インバータ装置の概要に触れる。系統連系インバータ装置はブリッジ回路からパルス状の電力（以下、パルス電力と称す）を出力し、それをフィルタ回路で平滑して商用系統に出力する。このため、一般にブリッジ回路の出力電流は図１３に示すようなリップルを含む。

次に、系統連系インバータ装置に前述の特許文献１の技術を適用した場合を考える。一般に系統連系インバータ装置の力率は０.９５〜１.０であり、系統電圧と系統電流間の位相差は殆どない。従って、例えば、系統電圧のゼロクロス付近の小電流領域では、ブリッジ回路の出力電流が小さく、前述したリップルが原因でその出力電流の極性がスイッチング周期毎に正極と負極を繰り返す場合がある。つまり、ゼロクロス付近の小電流領域では、出力電流の極性判別が不安定になり、ブリッジ回路のスイッチング動作が不安定になる場合がある。この場合、例えば、系統電流に歪みを生じたり、スイッチ素子のオン・オフによる損失（以下、スイッチング損失と称す）を十分に低減できない等の恐れがある。

そこで、本発明の目的は、系統電圧のゼロクロス付近の小電流領域において安定なスイッチング動作を実現し、損失の少ない系統連系インバータ装置を提供することである。

上記目的を達成するため、本発明では、ブリッジ回路とフィルタ回路と前記ブリッジ回路を制御する制御手段とを有し、直流電源から得た電力を前記ブリッジ回路、前記フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、前記ブリッジ回路は複数のスイッチからなり、前記制御手段は、前記商用系統を流れる電流の歪みが抑えられるように前記スイッチを制御するモード１と、前記スイッチの損失を低減するように前記スイッチを制御するモード２とを有し、前記モード１と前記モード２を切り替える動作モード切替手段と、前記ブリッジ回路の出力電流のリップルの振幅値を検出するリップル検出手段を備え、前記ブリッジ回路の平均出力電流振幅値よりも前記ブリッジ回路の出力電流のリップルの振幅値が大きい期間を、前記モード１とする系統連系インバータ装置を用いる。

本発明によれば、ブリッジ回路とフィルタ回路とブリッジ回路を制御する制御手段とを有し、直流電源から得た電力をブリッジ回路，フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、ブリッジ回路は複数のスイッチからなり、制御手段は、商用系統の電圧のゼロクロス点を基点として所定の期間前から所定期間経過後までの期間で商用系統を流れる電流の歪みが抑えられるようにスイッチを制御するモード１と、所定期間経過後から次の所定期間前までの期間でスイッチの損失を低減するようにスイッチを制御するモード２とを有することにより、系統電圧のゼロクロス付近の小電流領域において安定なスイッチング動作を実現し、損失の少ない系統連系インバータ装置を提供することができる。

あるいは、本発明によれば、ブリッジ回路とフィルタ回路とブリッジ回路を制御する制御手段とを有し、直流電源から得た電力をブリッジ回路，フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、ブリッジ回路は、第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチとからなり、直流電源の両端は、直列接続された第１のスイッチと第２のスイッチの両端と、直列接続された第３のスイッチと第４のスイッチの両端とに接続され、第１のスイッチと第２のスイッチの接続点と、第３のスイッチと第４のスイッチの接続点はフィルタ回路に接続され、フィルタ回路は商用系統に接続され、制御手段は、商用系統の電圧のゼロクロス点を基点として所定の期間前から所定期間経過後までの期間において、商用系統の電圧が正のときに、第１のスイッチをオンすると共に第２のスイッチをオフかつ第３と第４のスイッチを相補ＰＷＭし、商用系統の電圧が負のときに、第３のスイッチをオンすると共に第４のスイッチをオフかつ第１と第２のスイッチを相補ＰＷＭするモード１と、所定期間経過後から次の所定期間前までの期間において、商用系統の電圧が正のときに、第１のスイッチをオンすると共に第２のスイッチと第３のスイッチをオフかつ第４のスイッチをＰＷＭし、商用系統の電圧が負のときに、第３のスイッチをオンすると共に第４のスイッチと第１のスイッチをオフかつ第２のスイッチをＰＷＭするモード２とを有することにより、系統電圧のゼロクロス付近の小電流領域において安定なスイッチング動作を実現し、損失の少ない系統連系インバータ装置を提供することができる。

さらに本発明によれば、直列接続された第１のスイッチと第２のスイッチの両端と、直列接続された第３のスイッチと第４のスイッチの両端を直流電源の両端に接続したブリッジ回路を有し、第１および第３のスイッチはＩＧＢＴとダイオードで構成することで導通損失を減らし、第２および第４のスイッチはＭＯＳＦＥＴとダイオードで構成することで高速にスイッチングでき、かつスイッチング損失を低減させることができる。

本発明の第１の実施例による単相系統連系インバータ装置の構成図。 図１において、動作モード切替手段１２０を使用しない場合の電圧電流波形図（モード２のＰＷＭ信号による動作波形）。 図２の期間（Ｂ）と（Ｆ）の拡大図。 図２の期間（Ｃ）と（Ｅ）の拡大図。 図１において、動作モード切替手段１２０を使用しない場合の電圧電流波形図（モード１のＰＷＭ信号による動作波形）。 図１において、動作モード切替手段１２０を使用した場合の電圧電流波形図。 本発明の第１の実施例による単相系統連系インバータ装置の制御手段。 図１において、動作モード切替手段１２０を使用した場合の電圧電流波形図（図７よりも出力電流が大きい場合）。 本発明の第２の実施例による単相系統連系インバータ装置の構成図。 本発明の第２の実施例における電圧電流波形図。 図１０のスイッチング動作の詳細図。 本発明の第３の実施例による分散電源システムの構成図。 系統連系インバータ装置の構成図。

以下、本発明について実施例を挙げながら説明する。

図１は本発明の第１の実施例による単相系統連系インバータ装置１の回路構成図である。

単相系統連系インバータ装置１の主回路について説明する。直流電源１０の両端には、バイパスコンデンサ６０，スイッチング素子２０と２１の直列接続体およびスイッチング素子２２と２３の直列接続体が接続される。スイッチング素子２０〜２３には、それぞれ、フリーホイールダイオード４０〜４３が並列に接続される。スイッチング素子２０と２１の接続点と、スイッチング素子２２と２３の接続点との間に、インダクタ７０とコンデンサ６１とインダクタ７１との直列接続体が接続される。コンデンサ６１の両端が商用系統８０に接続される。本実施例では、スイッチング素子２０と２２にはＩＧＢＴを用いる。またスイッチング素子２１と２３にはＭＯＳＦＥＴを用いる。

前述したスイッチング素子２０とダイオード４０、スイッチング素子２１とダイオード４１、スイッチング素子２２とダイオード４２、スイッチング素子２３とダイオード４３は、それぞれ、第１のスイッチ，第２のスイッチ，第３のスイッチ，第４のスイッチを構成する。また、バイパスコンデンサ６０、第１〜４のスイッチは、直流電源１０から出力される直流電力を交流のパルス電力に変換する単相ブリッジ回路を構成する。

前記単相ブリッジ回路の出力端は、第１スイッチと第２スイッチの接続点と、第３スイッチと第４スイッチの接続点である。また、インダクタ７０，コンデンサ６１，インダクタ７１は、前記単相ブリッジ回路から出力された交流のパルス電力を平滑して系統へ出力するフィルタ回路を構成する。前記フィルタ回路の入力端は、インダクタ７０とコンデンサ６１とインダクタ７１とで構成された直列接続体の両端であり、出力端はコンデンサ６１の両端である。

また、単相系統連系インバータ装置１には、前述した主回路を制御するための制御手段１００が設けられている。制御手段１００について説明する。単相系統連系インバータ装置１の入力側の電圧を検出するためにバイパスコンデンサ６０の両端に電圧検出手段１０２が接続され、出力側の電圧を検出するためにコンデンサ６１の両端に電圧検出手段１０４が接続される。そして、電圧検出手段１０２，１０４は系統連系制御手段１０８に接続される。また、入力側の電流を検出するために直流電源１０の正極側に電流センサ９０が挿入され、出力側の電流を検出するために前記単相ブリッジ回路の出力側であるスイッチング素子２０と２１の接続点とインダクタ７０との間に電流センサ９１が挿入される。電流センサ９０と電流センサ９１は、それぞれ、電流検出手段１０１と電流検出手段１０３に接続される。そして電流検出手段１０１と電流検出手段１０３は、系統連系制御手段１０８に接続される。系統連系制御手段１０８にはＰＷＭ生成手段１０６と１０７が接続される。ＰＷＭ生成手段１０６は切替手段１０９とリップル検出手段１１１に接続される。ＰＷＭ生成手段１０７は切替手段１０９に接続される。切替手段１０９はドライブ手段１０５に接続される。ドライブ手段１０５にはスイッチング素子２０〜２３のゲートが接続される。更に、電圧検出手段１０２と１０４はリップル検出手段１１１に接続される。電流検出手段１０３とリップル検出手段１１１は比較手段１１０に接続される。比較手段１１０は切替手段１０９に接続される。

制御手段１００は、単相系統連系インバータ装置１が商用系統８０に所望の電力を出力するように以下の制御を行う。系統連系制御手段１０８は、電圧検出手段１０２と１０４、電流検出手段１０１と１０３から入力側および出力側の電圧・電流を検出して、商用系統８０の系統電圧Ｖａｃと商用系統８０を流れる系統電流Ｉａｃが同位相（力率０.９５〜１.０）となるように変調率を演算し、ＰＷＭ生成手段１０６と１０７に出力する。ＰＷＭ生成手段１０６と１０７は、系統連系制御手段１０８から出力された変調率とキャリア信号とを比較してスイッチング素子２０〜２３をスイッチングするためのＰＷＭ信号を生成し、切替手段１０９を介してドライブ手段１０５へ出力する。ドライブ手段１０５はＰＷＭ生成手段１０６または１０７から出力されたＰＷＭ信号を増幅し、スイッチング素子２０〜２３のゲートをドライブする。

ここで、前述した切替手段１０９と比較手段１１０は、動作モード切替手段１２０を構成する。動作モード切替手段１２０は、ＰＷＭ生成手段１０６またはＰＷＭ生成手段１０７が生成したＰＷＭ信号のどちらかを、後述する方法を基にしてドライブ手段１０５に伝達する機能を持つ。この動作モード切替手段１２０とリップル検出手段１１１が本発明に関わる手段である。

本実施例の動作について以下説明する。本発明の作用・効果を明確にするため、本発明に関わる動作モード切替手段１２０とリップル検出手段１１１を使用しない場合およびそれらを使用した場合にわけて説明する。

（動作モード切替手段１２０とリップル検出手段１１１を使用しない場合の動作）
まず、図１において動作モード切替手段１２０を使用せず、ＰＷＭ生成手段１０６が生成したＰＷＭ信号（以後、モード１と称す）でスイッチング素子２０〜２３をスイッチングした場合の動作波形を図２に示す。Ｖａｃは商用系統８０の電圧（以下、系統電圧と称す）である。Ｉｉは前記単相ブリッジ回路の出力電流である（Ｉｉは、図２中の上から２番目にある三角波に正弦波が重畳した形の波形）。Ｉｉ（ａｖｅ）はＩｉの平均電流であり、これはＩｉが前記フィルタ回路で平滑された電流である系統電流Ｉａｃとほぼ等しい。Ｖｇ（２０）〜Ｖｇ（２３）はスイッチング素子２０〜２３のゲート駆動電圧である。以下、図２を参照しながら説明する。

Ｖａｃが正の半周期のときは、Ｖｇ（２０）は連続的にオンし、Ｖｇ（２１）は連続的にオフである。そして、Ｖｇ（２２）とＶｇ（２３）は互い違いにオン・オフする（以下、これを相補ＰＷＭと呼ぶ）。また、Ｖａｃが負の半周期のときは、Ｖｇ（２０）とＶｇ（２１）は相補ＰＷＭする。そして、Ｖｇ（２２）は連続的にオンし、Ｖｇ（２３）は連続的にオフである。

なお、直列に接続されたスイッチング素子２０と２１、スイッチング素子２２と２３が共にオン状態となることがないように、Ｖｇ（２０）とＶｇ（２１）との間および、Ｖｇ（２２）とＶｇ（２３）との間にはデッドタイムを設けている。前述したデッドタイムを設けない場合、スイッチング素子におけるターンオン時間とターンオフ時間との相違から、スイッチング素子２０と２１またはスイッチング素子２２と２３が共にオンした状態になる可能性がある。そして、この場合は直流電源１０→スイッチング素子２０→スイッチング素子２１、あるいは直流電源１０→スイッチング素子２２→スイッチング素子２３のループに大きな短絡電流が流れ、スイッチング素子が破壊する恐れがある。

これ以後、図中の期間（Ａ）〜（Ｆ）に分けて動作を説明する。期間（Ａ）は系統電圧Ｖａｃが正かつ前記単相ブリッジ回路の出力電流Ｉｉが正となる期間である。期間（Ｂ）と（Ｆ）は、Ｖａｃが正であって、リップルが原因でＩｉの上限が正かつＩｉの下限が負になる期間である。期間（Ｂ）と（Ｆ）の差は、Ｉｉの平均電流Ｉｉ（ａｖｅ）が時間経過で上昇するか下降するかの違いのみであって、前記単相ブリッジ回路のスイッチング動作に関わる違いはない。これと同様の考えで、期間（Ｄ）はＶａｃが負かつＩｉが負となる期間である。期間（Ｃ）と（Ｅ）は、Ｖａｃが負であって、リップルが原因でＩｉの上限が正かつＩｉの下限が負になる期間である。期間（Ｃ）と（Ｅ）の差は、Ｉｉの平均電流Ｉｉ（ａｖｅ）が時間経過で上昇するか下降するかの違いのみであって、前記単相ブリッジ回路のスイッチング動作に関わる違いはない。

はじめに、系統電圧Ｖａｃが正である期間（Ａ），（Ｂ），（Ｆ）について説明する。

期間（Ａ）において、スイッチング素子２２がオフ、スイッチング素子２３がオンしているときは、直流電源１０→スイッチング素子２０→インダクタ７０→コンデンサ６１→インダクタ７１→スイッチング素子２３の経路で電流が流れる。次にスイッチング素子２２がオン、スイッチング素子２３がオフしているときは、スイッチング素子２０→インダクタ７０→コンデンサ６１→インダクタ７１→ダイオード４２の経路で電流が流れる。この通り、期間（Ａ）においてはスイッチング素子２２に電流は流れておらず、スイッチング素子２２をオンしなくても問題はない。

期間（Ｂ）と（Ｆ）の動作を説明するため、その期間を拡大した動作波形を図３に示す。ここから図３を参照しながら説明する。図３において、ｔ０は出力電流Ｉｉが負から正になるＩｉ＝０の時の時刻であり、ｔ１は出力電流Ｉｉ＞０でありＩｉが上昇から下降に遷移しはじめるときの時刻であり、ｔ２は出力電流Ｉｉが正から負になるＩｉ＝０の時の時刻であり、ｔ３は出力電流Ｉｉ＜０でありＩｉが下降から上昇に遷移しはじめるときの時刻であり、ｔ４は出力電流Ｉｉが負から正になるＩｉ＝０の時の時刻である。

まず、前記ブリッジインバータ回路の出力電流Ｉｉが正である時刻ｔ０からｔ２の動作を説明する。時刻ｔ０−ｔ１において、スイッチング素子２２がオフ、スイッチング素子２３がオンしているときは、直流電源１０→スイッチング素子２０→インダクタ７０→コンデンサ６１→インダクタ７１→スイッチング素子２３の経路で電流が流れる。次に、時刻ｔ１−ｔ２において、スイッチング素子２３がオフ、スイッチング素子２２がオンしているときは、スイッチング素子２０→インダクタ７０→コンデンサ６１→インダクタ７１→ダイオード４２の経路で電流が流れる。つまり、Ｉｉが正である時刻ｔ０−ｔ２の間までは、期間（Ａ）の動作と同様である。

次に、前記単相ブリッジ回路の出力電流Ｉｉが負となる時刻ｔ２からｔ４の動作を説明する。ｔ２−ｔ３において、スイッチング素子２２がオン、スイッチング素子２３がオフしているときは、コンデンサ６１→インダクタ７０→ダイオード４０→スイッチング素子２２→インダクタ７１の経路で電流が流れる。次に時刻ｔ３−ｔ４で、スイッチング素子２２がオフ、スイッチング素子２３がオンすると、コンデンサ６１→インダクタ７０→ダイオード４０→直流電源１０→スイッチング素子２３とダイオード４３の経路で電流が流れる。つまり、Ｉｉが負になる時刻ｔ２−ｔ４の間は、スイッチング素子２２に電流が流れる期間が存在する。

次に図２に戻って、系統電圧Ｖａｃが負である期間（Ｃ）〜（Ｅ）について説明する。

期間（Ｄ）において、スイッチング素子２０がオフ、スイッチング素子２１がオンしているときは、直流電源１０→スイッチング素子２２→インダクタ７１→コンデンサ６１→インダクタ７０→スイッチング素子２１の経路で電流が流れる。次にスイッチング素子２０がオン、スイッチング素子２１がオフしているときは、スイッチング素子２２→インダクタ７１→コンデンサ６１→インダクタ７０→ダイオード４０の経路で電流が流れる。この通り、期間（Ｄ）においてはスイッチング素子２０に電流は流れておらず、スイッチング素子２０をオンしなくても問題はない。

期間（Ｃ）と（Ｅ）の動作を説明するため、その期間を拡大した動作波形を図４に示す。ここから図４を参照しながら説明する。図４において、ｔ０′は出力電流Ｉｉが正から負になるＩｉ＝０の時の時刻であり、ｔ１′は出力電流Ｉｉ＜０でありＩｉが下降から上昇に遷移しはじめるときの時刻であり、ｔ２′は出力電流Ｉｉが負から正になるＩｉ＝０の時の時刻であり、ｔ３′は出力電流Ｉｉ＞０でありＩｉが上昇から下降に遷移しはじめるときの時刻であり、ｔ４′は出力電流Ｉｉが正から負になるＩｉ＝０の時の時刻である。

まず、前記単相ブリッジ回路の出力電流Ｉｉが負である時刻ｔ０′からｔ２′の動作を説明する。時刻ｔ０′−ｔ１′において、スイッチング素子２０がオフ、スイッチング素子２１がオンしているときは、直流電源１０→スイッチング素子２２→インダクタ７１→コンデンサ６１→インダクタ７０→スイッチング素子２１の経路で電流が流れる。次に、時刻ｔ１′−ｔ２′において、スイッチング素子２１がオフ、スイッチング素子２０がオンしているときは、スイッチング素子２２→インダクタ７１→コンデンサ６１→インダクタ７０→ダイオード４０の経路で電流が流れる。つまり、Ｉｉが負である時刻ｔ０′−ｔ２′の間までは、期間（Ｄ）の動作と同様である。

次に、前記単相ブリッジ回路の出力電流Ｉｉが正となる時刻ｔ２′からｔ４′の動作を説明する。ｔ２′−ｔ３′において、スイッチング素子２０がオン、スイッチング素子２１がオフしているときは、コンデンサ６１→インダクタ７１→ダイオード４２→スイッチング素子２０→インダクタ７０の経路で電流が流れる。次に時刻ｔ３′−ｔ４′で、スイッチング素子２０がオフ、スイッチング素子２１がオンすると、コンデンサ６１→インダクタ７１→ダイオード４２→直流電源１０→スイッチング素子２１とダイオード４１の経路で電流が流れる。つまり、Ｉｉが正になる時刻ｔ２′−ｔ４′の間は、スイッチング素子２０に電流が流れる期間が存在する。

以上に説明した通り、図１において動作モード切替手段１２０とリップル検出手段１１１を使用せず、モード１のＰＷＭ信号でスイッチング素子２０〜２３をスイッチングした場合、電流が流れていないスイッチング素子（期間（Ａ）でのスイッチング素子２２、期間（Ｄ）でのスイッチング素子２０）をスイッチングするため、余分なスイッチング損失が発生する。

一方、図１において動作モード切替手段１２０とリップル検出手段１１１を使用せず、ＰＷＭ生成手段１０７が生成したＰＷＭ信号（以後、モード２と称す）でスイッチング素子２０〜２３をスイッチングした場合の動作波形を図５に示す。以下、図５を参照しながら説明する。

Ｖａｃが正の半周期のときは、Ｖｇ（２０）は連続的にオンし、Ｖｇ（２１）とＶｇ（２２）は連続的にオフである。そして、Ｖｇ（２３）がオン・オフする（以下、これをＰＷＭと呼ぶ）。また、Ｖａｃが負の半周期のときは、Ｖｇ（２２）は連続的にオンし、Ｖｇ（２０）とＶｇ（２３）は連続的にオフである。そして、Ｖｇ（２１）はＰＷＭする。この通り、図５は図２と比較してＶｇ（２０）とＶｇ（２１）間、Ｖｇ（２２）とＶｇ（２３）間で行っていた相補ＰＷＭをせず、Ｖｇ（２１）あるいはＶｇ（２３）をＰＷＭしている。

期間（Ａ）においてはスイッチング素子２２に、期間（Ｄ）においてはスイッチング素子２０に電流は流れないことから、それらのスイッチング素子をオンせずとも、前記単相ブリッジ回路の出力電流Ｉｉは図２と同様である。しかしながら、期間（Ｂ），（Ｃ），（Ｅ），（Ｆ）においてはＩｉに図５のような歪みが生じる場合がある。これは、期間（Ｂ），（Ｆ）においてはスイッチング素子２２がオフしているため、図２で示したＩｉの負側の電流がスイッチング素子２２に流れることができず、Ｉｉが正側に増加してしまうことが原因である。また期間（Ｃ），（Ｅ）でも同様に、スイッチング素子２０をオフしているため、図２で示したＩｉの正側の電流がスイッチング素子２０に流れることができず、Ｉｉが負側に増加してしまうことが原因である。しかし一方で、図５は図２と比較し、スイッチング素子２０と２２のスイッチングの回数が少なくてスイッチング損失が少ないという効果を奏する。

（動作モード切替手段１２０とリップル検出手段１１１を使用した場合の動作）
図１において動作モード切替手段１２０とリップル検出手段１１１を使用した場合の動作波形を図６に示す。以後、図１と図６を参照しながら説明する。動作モード切替手段１２０は前述した期間（Ａ）〜（Ｆ）を判別し、期間（Ａ）と（Ｄ）ではモード２のＰＷＭ信号をドライブ手段１０５に伝達するようにＰＷＭ生成手段１０７と切替手段１０９とドライブ手段１０５とをつなぎ、期間（Ｂ），（Ｃ），（Ｅ），（Ｆ）ではモード１のＰＷＭ信号をドライブ手段１０５に伝達するようにＰＷＭ生成手段１０６と切替手段１０９とドライブ手段１０５とをつなぐ。

次に、動作モード切替手段１２０が期間（Ａ）〜（Ｆ）を判別する方法を説明する。

まず、判別の条件については下記の通りである。動作モード切替手段１２０は、前記単相ブリッジ回路の平均出力電流Ｉｉ（ａｖｅ）の振幅値｜Ｉｉ（ａｖｅ）｜とＩｉのリップルの振幅値Ｉｒとを比較し、Ｉｒが｜Ｉｉ（ａｖｅ）｜より大きい場合は前記単相ブリッジ回路のスイッチング動作中に電流の極性が切り替わる期間（Ｂ），（Ｃ），（Ｅ），（Ｆ）と判別する。それとは逆に、動作モード切替手段１２０は、Ｉｒが｜Ｉｉ（ａｖｅ）｜より小さい場合は、期間（Ａ），（Ｄ）と判別する。

ここでリップル検出手段１１１がＩｒを検出する方法に触れる。例えば、系統電圧Ｖａｃが正であってスイッチング素子２０がオンし、スイッチング素子２３がオフからオンに遷移したとき、前記単相ブリッジ回路の出力端には直流電源１０の電圧Ｖｐｎが出力され、前記フィルタ回路を構成するインダクタ７０，コンデンサ６１，インダクタ７１に印加される。従って、インダクタ７０と７１には、ＶｐｎからＶａｃを差し引いた電圧が印加され、インダクタ７０と７１の電流即ち前記単相ブリッジ回路の出力電流Ｉｉは増加する。この増加した電流値の半分の値がリップルの振幅Ｉｒに相当する。これより、Ｉｒは、Ｖｐｎ、スイッチング素子２３のオン時間（Ｖａｃが負の場合はスイッチング素子２１のオン時間）、Ｖａｃ、インダクタ７０と７１の合成インダクタンスを基にした演算から求めることが可能である。そこで、リップル検出手段１１１には、電圧検出手段１０２からＶｐｎ、ＰＷＭ生成手段１０６からスイッチング素子２１と２３のオン時間、電圧検出手段１０４から系統電圧Ｖａｃが入力され、それらの値と記憶されたインダクタ７０と７１の合成インダクタンスを基にＩｒを演算する。なお、この演算はスイッチング素子２１または２３のスイッチング動作の度に行われ、Ｉｒは更新される。リップル検出手段１１１は、Ｉｒが更新される間は更新される前のＩｒを保持して出力する。

一方、リップルの振幅値Ｉｒの検出は他の方法でも可能である。その一例を図７に示す。図７では、図１中のリップル検出手段１１１の替わりに、リップル検出手段１１２が備えられている。リップル検出手段１１２の入力には電流検出手段１０３が接続され、その出力には比較手段１１０が接続される。リップル検出手段１１２は、商用系統（５０Ｈｚまたは６０Ｈｚ）の周波数をカットするハイパスフィルタと砲絡線検波回路から構成される。一般的に砲絡線検波回路とは、電気信号の時系列における砲絡線に目的の情報がある場合に砲絡線のみを取り出す回路である。電流検出手段１０３から前記単相ブリッジ回路の出力電流Ｉｉの値がリップル検出手段１１２に入力されると、まず前述したハイパスフィルタで商用系統の周波数がカットされ、リップル成分のみの信号になる。この信号を砲絡線検波回路に入力すると、リップル成分の砲絡線のみが取り出され、すなわち図６に示したようなＩｒの振幅値のみが出力される。また、Ｉｒを求める手段には他の方法でも可能であり、本実施例に限定されるものではない。

こうして求めたリップルの振幅値Ｉｒは、図６に示す通り、一定値ではなくて系統電圧Ｖａｃがゼロからピークまたはピークからゼロになる途中に極大値をとる。

ここから、動作モード切替手段の動作の説明に戻る。比較手段１１０には、電流検出手段１０３から前記単相ブリッジ回路の平均出力電流Ｉｉ（ａｖｅ）の振幅値｜Ｉｉ（ａｖｅ）｜、リップル検出手段１１１からＩｉのリップルの振幅値Ｉｒが入力される。比較手段１１０は｜Ｉｉ（ａｖｅ）｜とＩｒを比較し、｜Ｉｉ（ａｖｅ）｜がＩｒより大きい場合はＬｏｗを出力し、その逆の場合はＨｉｇｈを出力する。切替手段１０９は、比較手段１１０の出力がＬｏｗの場合はモード２のＰＷＭ信号をドライブ手段１０５に伝達するようＰＷＭ生成手段１０７と切替手段１０９とドライブ手段１０５をつなぎ、比較手段１１０の出力がＨｉｇｈの場合はモード１のＰＷＭ信号をドライブ手段１０５に伝達するようＰＷＭ生成手段１０６と切替手段１０９とドライブ手段１０５をつなぐ。

これらの動作により、系統電圧Ｖａｃのゼロクロス付近の小電流領域（期間（Ｂ），（Ｃ），（Ｅ），（Ｆ））では、モード１の相補ＰＷＭ信号でスイッチング素子２０〜２３をスイッチングして、系統電流Ｉａｃの歪みを抑えることができる。そして、大電流領域（期間（Ａ），（Ｄ））においては、モード１よりスイッチング回数の少ないモード２のＰＷＭ信号でスイッチング素子２０〜２３をスイッチングして、スイッチング損失を低減することができる。

図８に、図６よりも系統電流Ｉａｃを増加させた場合の動作波形を示す。前述の通り、前記単相ブリッジ回路のリップルの振幅値Ｉｒは、Ｖｐｎ、スイッチング素子２１と２３のオン時間、Ｖａｃ、インダクタ７０と７１の合成インダクタンスから決定され、系統電流Ｉａｃとは無関係であることから、リップルの振幅値Ｉｒは図６の場合と同様の値である。これに対し、Ｉａｃが増加して前記単相ブリッジ回路の平均出力電流Ｉｉ（ａｖｅ）が大きくなったことから、｜Ｉｉ（ａｖｅ）｜がＩｒより大きな期間（Ａ）と（Ｄ）の時間が広がり、逆に｜Ｉｉ（ａｖｅ）｜がＩｒより小さな期間（Ｂ），（Ｃ），（Ｅ），（Ｆ）が狭まっている。その結果、モード２で動作する期間が広がり、逆にモード１で動作する期間が狭まっている。つまり、本実施例では、系統電圧のゼロクロスを中心として、前記単相ブリッジ回路の平均出力電流振幅値よりそのリップルの振幅値が大きい期間において、前記期間内ではモード１で動作し、前記期間外ではモード２で動作をする。そして、前記期間は出力電流の大きさに反比例して変化する。

以上に説明した通り、本実施例では本発明に関わる動作モード切替手段１２０を使用することで、系統電圧のゼロクロス付近における系統電流の歪みを抑えると共に、スイッチング素子のスイッチング回数を減らしてスイッチング損失を低減できる。その結果、損失の少ない単相系統連系インバータ装置を提供する効果を得ることができる。

なお、スイッチング素子の損失を低減するため、スイッチングの回数が少ないスイッチング素子２０と２２には、一般にスイッチング速度は比較的遅いが導通損失の少ないＩＧＢＴを用いることが望ましい。また、スイッチング回数の多いスイッチング素子２１と２３には、一般に高速にスイッチングできてスイッチング損失の少ないＭＯＳＦＥＴを用いることが望ましい。これを考慮し、本実施例では、スイッチング素子２０と２２にはＩＧＢＴを用い、スイッチング素子２１と２３にはＭＯＳＦＥＴを用いた。しかし、全てのスイッチング素子についてＩＧＢＴもしくはＭＯＳＦＥＴを用いてもよく、本実施例のみに限定するものではない。

また、本実施例では単相系統連系インバータで説明したがこの限りでない。単相ブリッジ回路を三相ブリッジ回路に、三相系統の電圧・電流を検知するセンサ、三相に対応したＰＷＭ生成手段・リップル検出手段を備えた三相系統連系インバータでも上記制御を行うことで同様の効果が見込める。

図９は本発明の第２の実施例による単相系統連系インバータ装置２の構成図である。図９において、図１と同一の構成要素には同一符号を付し、重複説明は避ける。

図９と図１で異なる点について説明する。スイッチング素子２０〜２３には、それぞれスイッチング素子３０〜３３が並列接続される。つまり、本実施例では、スイッチング素子２０とダイオード４０とスイッチング素子３０、スイッチング素子２１とダイオード４１とスイッチング素子３１、スイッチング素子２２とダイオード４２とスイッチング素子３２、スイッチング素子２３とダイオード４３とスイッチング素子３３が、それぞれ第１スイッチ，第２スイッチ，第３スイッチ，第４スイッチを構成する。そして、スイッチング素子３０〜３３のゲートは制御手段２００に接続される。制御手段２００は、実施例１で説明した制御手段１００が持つ機能を全て備えると共に、スイッチング素子３０〜３３のゲートをドライブする機能を備える。スイッチング素子３０と３２にはＭＯＳＦＥＴを用いる。またスイッチング素子３１と３３にはＩＧＢＴを用いる。本実施例は、スイッチング素子３０〜３３を備えることにより、実施例１よりも更に損失を低減することができる。

次に、本実施例の動作を説明する。各部の動作波形を図１０に示す。Ｖｇ（３０）とＶｇ（３２）は、それぞれスイッチング素子３０と３２のゲート駆動電圧である。スイッチング素子３０は期間（Ｃ）と（Ｅ）中にスイッチングする。また、スイッチング素子３２は期間（Ｂ）と（Ｆ）中にスイッチングする。つまり、スイッチング素子３０と３２は、単相系統連系インバータ装置２がモード１のときにスイッチングする。そして、Ｖｇ（３１）とＶｇ（３３）は、それぞれスイッチング素子３１と３３のゲート駆動電圧である。スイッチング素子３１と３３は、それぞれスイッチング素子２１と２３とほぼ同様の信号でドライブされるが、オフする時刻に僅かな違いがある。

まず、スイッチング素子３１と３３を付加した効果を説明する。スイッチング素子２１と３１のスイッチング動作の詳細を図１１に示す。Ｉｃ（３１）はスイッチング素子３１のコレクタ−エミッタ間の電流である。また、Ｉｄ（２１）はスイッチング素子２１のドレイン−ソース間の電流である。制御手段２００がスイッチング素子２１と３１を時刻ｔ０″で同時にオンすると、それぞれの素子に電流が流れる。一般に、ＩＧＢＴとＭＯＳＦＥＴを比較するとＩＧＢＴの方が低抵抗なため、Ｉｃ（３１）の方がＩｄ（２１）よりも大きくなる。つまり、スイッチング素子３１を付加したことにより、スイッチング素子２１の導通損失を低減でき、スイッチング素子２１と３１とダイオード４１で構成された前記第２スイッチの損失を低減できる。

しかし、一般にＩＧＢＴはＭＯＳＦＥＴと比較するとターンオフする速度が遅く、ＩＧＢＴはＭＯＳＦＥＴよりもターンオフ損失が大きい。そこで、制御手段２００は、スイッチング素子２１よりも先にスイッチング素子３１のゲートをオフにする。スイッチング素子３１のゲートをオフした時刻ｔ１″以降、Ｉｃ（３１）が低減するとともにＩｄ（２１）が増加する。時刻ｔ２″でＩｃ（３１）はゼロとなる。そして、Ｉｄ（２１）は時刻ｔ１″以前のＩｃ（３１）が加算された電流となる。この時刻ｔ１″からｔ２″の間、スイッチング素子２１はオンしているのでスイッチング素子３１のコレクタ−エミッタ間にはスイッチング素子２１のオン電圧が印加される。一般に、このオン電圧は数Ｖ程度であるから、スイッチング素子３１のオフ時のスイッチング損失は殆ど発生しない。次に、時刻
ｔ３″でスイッチング素子２１のゲートをオフにする。

時刻ｔ３″からｔ４″の間にＩｄ（２１）は減少してゼロになり、スイッチング素子２１にスイッチング損失が発生する。本実施例におけるスイッチング素子２１は実施例１と同様にＭＯＳＦＥＴを使用していることから、時刻ｔ３″からｔ４″の間に発生するスイッチング素子２１のスイッチング損失は、実施例１の場合と同等である。

以上に説明した通り、本実施例では、スイッチング素子３１を付加したことによってスイッチング素子２１の導通損失を低減でき、スイッチング素子２１と３１とダイオード４１で構成された前記第２スイッチの損失を実施例１よりも低減できる。

スイッチング素子３１のゲートをオフする時刻ｔ１″からスイッチング素子２１のゲートをオフする時刻ｔ３″までの時間は、スイッチング素子３１がオフする十分な時間とすることが望ましい。例えば、制御手段２００に１０ｎ秒〜１ｕ秒ほどの時間のパルスを発する発振器を備えてそのパルスの時間を利用し、ｔ１″からｔ３″の時間としてもよい。

また、スイッチング素子３１がオフするのに必要十分な時間は時刻ｔ１″以前にスイッチング素子３１に流れていた電流値に比例するから、スイッチング素子３１に流れていた電流即ち前記単相ブリッジ回路の出力電流Ｉｉに比例して、前述した発振器が発するパルス幅を変化させることが望ましい。

また或いは制御手段２００にスイッチング素子３１のコレクタ−エミッタ間の電流を検出する電流検出手段を備え、この電流検出手段でスイッチング素子３１の電流がゼロになった時刻を検出し、スイッチング素子２１をオフしても同様の効果を得ることができる。

更に、本実施例ではスイッチング素子２１と３１をオンする時刻を同時としたが、一般にＩＧＢＴとＭＯＳＦＥＴを比較した場合に両者のターンオンする速度に大きな差はないことから、どちらを先にオンさせてもよい。

なお、スイッチング素子２３と３３のスイッチング動作は、図１１中のＶｇ（２１），Ｖｇ（３１），Ｉｃ（２１），Ｉｄ（３１）を、それぞれＶｇ（２３），Ｖｇ（３３），Ｉｃ（２３），Ｉｄ（３３）と読み替えたものと同様であり、その説明は省略する。スイッチング素子３３を付加したことによってスイッチング素子２３の導通損失を低減でき、スイッチング素子２３と３３とダイオード４３で構成された前記第４スイッチの損失を低減できる。

次に、スイッチング素子３０と３２を付加した効果を説明する。図１０に示した通り、スイッチング素子３０は期間（Ｃ）と（Ｅ）でのみスイッチングし、スイッチング素子３２は期間（Ｂ）と（Ｆ）でのみスイッチングする。

スイッチング素子３２を付加した際の期間（Ｂ）と（Ｆ）における動作を、先に示した図３を参照しながら説明する。ここでは図３中のＶｇ（２２）をＶｇ（３２）に読み替えるものとする。

スイッチング素子３２には、Ｖｇ（３２）がオンしている時刻ｔ１からｔ３の間に電流が流れる。まず、時刻ｔ１−ｔ２において、スイッチング素子２３と３３がオフ、スイッチング素子３２がオンしているときは、スイッチング素子２０→インダクタ７０→コンデンサ６１→インダクタ７１→ダイオード４２とスイッチング素子３２の経路で電流が流れる。つまり、スイッチング素子３２はＭＯＳＦＥＴであることからソースからドレインに電流を流すことができる。これにより、ダイオード４２に流れる電流が減って、スイッチング素子２２と３２とダイオード４２で構成された前記第２スイッチの損失を低減できる。

時刻ｔ２−ｔ３において、スイッチング素子３２がオン、スイッチング素子２３と３３がオフしているときは、コンデンサ６１→インダクタ７０→ダイオード４０→スイッチング素子２２と３２→インダクタ７１の経路で電流が流れる。つまり、スイッチング素子２２と３２で電流が分流し、スイッチング素子２２と３２とダイオード４２で構成された前記第２スイッチの損失を低減できる。

次に、スイッチング素子３０を付加した際の期間（Ｃ）と（Ｅ）の動作を、先に示した図４を参照しながら説明する。ここでは図４中のＶｇ（２０）をＶｇ（３０）に読み替えるものとする。

スイッチング素子３０には、Ｖｇ（３０）がオンの間である時刻ｔ１′からｔ３′の間に電流が流れる。まず、時刻ｔ１′−ｔ２′において、スイッチング素子２１と３１がオフ、スイッチング素子３０がオンしているときは、スイッチング素子２２→インダクタ７１→コンデンサ６１→インダクタ７０→ダイオード４０とスイッチング素子３０の経路で電流が流れる。つまり、スイッチング素子３０はＭＯＳＦＥＴであることからソースからドレインに電流を流すことができる。これにより、ダイオード４０に流れる電流が減って、スイッチング素子２０と３０とダイオード４０で構成された前記第１スイッチの損失を低減できる。

時刻ｔ２′−ｔ３′において、スイッチング素子３０がオン、スイッチング素子２１と３１がオフしているときは、コンデンサ６１→インダクタ７１→ダイオード４２→スイッチング素子２０と３０→インダクタ７０の経路で電流が流れる。つまり、スイッチング素子２０と３０で電流が分流し、スイッチング素子２０と３０とダイオード４０で構成された前記第１スイッチの損失を低減できる。

以上に説明した通り、本実施例は、スイッチング素子３０〜３３を備えることにより、実施例１よりも更に損失を低減することができる。特に、スイッチング素子３１と３３は、大電流領域（図１０の期間（Ａ），（Ｄ））でスイッチングするスイッチング素子２１と２３の損失を低減しており、損失を低減する効果が大きい。これらの結果、本実施例においても、損失の少ない単相系統連系インバータ装置を提供する効果を得ることができる。

また、本実施例では単相系統連系インバータで説明したがこの限りでない。単相ブリッジ回路を三相ブリッジ回路に、三相系統の電圧・電流を検知するセンサ、三相に対応したＰＷＭ生成手段・リップル検出手段を備えた三相系統連系インバータでも上記制御を行うことで同様の効果が見込める。

図１２は本発明の第３の実施例による分散電源システムの構成図である。３００は分散は実施例２で示した単相系統連系インバータ装置２である。１１は太陽電池パネルである。

太陽電池パネル１１は、実施例１と２における直流電源１０に相当する。１１は、太陽電池パネルのみならず、直流の電圧源であればなんでもよく、例えば、燃料電池や風力発電機の交流出力を直流に整流したものでもよい。

分散電源システム３００は、実施例１で説明した単相系統連系インバータ装置１あるいは実施例２で示した単相系統連系インバータ装置２を備えていることから、従来の分散電源システムより電力損失が少なくて発熱量が少ない。このため、従来よりも放熱器や冷却ファンを小さくでき、小型で損失の少ない分散電源システムとすることができた。

なお、本発明は前述した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、前述した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

また、前述した各構成や機能等は、それらの一部または全部を、例えば集積回路で設計する等によりハードウェアで実現してもよい。また、前述した各構成や機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈して実行することにより、ソフトウェアで実現してもよい。各機能を実現するプログラムの情報は、メモリ，ハードディスク，ＳＳＤ（Solid State Drive）などの記録装置、または、ＩＣカード，ＳＤカード，ＤＶＤ等の記録媒体に置くことができる。

また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてよい。

１，２，３０１ 単相系統連系インバータ装置
１０ 直流電源
１１ 太陽電池パネル
２０〜２３，３０〜３３ スイッチング素子
４０〜４３ ダイオード
６０ バイパスコンデンサ
６１ コンデンサ
７０，７１ インダクタ
８０ 商用系統
９０，９１ 電流センサ
１００，２００ 制御手段
１０１，１０３ 電流検出手段
１０２，１０４ 電圧検出手段
１０５ ドライブ手段
１０６，１０７ ＰＷＭ生成手段
１０８ 系統連系制御手段
１０９ 切替手段
１１０ 比較手段
１１１，１１２ リップル検出手段
１２０ 動作モード切替手段
３００ 分散電源システム

Claims (10)

1. ブリッジ回路とフィルタ回路と前記ブリッジ回路を制御する制御手段とを有し、直流電源から得た電力を前記ブリッジ回路、前記フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、
   前記ブリッジ回路は複数のスイッチからなり、
   前記制御手段は、前記商用系統を流れる電流の歪みが抑えられるように前記スイッチを制御するモード１と、
   前記スイッチの損失を低減するように前記スイッチを制御するモード２とを有し、
   前記モード１と前記モード２を切り替える動作モード切替手段と、
   前記ブリッジ回路の出力電流のリップルの振幅値を検出するリップル検出手段を備え、
   前記ブリッジ回路の平均出力電流振幅値よりも前記ブリッジ回路の出力電流のリップルの振幅値が大きい期間を、前記モード１とすることを特徴とする系統連系インバータ装置。
2. 請求項１に記載の系統連系インバータ装置において、
   前記ブリッジ回路は、直列接続された第１のスイッチと第２のスイッチの両端と、直列接続された第３のスイッチと第４のスイッチの両端を直流電源の両端に接続して構成され、
   前記制御手段は、前記モード１において、前記商用系統の電圧が正のときに、前記第１のスイッチをオンすると共に前記第２のスイッチをオフかつ前記第３と前記第４のスイッチを相補ＰＷＭし、前記商用系統の電圧が負のときに、前記第３のスイッチをオンすると共に前記第４のスイッチをオフかつ前記第１と前記第２のスイッチを相補ＰＷＭし、
   前記制御手段は、前記モード２において、前記商用系統の電圧が正のときに、前記第１のスイッチをオンすると共に前記第２のスイッチと前記第３のスイッチをオフかつ前記第４のスイッチをＰＷＭし、前記商用系統の電圧が負のときに、前記第３のスイッチをオンすると共に前記第４のスイッチと前記第１のスイッチをオフかつ前記第２のスイッチをＰＷＭすることを特徴とする系統連系インバータ装置。
3. ブリッジ回路とフィルタ回路と前記ブリッジ回路を制御する制御手段とを有し、直流電源から得た電力を前記ブリッジ回路、前記フィルタ回路の順に介して商用系統に供給するための系統連系インバータ装置において、
   前記ブリッジ回路は、第１のスイッチと第２のスイッチと第３のスイッチと第４のスイッチとからなり、
   前記直流電源の両端は、直列接続された第１のスイッチと第２のスイッチの両端と、直列接続された第３のスイッチと第４のスイッチの両端とに接続され、
   前記第１のスイッチと前記第２のスイッチの接続点と、前記第３のスイッチと前記第４のスイッチの接続点は前記フィルタ回路に接続され、
   前記フィルタ回路は前記商用系統に接続され、
   前記制御手段は、前記商用系統の電圧が正のときに、前記第１のスイッチをオンすると共に前記第２のスイッチをオフかつ前記第３と前記第４のスイッチを相補ＰＷＭし、前記商用系統の電圧が負のときに、前記第３のスイッチをオンすると共に前記第４のスイッチをオフかつ前記第１と前記第２のスイッチを相補ＰＷＭするモード１と、
   前記商用系統の電圧が正のときに、前記第１のスイッチをオンすると共に前記第２のスイッチと前記第３のスイッチをオフかつ前記第４のスイッチをＰＷＭし、前記商用系統の電圧が負のときに、前記第３のスイッチをオンすると共に前記第４のスイッチと前記第１のスイッチをオフかつ前記第２のスイッチをＰＷＭするモード２とを有し、
   前記モード１と前記モード２を切り替える動作モード切替手段と、
   前記ブリッジ回路の出力電流のリップルの振幅値を検出するリップル検出手段を備え、
   前記ブリッジ回路の平均出力電流振幅値よりも前記ブリッジ回路の出力電流のリップルの振幅値が大きい期間を、前記モード１とすることを特徴とする系統連系インバータ装置。
4. 請求項１乃至３の何れかに記載の系統連系インバータ装置において、
   前記リップル検出手段は、前記直流電源の電圧と、前記商用系統の電圧と、前記第２のスイッチあるいは前記第４のスイッチのオン時間を基に、前記ブリッジ回路における出力電流のリップルの振幅値を演算する機能を備えたことを特徴とする系統連系インバータ装置。
5. 請求項４に記載の系統連系インバータ装置において、
   前記リップル検出手段は、前記商用系統の周波数をカットするハイパスフィルタと砲絡線検波回路を備えたことを特徴とする系統連系インバータ装置。
6. 請求項２又は３に記載の系統連系インバータ装置において、
   前記第１および第３のスイッチはＩＧＢＴとダイオードで構成され、前記第２および第４のスイッチはＭＯＳＦＥＴとダイオードで構成されたことを特徴とする系統連系インバータ装置。
7. 請求項２又は３に記載の系統連系インバータ装置において、
   前記第１のスイッチおよび前記第３のスイッチをＩＧＢＴとＭＯＳＦＥＴとダイオードで構成し、前記制御装置は、前記モード１では、前記第１のスイッチのＭＯＳＦＥＴを前記第２のスイッチと相補ＰＷＭさせ、前記第３のスイッチのＭＯＳＦＥＴを前記第４のスイッチと相補ＰＷＭさせることを特徴とする系統連系インバータ装置。
8. 請求項２又は３に記載の系統連系インバータ装置において、
   前記第２のスイッチおよび前記第４のスイッチをＩＧＢＴとＭＯＳＦＥＴとダイオードで構成し、前記制御装置は、前記第２および第４のスイッチのＩＧＢＴを、前記第２および第４のスイッチのＭＯＳＦＥＴよりも１０ｎ〜１ｕ秒先にオフさせることを特徴とする系統連系インバータ装置。
9. 請求項１乃至８のいずれか１項に記載の系統連系インバータ装置を備えたことを特徴とする分散型電源システム。
10. 請求項９に記載の分散型電源システムにおいて、前記系統連系インバータ装置の前記直流電源が太陽電池パネルであることを特徴とする分散型電源システム。