JP2015015697A - 信号伝達装置 - Google Patents

Abstract

【課題】入出力論理の不一致を速やかに解消することのできる信号伝達装置を提供する。【解決手段】信号伝達装置１は、相異なるグランド基準（ＧＮＤ１及びＧＮＤ２）で動作する第１回路１００及び第２回路２００と、第１回路１００と第２回路２００との間を絶縁しながら信号伝達を行う第３回路３００を有する。第２回路２００は、第１回路１００から通知される入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替えると共に、出力信号ＯＵＴの論理レベルを第１回路１００に対して通知する。第１回路１００は、入力信号ＩＮの論理レベルが切り替えられたときだけでなく、第２回路２００から通知される出力信号ＯＵＴの論理レベルが入力信号ＩＮの論理レベルと不一致であるときにも、入力信号ＩＮの論理レベルを第２回路２００に通知する。【選択図】図１

Description

本発明は、信号伝達装置に関する。

図２７は、信号伝達装置の一従来例を示すブロック図であり、図２８は、信号伝達動作の第１従来例を示すタイミングチャートである。本従来例の信号伝達装置において、一次側の送信部（Ｔｘ）は、入力信号ＩＮの立上りエッジで信号Ａをバースト駆動し、入力信号ＩＮの立下りエッジで信号Ｂをバースト駆動する。バリア部（トランス）は、一次側と二次側との間を絶縁しながら信号Ａ及びＢを二次側に伝達する。二次側の受信部（Ｒｘ）は、信号Ａのバースト駆動に応じて信号Ｃにトリガパルスを生成し、信号Ｂのバースト駆動に応じて信号Ｄにトリガパルスを生成する。二次側のＲＳフリップフロップは、信号Ｃのトリガパルスで出力信号ＯＵＴをハイレベルとし、信号Ｄのトリガパルスで出力信号ＯＵＴをローレベルとする。その結果、入力信号ＩＮの論理レベルが切り替わると、これに合わせて出力信号ＯＵＴの論理レベルも切り替わる（時刻ｔ１２１〜ｔ１２２を参照）。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特表２００１−５１３２７６号公報 特表２００３−５２３１４７号公報

しかしながら、上記従来例の信号伝達装置では、出力信号ＯＵＴの論理レベルがノイズ等によって意図せずに反転した場合、入力信号ＩＮの論理レベルが切り替わるか、出力信号ＯＵＴの論理レベルがノイズ等によって再反転しない限り、入出力論理の不一致が続くという課題があった（図２８の時刻ｔ１２３を参照）。

なお、特許文献１及び２では、入力側の送信部（Ｔｘ）から定期的に入力信号ＩＮの論理レベルに応じたリフレッシュパルスを出力することにより、出力信号ＯＵＴの論理レベルがノイズ等によって意図せずに反転した場合でも、これを速やかに元の論理レベルへ戻す手法が提案されている（図２９を参照）。しかしながら、この従来手法は、一次側から一方的にリフレッシュパルスを出力するものであり、入出力論理の不一致を検出したときにその解消を図るものではなかった。

本発明は、本願の発明者らにより見出された上記の課題に鑑み、入出力論理の不一致を速やかに解消することのできる信号伝達装置、並びに、これを用いた電子機器及び車両を提供することを目的とする。

本明細書中に開示された信号伝達装置は、相異なるグランド基準で動作する第１回路及び第２回路と、前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、を有するものであって、前記第２回路は、前記第１回路から通知される入力信号の論理レベルに応じて出力信号の論理レベルを切り替えると共に、前記出力信号の論理レベルを前記第１回路に対して通知し、前記第１回路は、前記入力信号の論理レベルが切り替えられたときだけでなく、前記第２回路から通知される前記出力信号の論理レベルが前記入力信号の論理レベルと不一致であるときにも、前記入力信号の論理レベルを前記第２回路に対して通知する構成（第１の構成）とされている。

なお、上記第１の構成から成る信号伝達装置において、前記第３回路は、第１トランスと第２トランスを含み、前記第１回路は、前記入力信号の論理レベルを前記第２回路に通知する際、前記入力信号の論理レベルに応じて前記第１トランス及び前記第２トランスの一方を選択した上で、その一次巻線を駆動する構成（第２の構成）にするとよい。

また、上記第２の構成から成る信号伝達装置において、前記第１回路は、前記入力信号が第１論理レベルである旨を通知するときに前記第１トランスの一次巻線に印加される第１信号をパルス駆動し、前記入力信号が第２論理レベルである旨を通知するときに前記第２トランスの一次巻線に印加される第２信号をパルス駆動する第１送信部を含み、前記第２回路は、前記第１信号のパルス駆動を受けて前記第１トランスの二次巻線に現れる第３信号の誘起パルスを検出したときに前記出力信号を第１論理レベルとし、前記第２信号のパルス駆動を受けて前記第２トランスの二次巻線に現れる第４信号の誘起パルスを検出したときに前記出力信号を第２論理レベルとする第１受信部を含む構成（第３の構成）にするとよい。

また、上記第３の構成から成る信号伝達装置において、前記第２回路は、前記出力信号の論理レベルを前記第１回路に通知する際、定期的に、及び／または、前記出力信号の論理レベルが切り替わる毎に、前記出力信号の論理レベルに応じて前記第１トランス及び前記第２トランスの一方を選択した上で、その二次巻線を駆動する構成（第４の構成）にするとよい。

また、上記第４の構成から成る信号伝達装置において、前記第２回路は、前記出力信号が第１論理レベルである旨を通知するときに前記第１トランスの二次巻線に印加される前記第３信号をパルス駆動し、前記出力信号が第２論理レベルである旨を通知するときに前記第２トランスの二次巻線に印加される前記第４信号をパルス駆動する第２送信部をさらに含み、前記第１回路は、前記第３信号のパルス駆動を受けて前記第１トランスの一次巻線に現れる前記第１信号の誘起パルスを検出したときに帰還信号を第１論理レベルとし、前記第４信号のパルス駆動を受けて前記第２トランスの一次巻線に現れる前記第２信号の誘起パルスを検出したときに前記帰還信号を第２論理レベルとする第２受信部をさらに含む構成（第５の構成）にするとよい。

また、上記第５の構成から成る信号伝達装置において、前記第１回路は、前記入力信号の論理レベルと前記帰還信号の論理レベルとを比較して入出力論理の一致／不一致を示す比較信号を生成する入出力比較部をさらに含み、前記第１送信部は、前記比較信号に応じて前記入力信号の論理レベルを前記第２回路に再通知するか否かを決定する構成（第６の構成）にするとよい。

また、上記第６の構成から成る信号伝達装置において、前記第１受信部及び前記第２受信部は、それぞれ、前記第２送信部による前記第３信号及び前記第４信号のパルス駆動、及び、前記第１送信部による前記第１信号及び前記第２信号のパルス駆動を無視するための第１マスク処理部を含む構成（第７の構成）にするとよい。

また、上記第７の構成から成る信号伝達装置において、前記第１受信部及び前記第２受信部は、それぞれ、前記第３信号と前記第４信号に同時発生するパルス、及び、前記第１信号と前記第２信号に同時発生するパルスを無視するための第２マスク処理部を含む構成（第８の構成）にするとよい。

また、上記第８の構成から成る信号伝達装置において、前記第１送信部は、前記入力信号の論理レベルが固定されたままで所定期間が経過する毎に前記第１信号と前記第２信号を同時にパルス駆動する機能を備えており、前記第２受信部は、前記第３信号及び前記第４信号の少なくとも一方に誘起パルスが生じたか否かを監視して前記第１回路の動作状態を判定する動作状態判定部をさらに含む構成（第９の構成）にするとよい。

また、上記第２または第３の構成から成る信号伝達装置において、前記第３回路は、第３トランスをさらに含み、前記第１回路は、前記第３トランス経由でクロック信号を前記第２回路に伝達し、前記第２回路は、前記クロック信号に同期して前記第３トランス経由で前記出力信号の論理レベルを第１回路に通知する構成（第１０の構成）にするとよい。

また、上記第１０の構成から成る信号伝達装置において、前記第２回路は、前記出力信号の論理レベルを前記第１回路に通知する際に、前記出力信号の論理レベルに応じた周波数で前記第３トランスの二次巻線をパルス駆動し、前記第１回路は、前記第３トランスの一次巻線に現れる誘起パルスの周波数に応じて前記出力信号の論理レベルを検出する構成（第１１の構成）にするとよい。

また、本明細書中に開示された信号伝達装置は、相異なるグランド基準で動作する第１回路及び第２回路と、前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、を有するものであって、前記第３回路は、第１トランスと第２トランスを含み、前記第１回路は、入力信号が第１論理レベルである旨を通知するときに前記第１トランスの一次巻線に印加される第１信号をパルス駆動し、前記入力信号が第２論理レベルである旨を通知するときに前記第２トランスの一次巻線に印加される第２信号をパルス駆動する一方、前記入力信号の論理レベルが固定されたままで所定期間が経過する毎に前記第１信号と前記第２信号を同時にパルス駆動する送信部を含み、前記第２回路は、前記第１信号のパルス駆動を受けて前記第１トランスの二次巻線に現れる第３信号の誘起パルスを検出したときに出力信号を第１論理レベルとし、前記第２信号のパルス駆動を受けて前記第２トランスの二次巻線に現れる第４信号の誘起パルスを検出したときに前記出力信号を第２論理レベルとする受信部を含み、前記受信部は、前記第３信号と前記第４信号に同時発生する誘起パルスまたはノイズパルスを無視するためのマスク処理部と、前記第３信号及び前記第４信号の少なくとも一方に誘起パルスが生じたか否かを監視して前記第１回路の動作状態を判定する動作状態判定部と、を含む構成（第１２の構成）とされている。

また、本明細書中に開示された信号伝達装置は、相異なるグランド基準で動作する第１回路及び第２回路と、前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、を有するものであって、前記第３回路は、トランスを含み、前記第１回路は、前記第２回路への信号伝達時に前記トランスの一次巻線を駆動する送信部を含み、前記第２回路は、前記トランスの二次巻線に現れる誘起パルスを検出して出力信号の論理レベル切替や前記第１回路の動作状態判定を行う受信部を含み、前記受信部は、前記誘起パルスが第１閾値を上回っていれば前記出力信号の論理レベルを切り替えるための内部信号処理を行う一方、前記誘起パルスが前記第１閾値よりも高い第２閾値を上回っていなければ前記出力信号の出力動作を禁止する構成（第１３の構成）とされている。

なお、上記第１３の構成から成る信号伝達装置において、前記第２閾値は、高低２値のヒステリシスを持つ構成（第１４の構成）にするとよい。

また、本明細書中に開示された電子機器は、上記第１〜第１４いずれかの構成から成る信号伝達装置を有する構成（第１５の構成）とされている。

また、本明細書中に開示された車両は、上記第１５の構成から成る電子機器を有する構成（第１６の構成）とされている。

本発明によれば、入出力論理の不一致を速やかに解消することのできる信号伝達装置、並びに、これを用いた電子機器及び車両を提供することが可能となる。

信号伝達装置の第１実施形態を示すブロック図 信号伝達動作の一例を示すタイミングチャート 入出力論理の不一致解消動作の第１例（基本）を示すタイミングチャート 入出力論理の不一致解消動作の第１例（変形）を示すタイミングチャート 入出力論理の不一致解消動作の第２例（基本）を示すタイミングチャート 入出力論理の不一致解消動作の第２例（変形）を示すタイミングチャート 一次側送信部１１０の一構成例を示すブロック図 一次側送信部１１０の一動作例を示すタイミングチャート 一次側受信部１２０の一構成例を示すブロック図 一次側受信部１２０の一動作例を示すタイミングチャート マスク回路１２２ａの一構成例を示すブロック図 マスク回路１２２ａの一動作例を示すタイミングチャート マスク回路１２３ａの一構成例を示すブロック図 マスク回路１２３ａの一動作例を示すタイミングチャート 二次側送信部２２０の一構成例を示すブロック図 二次側送信部２２０の一動作例を示すタイミングチャート 二次側受信部２１０の第１構成例を示すブロック図 二次側受信部２１０の第１動作例を示すタイミングチャート 信号伝達装置の第２実施形態を示すブロック図 出力信号の論理レベルに応じたパルス駆動の一例を示す図 一次側送受信部１４０の一構成例を示すブロック図 帰還信号生成部１４５の一構成例を示すブロック図 帰還信号生成動作の一例を示すタイミングチャート 二次側送受信部２３０の一構成例を示すブロック図 二次側送受信部２３０の一動作例を示すタイミングチャート 二次側受信部２１０の第２構成例を示すブロック図 二次側受信部２１０の第２動作例を示すタイミングチャート 車両の一構成例を示す外観図 信号伝達装置の一従来例を示すブロック図 信号伝達動作の第１従来例を示すタイミングチャート 信号伝達動作の第２従来例を示すタイミングチャート

＜第１実施形態＞
図１は、信号伝達装置の第１実施形態を示すブロック図である。本実施形態の信号伝達装置１は、ＧＮＤ１基準で動作する一次側回路（不図示）からの入力信号ＩＮに応じて、ＧＮＤ２基準で動作する二次側回路（不図示）への出力信号ＯＵＴを生成する半導体集積回路装置であり、第１回路１００、第２回路２００、及び、第３回路３００を有する。なお、信号伝達装置１は、一次側回路と二次側回路との間を電気的に絶縁しながら相互間の信号伝達を行う必要のあるアプリケーション全般（高電圧を取り扱うモータドライバやＤＣ／ＤＣコンバータなど）に広く適用することが可能である。

第１回路１００は、ＧＮＤ１基準で動作する回路ブロックであり、一次側送信部１１０と、一次側受信部１２０と、入出力比較部１３０を含む。第２回路２００は、ＧＮＤ２基準で動作する回路ブロックであり、二次側受信部２１０と二次側送信部２２０とを含む。第３回路３００は、第１回路１００と第２回路２００との間（延いてはＧＮＤ１とＧＮＤ２との間）を電気的に絶縁しながら相互間の信号伝達を行う回路ブロックであり、トランス３１０及び３２０を含む。

一次側送信部１１０は、第１回路１００から第２回路２００に対して入力信号ＩＮがハイレベルである旨を通知するときに、トランス３１０の一次巻線３１１に印加される第１信号Ｓ１１のパルス駆動（単発または複数発の送信パルス出力）を行う。一方、一次側送信部１１０は、第１回路１００から第２回路２００に対して入力信号ＩＮがローレベルである旨を通知するときに、トランス３２０の一次巻線３２１に印加される第２信号Ｓ１２のパルス駆動を行う。すなわち、一次側送信部１１０は、入力信号ＩＮの論理レベルを第２回路２００に通知する際、入力信号ＩＮの論理レベルに応じてトランス３１０及び３２０の一方を選択した上で、その一次巻線３１１及び３２１を駆動する。

なお、一次側送信部１１０は、入力信号ＩＮの論理レベルが切り替えられたときだけでなく、第２回路２００から通知される出力信号ＯＵＴの論理レベルが入力信号ＩＮの論理レベルと不一致であるときにも、入力信号ＩＮの論理レベルを第２回路２００に対して通知する。その際、一次側送信部１１０は、入出力比較部１３０で生成される比較信号Ｓ１４に応じて入力信号ＩＮの論理レベルを第２回路２００に再通知するか否かを決定する。

二次側受信部２１０は、第１信号Ｓ１１のパルス駆動を受けてトランス３１０の二次巻線３１２に現れる第３信号Ｓ２１の誘起パルスを検出したときに出力信号ＯＵＴをハイレベルとする。一方、二次側受信部２１０は、第２信号Ｓ１２のパルス駆動を受けてトランス３２０の二次巻線３２２に現れる第４信号Ｓ２２の誘起パルスを検出したときに出力信号ＯＵＴをローレベルとする。すなわち、二次側受信部２１０は、第１回路１００から通知される入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替える。

二次側送信部２２０は、出力信号ＯＵＴの論理レベルを第１回路１００に対して定期的に、及び／または、出力信号ＯＵＴの論理レベルが切り替わる毎に通知する。より具体的に説明すると、二次側送信部２２０は、出力信号ＯＵＴがハイレベルである旨を通知するときに、トランス３１０の二次巻線３１２に印加される第３信号Ｓ２１のパルス駆動を行う。一方、二次側送信部２２０は、出力信号ＯＵＴがローレベルである旨を通知するときに、トランス３２０の二次巻線３２２に印加される第４信号Ｓ２２のパルス駆動を行う。このように、二次側送信部２２０は、出力信号ＯＵＴの論理レベルを第１回路１００に通知する際、出力信号ＯＵＴの論理レベルに応じてトランス３１０及び３２０の一方を選択した上で、その二次巻線３１２及び３２２を駆動する。

一次側受信部１２０は、第３信号Ｓ２１のパルス駆動を受けてトランス３１０の一次巻線３１１に現れる第１信号Ｓ１１の誘起パルスを検出したときに帰還信号Ｓ１３をハイレベルとする。一方、一次側受信部１２０は、第４信号Ｓ２２のパルス駆動を受けてトランス３２０の一次巻線３２１に現れる第２信号Ｓ１２の誘起パルスを検出したときに帰還信号Ｓ１３をローレベルとする。

入出力比較部１３０は、入力信号ＩＮの論理レベルと帰還信号Ｓ１３の論理レベル（延いては出力信号ＯＵＴの論理レベル）とを比較して、入出力論理の一致／不一致を示す比較信号Ｓ１４を生成する。入出力論理が不一致である場合、比較信号Ｓ１４にはトリガパルスが立てられる。

まず、一次側送信部１１０と二次側受信部２１０に着目して基本的な信号伝達動作の説明を行う。図２は、信号伝達動作の一例を示すタイミングチャートであり、上から順に、入力信号ＩＮ、第１信号Ｓ１１、第２信号Ｓ１２、第３信号Ｓ２１、第４信号Ｓ２２、及び、出力信号ＯＵＴが描写されている。なお、本図では、説明の便宜上、信号遅延の描写が省略されている。

一次側送信部１１０は、時刻ｔ１における入力信号ＩＮの立上りエッジで第１信号Ｓ１１のパルス駆動を行う一方、時刻ｔ２における入力信号ＩＮの立下りエッジで第２信号Ｓ１２のパルス駆動を行う。二次側受信部２１０は、第１信号Ｓ１１のパルス駆動により生じる第３信号Ｓ２１の誘起パルスを検出して出力信号ＯＵＴをハイレベルとする一方、第２信号Ｓ１２のパルス駆動により生じる第４信号Ｓ２２の誘起パルスを検出して出力信号ＯＵＴをローレベルとする。その結果、入力信号ＩＮの論理レベルが切り替わると、これに合わせて出力信号ＯＵＴの論理レベルも切り替わる。

次に、二次側送信部２２０、一次側受信部１２０、及び、入出力比較部１３０に着目して、入出力論理の不一致解消動作の説明を行う。図３Ａは、入出力論理の不一致解消動作の第１例（入力信号ＩＮがローレベルに固定されているにも関わらず、出力信号ＯＵＴが意図せずハイレベルに立ち上がった場合）を示すタイミングチャートであり、上から順に入力信号ＩＮ、第１信号Ｓ１１、第２信号Ｓ１２、帰還信号Ｓ１３、比較信号Ｓ１４、第３信号Ｓ２１、第４信号Ｓ２２、及び、出力信号ＯＵＴが描写されている。なお、本図では、説明の便宜上、信号遅延の描写が省略されている。

二次側送信部２２０は、時刻ｔ１１〜ｔ１５各々において、出力信号ＯＵＴの論理レベルを第１回路１００に対して定期的（周期Ｔ１毎）に通知する。ここで、時刻ｔ１１や時刻ｔ１２で示すように、出力信号ＯＵＴがローレベルであるときには、二次側送信部２２０によって第４信号Ｓ２２のパルス駆動が行われるので、第２信号Ｓ１２に生じる誘起パルスが一次側受信部１２０で検出されて帰還信号Ｓ１３がローレベルとされる。従って、入力信号ＩＮと帰還信号Ｓ１３とが同一の論理レベルとなるので、比較信号Ｓ１４にトリガパルスが立てられることはなく、延いては、第１回路１００から第２回路２００に対して入力信号ＩＮの論理レベルが再通知されることもない。

一方、時刻ｔ１２と時刻ｔ１３との間において、出力信号ＯＵＴの論理レベルが意図せずハイレベルに立ち上がると、時刻ｔ１３では、二次側送信部２２０によって第３信号Ｓ２１のパルス駆動が行われるので、第１信号Ｓ１１に生じる誘起パルスが一次側受信部１２０で検出されて帰還信号Ｓ１３がハイレベルとされる。このとき、入力信号ＩＮと帰還信号Ｓ１３とが異なる論理レベルとなるので、比較信号Ｓ１４にトリガパルスが立てられる。その結果、一次側送信部１１０では、入力信号ＩＮがローレベルである旨を再通知すべく、第２信号Ｓ１２のパルス駆動が行われるので、第４信号Ｓ２２に生じる誘起パルスが二次側受信部２１０で検出されて出力信号ＯＵＴが速やかにローレベルに戻される。

時刻ｔ１４以降では、時刻ｔ１１や時刻ｔ１２と同様、入力信号ＩＮと帰還信号Ｓ１３が同一の論理レベルとなるので、入力信号ＩＮの論理レベルが再通知されることはない。

なお、図３Ａの第１例では、出力信号ＯＵＴの論理レベルを第２回路２００から第１回路１００に対して定期的（周期Ｔ１毎）に通知する構成を例に挙げたが、通知タイミングはこれに限定されるものではなく、図３Ｂ（図３Ａにおける時刻ｔ１２〜ｔ１３の拡大図に相当）で示すように、定期的な通知に加えて（または定期的な通知に代えて）、出力信号ＯＵＴの論理レベルが切り替わる毎に通知を行う構成としてもよい。このような構成とすることにより、入出力論理の不一致をより速やかに解消することが可能となる。

図４Ａは、入出力論理の不一致解消動作の第２例（入力信号ＩＮがハイレベルに固定されているにも関わらず、出力信号ＯＵＴが意図せずローレベルに立ち下がった場合）を示すタイミングチャートであり、先出の図３Ａと同様、上から順に、入力信号ＩＮ、第１信号Ｓ１１、第２信号Ｓ１２、帰還信号Ｓ１３、比較信号Ｓ１４、第３信号Ｓ２１、第４信号Ｓ２２、及び、出力信号ＯＵＴが描写されている。なお、本図においても、説明の便宜上、信号遅延の描写は省略されている。

先と同じく、二次側送信部２２０は、時刻ｔ２１〜ｔ２５各々において、出力信号ＯＵＴの論理レベルを第１回路１００に対して定期的（周期Ｔ１毎）に通知する。ここで、時刻ｔ２１や時刻ｔ２２で示すように、出力信号ＯＵＴがハイレベルであるときには、二次側送信部２２０によって第３信号Ｓ２１のパルス駆動が行われるので、第１信号Ｓ１１に生じる誘起パルスが一次側受信部１２０で検出されて帰還信号Ｓ１３がハイレベルとされる。従って、入力信号ＩＮと帰還信号Ｓ１３とが同一の論理レベルとなるので、比較信号Ｓ１４にトリガパルスが立てられることはなく、延いては、第１回路１００から第２回路２００に対して入力信号ＩＮの論理レベルが再通知されることもない。

一方、時刻ｔ２２と時刻ｔ２３との間において、出力信号ＯＵＴの論理レベルが意図せずローレベルに立ち下がると、時刻ｔ２３では、二次側送信部２２０によって第４信号Ｓ２２のパルス駆動が行われるので、第２信号Ｓ１２に生じる誘起パルスが一次側受信部１２０で検出されて帰還信号Ｓ１３がローレベルとされる。このとき、入力信号ＩＮと帰還信号Ｓ１３とが異なる論理レベルとなるので、比較信号Ｓ１４にトリガパルスが立てられる。その結果、一次側送信部１１０では、入力信号ＩＮがハイレベルである旨を再通知すべく、第１信号Ｓ１１のパルス駆動が行われるので、第３信号Ｓ２１に生じる誘起パルスが二次側受信部２１０で検出されて出力信号ＯＵＴが速やかにハイレベルに戻される。

時刻ｔ２４以降では、時刻ｔ２１や時刻ｔ２２と同様、入力信号ＩＮと帰還信号Ｓ１３が同一の論理レベルとなるので、入力信号ＩＮの論理レベルが再通知されることはない。

なお、図４Ａの第２例では、出力信号ＯＵＴの論理レベルを第２回路２００から第１回路１００に対して定期的（周期Ｔ１毎）に通知する構成を例に挙げたが、通知タイミングはこれに限定されるものではなく、図４Ｂ（図４Ａにおける時刻ｔ２２〜ｔ２３の拡大図に相当）で示すように、定期的な通知に加えて（または定期的な通知に代えて）、出力信号ＯＵＴの論理レベルが切り替わる毎に通知を行う構成としてもよい。このような構成とすることにより、入出力論理の不一致をより速やかに解消することが可能となる。

＜一次側送信部＞
図５は、一次側送信部１１０の一構成例を示すブロック図である。本構成例の一次側送信部１１０は、エッジ検出部１１１と、ＯＲゲート１１２と、パルス生成部１１３と、デマルチプレクサ１１４と、を含む。

エッジ検出部１１１は、入力信号ＩＮのパルスエッジ（立上りエッジ及び立下りエッジの両方）を検出することによりエッジ検出信号Ｓ３１にトリガパルスを生成する。なお、入力信号ＩＮは、後述するようにデマルチプレクサ１１４の切替信号としても用いられている。これを鑑みると、エッジ検出部１１１は、入力信号ＩＮのパルスエッジを検出してから所定の遅延時間ｄ１が経過した時点で、エッジ検出信号Ｓ３１にトリガパルスを生成する構成としておくことが望ましい。

ＯＲゲート１１２は、エッジ検出信号Ｓ３１と比較信号Ｓ１４との論理和演算を行ってＯＲ信号Ｓ３２を生成する。ＯＲ信号Ｓ３２は、エッジ検出信号Ｓ３１と比較信号Ｓ１４の少なくとも一方がハイレベルであるときにハイレベルとなり、双方がローレベルであるときにローレベルとなる。

パルス生成部１１３は、ＯＲ信号Ｓ３２のパルスエッジ（例えば立上りエッジ）をトリガとして、パルス信号Ｓ３３に単発または複数発のパルス生成を行う。すなわち、パルス生成部１１３は、エッジ検出部１１１で入力信号ＩＮのパルスエッジが検出されたとき、若しくは、入出力比較部１３０で入出力論理の不一致が検出されたときに、パルス信号Ｓ３３のパルス生成を行う。

デマルチプレクサ１１４は、入力信号ＩＮに応じてパルス信号Ｓ３３の出力先を切り替える。具体的に述べると、デマルチプレクサ１１４は、入力信号ＩＮがハイレベルであるときにパルス信号Ｓ３３を第１信号Ｓ１１として出力する一方、入力信号ＩＮがローレベルであるときにパルス信号Ｓ３３を第２信号Ｓ１２として出力する。

図６は、一次側送信部１１０の一動作例を示すタイミングチャートであり、上から順番に、入力信号ＩＮ、比較信号Ｓ１４、エッジ検出信号Ｓ３１、ＯＲ信号Ｓ３２、パルス信号Ｓ３３、第１信号Ｓ１１、及び、第２信号Ｓ１２が描写されている。

時刻ｔ３１において、入力信号ＩＮがハイレベルに立ち上がると、エッジ検出信号Ｓ３１にトリガパルスが生成される。その結果、ＯＲ信号Ｓ３２にパルスが立ち上がるので、そのパルスエッジをトリガとしてパルス信号Ｓ３３にパルスが生成される。このとき、入力信号ＩＮはハイレベルとなっているので、第１信号Ｓ１１がパルス駆動される。

また、入力信号ＩＮのハイレベル期間中（時刻ｔ３２）において、出力信号ＯＵＴが意図せずローレベルに立ち下がった結果、比較信号Ｓ１４にトリガパルスが生成されると、ＯＲ信号Ｓ３２にパルスが立ち上がるので、そのパルスエッジをトリガとしてパルス信号Ｓ３３にパルスが生成される。このとき、入力信号ＩＮはハイレベルとなっているので、第１信号Ｓ１１がパルス駆動される。

また、時刻ｔ３３において、入力信号ＩＮがローレベルに立ち下がると、エッジ検出信号Ｓ３１にトリガパルスが生成される。その結果、ＯＲ信号Ｓ３２にパルスが立ち上がるので、そのパルスエッジをトリガとしてパルス信号Ｓ３３にパルスが生成される。このとき、入力信号ＩＮはローレベルとなっているので、第２信号Ｓ１２がパルス駆動される。

また、入力信号ＩＮのローレベル期間中（時刻ｔ３４）において、出力信号ＯＵＴが意図せずハイレベルに立ち上がった結果、比較信号Ｓ１４にトリガパルスが生成されると、ＯＲ信号Ｓ３２にパルスが立ち上がるので、そのパルスエッジをトリガとしてパルス信号Ｓ３３にパルスが生成される。このとき、入力信号ＩＮはローレベルとなっているので、第２信号Ｓ１２がパルス駆動される。

このように、一次側送信部１１０は、入力信号ＩＮの論理レベルを第２回路２００に通知する際、入力信号ＩＮの論理レベルに応じてトランス３１０及び３２０の一方を選択した上で、その一次巻線３１１及び３２１を駆動する。

＜一次側受信部＞
図７は、一次側受信部１２０の一構成例を示すブロック図である。本構成例の一次側受信部１２０は、比較処理部１２１と、マスク処理部１２２及び１２３と、ＲＳフリップフロップ１２４と、を含む。

比較処理部１２１は、第１信号Ｓ１１及び第２信号Ｓ１２と所定の閾値電圧Ｖｔｈとを各々比較して受信信号Ｓ４１ａ及びＳ４１ｂを生成する回路部であり、コンパレータ１２１ａ及び１２１ｂを含む。コンパレータ１２１ａは、非反転入力端（＋）に印加される第１信号Ｓ１１と反転入力端（−）に印加される閾値電圧Ｖｔｈとを比較して、受信信号Ｓ４１ａを生成する。受信信号Ｓ４１ａは、第１信号Ｓ１１が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、第１信号Ｓ１１が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。コンパレータ１２１ｂは、非反転入力端（＋）に印加される第２信号Ｓ１２と反転入力端（−）に印加される閾値電圧Ｖｔｈとを比較して、受信信号Ｓ４１ｂを生成する。受信信号Ｓ４１ｂは、第２信号Ｓ１２が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、第２信号Ｓ１２が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。

マスク処理部１２２は、一次側送信部１１０による第１信号Ｓ１１及び第２信号Ｓ１２のパルス駆動を無視するための回路部（第１マスク処理部に相当）であり、マスク回路１２２ａ及び１２２ｂを含む。マスク回路１２２ａ及び１２２ｂは、それぞれ、第１信号Ｓ１１及び第２信号Ｓ１２に生じたパルスが一次側送信部１１０のパルス駆動によるものか否かに応じて受信信号Ｓ４１ａ及びＳ４１ｂにマスク処理を施すことにより、受信信号Ｓ４２ａ及びＳ４２ｂを生成する。なお、マスク回路１２２ａ及び１２２ｂの構成及び動作については後ほど詳述する。

マスク処理部１２２を含む一次側受信部１２０は、第２回路２００への送信パルスを無視して、第２回路２００からの受信パルスのみを受信することができる。また、後ほど詳述するように、二次側受信部２１０も基本的に一次側受信部１２０と同様の構成であり、第１回路１００への送信パルスを無視して、第１回路１００からの受信パルスのみを受信することができる。このような構成とすることにより、第１回路１００から第２回路２００への信号伝達時と第２回路２００から第１回路１００への信号伝達時の双方において、共通のトランス３１０及び３２０を用いることができるので、信号伝達装置１のパッケージサイズを大型化することなく、第１回路１００と第２回路２００との双方向通信を実現することが可能となる。

マスク処理部１２３は、第１信号Ｓ１１と第２信号Ｓ１２に同時発生するパルス（ノイズパルスなど）を無視するための回路部（第２マスク処理部に相当）であり、マスク回路１２３ａ及び１２３ｂを含む。マスク回路１２３ａは、受信信号Ｓ４２ｂにパルスが生じているか否かに応じて受信信号Ｓ４２ａにマスク処理を施すことにより、受信信号Ｓ４３ａを生成する。一方、マスク回路１２３ｂは、受信信号Ｓ４２ａにパルスが生じているか否かに応じて受信信号Ｓ４２ｂにマスク処理を施すことにより、受信信号Ｓ４３ｂを生成する。なお、マスク回路１２３ａ及び１２３ｂの構成及び動作については後述する。

ＲＳフリップフロップ１２４は、受信信号Ｓ４３ａのパルスエッジをトリガとして帰還信号Ｓ１３をハイレベルにセットする一方、受信信号Ｓ４３ｂのパルスエッジをトリガとして帰還信号Ｓ１３をローレベルにリセットする。すなわち、帰還信号Ｓ１３の論理レベルは、第２回路２００から第１回路１００に通知された出力信号ＯＵＴの論理レベルに対応したものとなる。

図８は、一次側受信部１２０の一動作例を示すタイミングチャートであり、上から順に第１信号Ｓ１１、第２信号Ｓ１２、受信信号Ｓ４１ａ及びＳ４１ｂ、受信信号Ｓ４２ａ及びＳ４２ｂ、受信信号Ｓ４３ａ及びＳ４３ｂ、及び、帰還信号Ｓ１３が描写されている。なお、本図では、説明の便宜上、信号遅延の描写が省略されている。

時刻ｔ４１では、一次側送信部１１０による第１信号Ｓ１１のパルス駆動に伴い、第１信号Ｓ１１に送信パルスが生成された場合を示している。この場合、受信信号Ｓ４１ａには、第１信号Ｓ１１の送信パルスに対応したパルスが生成される。ただし、当該パルスはマスク処理部１２２によってマスクされるので、受信信号Ｓ４２ａはローレベルのままとなり、これを受けて生成される受信信号Ｓ４３ａもローレベルに維持される。従って、帰還信号Ｓ１３がハイレベルにセットされることはない。

時刻ｔ４２では、一次側送信部１１０による第２信号Ｓ１２のパルス駆動に伴い、第２信号Ｓ１２に送信パルスが生成された場合を示している。この場合、受信信号Ｓ４１ｂには、第２信号Ｓ１２の送信パルスに対応したパルスが生成される。ただし、当該パルスはマスク処理部１２２によってマスクされるので、受信信号Ｓ４２ｂはローレベルのままとなり、これを受けて生成される受信信号Ｓ４３ｂもローレベルに維持される。従って、帰還信号Ｓ１３がローレベルにリセットされることはない。

時刻ｔ４３では、二次側送信部２２０による第３信号Ｓ２１のパルス駆動に伴い、第１信号Ｓ１１に誘起パルスが生成された場合を示している。この場合、受信信号Ｓ４１ａには、第１信号Ｓ１１の誘起パルスに対応したパルスが生成される。当該パルスは、マスク処理部１２２によってマスクされることなくスルー出力されるので、受信信号Ｓ４２ａにパルスが立ち、これを受けて生成される受信信号Ｓ４３ａにもパルスが立つ。従って、帰還信号Ｓ１３がハイレベルにセットされる。

時刻ｔ４４では、二次側送信部２２０による第４信号Ｓ２２のパルス駆動に伴い、第２信号Ｓ１２に誘起パルスが生成された場合を示している。この場合、受信信号Ｓ４１ｂには、第２信号Ｓ１２の誘起パルスに対応したパルスが生成される。当該パルスは、マスク処理部１２２によってマスクされることなくスルー出力されるので、受信信号Ｓ４２ｂにパルスが立ち、これを受けて生成される受信信号Ｓ４３ｂにもパルスが立つ。従って、帰還信号Ｓ１３がローレベルにリセットされる。

時刻ｔ４５では、第１信号Ｓ１１及び第２信号Ｓ１２の双方にノイズパルスが同時発生した場合を示している。この場合、受信信号Ｓ４１ａ及びＳ４１ｂには、それぞれ、第１信号Ｓ１１及び第２信号Ｓ１２各々のノイズパルスに対応したパルスが生成される。当該パルスは、マスク処理部１２２によってマスクされることなくスルー出力されるので、受信信号Ｓ４２ａ及びＳ４２ｂの双方にもパルスが同時発生する。ただし、マスク処理部１２３では、受信信号Ｓ４２ａのパルスに応じて受信信号Ｓ４２ｂのパルスがマスクされ、受信信号Ｓ４２ｂのパルスに応じて受信信号Ｓ４２ａのパルスがマスクされるので、受信信号Ｓ４３ａ及びＳ４３ｂは、いずれもローレベルに維持される。従って、帰還信号Ｓ１３の論理レベルが不必要に切り替わることはない。

図９は、マスク回路１２２ａの一構成例を示すブロック図である。本構成例のマスク回路１２２ａは、パルス生成部１２２ａ１と、遅延部１２２ａ２と、ＡＮＤゲート１２２ａ３と、を含む。なお、マスク回路１２２ｂは、マスク回路１２２ａと全く同一の構成であり、以下の説明において、第１信号Ｓ１１を第２信号Ｓ１２に読み替え、受信信号Ｓ４１ａ及びＳ４２ａを受信信号Ｓ４１ｂ及びＳ４２ｂに読み替えれば足りるので、重複した説明は割愛する。

パルス生成部１２２ａ１は、一次側送信部１１０による第１信号Ｓ１１のパルス駆動を検出したとき、マスク時間ｗ１に亘ってハイレベルとなるマスク信号Ｓ５１を生成する。なお、第１信号Ｓ１１に生じるパルスが一次側送信部１１０のパルス駆動によるものであるか否かを判別するための手法としては、例えば、第１信号Ｓ１１に生じるパルスが閾値電圧Ｖｔｈ２（＞Ｖｔｈ）を上回っているか否かを判定することが考えられる。

遅延部１２２ａ２は、受信信号Ｓ４１ａを遅延時間ｄ２（＜ｗ１）だけ遅らせることにより、遅延信号Ｓ５２を生成する。

ＡＮＤゲート１２２ａ３は、反転極性の第１入力端に入力されるマスク信号Ｓ５１と、非反転極性の第２入力端に入力される遅延信号Ｓ５２との論理積演算を行うことにより、受信信号Ｓ４２ａを生成する。マスク信号Ｓ５１がローレベルであるときには、受信信号Ｓ４２ａとして遅延信号Ｓ５２がスルー出力される。一方、マスク信号Ｓ５１がハイレベルであるときには、受信信号Ｓ４２ａが遅延信号Ｓ５２に依らずローレベルとなる。

図１０は、マスク回路１２２ａの一動作例を示すタイミングチャートであり、上から順番に、第１信号Ｓ１１、受信信号Ｓ４１ａ、マスク信号Ｓ５１、遅延信号Ｓ５２、及び、受信信号Ｓ４２ａが描写されている。

時刻ｔ５１では、一次側送信部１１０による第１信号Ｓ１１のパルス駆動に伴い、第１信号Ｓ１１に送信パルスが生成された場合を示している。この場合、受信信号Ｓ４１ａには、第１信号Ｓ１１の送信パルスに対応したパルスが立つので、遅延信号Ｓ５２にも遅延時間ｄ２だけ遅れてパルスが立つ。ここで、第１信号Ｓ１１に生じたパルスは、一次側送信部１１０のパルス駆動によるものであるので、マスク信号Ｓ５１がマスク時間ｗ１に亘ってハイレベルに立ち上げられる。従って、遅延信号Ｓ５２のパルスは、マスク信号Ｓ５１にマスクされるので、受信信号Ｓ４２ａはローレベルに維持される。

時刻ｔ５２では、二次側送信部２２０による第３信号Ｓ２１のパルス駆動に伴い、第１信号Ｓ１１に誘起パルスが生成された場合を示している。この場合、受信信号Ｓ４１ａには、第１信号Ｓ１１の誘起パルスに対応したパルスが立つので、遅延信号Ｓ５２にも遅延時間ｄ２だけ遅れてパルスが立つ。ここで、第１信号Ｓ１１に生じた誘起パルスは、一次側送信部１１０のパルス駆動によるものではないので、マスク信号Ｓ５１がハイレベルに立ち上げられることはない。従って、遅延信号Ｓ５２のパルスは、マスク信号Ｓ５１にマスクされないので、受信信号Ｓ４２ａにパルスが立つ。

図１１は、マスク回路１２３ａの一構成例を示すブロック図である。本構成例のマスク回路１２３ａは、パルス生成部１２３ａ１と、遅延部１２３ａ２と、ＡＮＤゲート１２３ａ３と、を含む。なお、マスク回路１２３ｂは、マスク回路１２３ａと全く同一の構成であり、以下の説明において、受信信号Ｓ４２ａを受信信号Ｓ４２ｂに読み替え、受信信号Ｓ４２ｂを受信信号Ｓ４２ａに読み替え、受信信号Ｓ４３ａを受信信号Ｓ４３ｂに読み替えれば足りるので、重複した説明は割愛する。

パルス生成部１２３ａ１は、受信信号Ｓ４２ｂのパルスエッジ（例えば立上りエッジ）を検出したとき、マスク時間ｗ１に亘りハイレベルとなるマスク信号Ｓ６１を生成する。

遅延部１２３ａ２は、受信信号Ｓ４２ａを遅延時間ｄ２だけ遅らせることにより、遅延信号Ｓ６２を生成する。

ＡＮＤゲート１２３ａ３は、反転極性の第１入力端に入力されるマスク信号Ｓ６１と、非反転極性の第２入力端に入力される遅延信号Ｓ６２との論理積演算を行うことにより、受信信号Ｓ４３ａを生成する。マスク信号Ｓ６１がローレベルであるときには、受信信号Ｓ４３ａとして遅延信号Ｓ６２がスルー出力される。一方、マスク信号Ｓ６１がハイレベルであるときには、受信信号Ｓ４３ａが遅延信号Ｓ６２に依らずローレベルとなる。

図１２は、マスク回路１２３ａの一動作例を示すタイミングチャートであり、上から順に、受信信号Ｓ４２ａ及びＳ４２ｂ、マスク信号Ｓ６１、遅延信号Ｓ６２、及び、受信信号Ｓ４３ａが描写されている。

時刻ｔ６１では、受信信号Ｓ４２ａ及びＳ４２ｂの双方にパルスが立った場合を示している。受信信号Ｓ４２ａにパルスが立つと、遅延信号Ｓ６２にも遅延時間ｄ２だけ遅れてパルスが立つ。一方、受信信号Ｓ４２ｂにパルスが立つと、マスク信号Ｓ６１がマスク期間ｗ１に亘ってハイレベルとなる。従って、遅延信号Ｓ６２のパルスは、マスク信号Ｓ６１にマスクされるので、受信信号Ｓ４３ａはローレベルに維持される。

時刻ｔ６２では、受信信号Ｓ４２ａのみにパルスが立った場合を示している。受信信号Ｓ４２ａにパルスが立つと、遅延信号Ｓ６２にも遅延時間ｄ２だけ遅れてパルスが立つ。一方、受信信号Ｓ４２ｂにはパルスが立っていないので、マスク信号Ｓ６１がハイレベルに立ち上げられることはない。従って、遅延信号Ｓ６２のパルスは、マスク信号Ｓ６１にマスクされないので、受信信号Ｓ４３ａにパルスが立つ。

時刻ｔ６３では、受信信号Ｓ４２ｂのみにパルスが立った場合を示している。受信信号Ｓ４２ｂにパルスが立つと、マスク信号Ｓ６１がマスク期間ｗ１に亘ってハイレベルとなる。一方、受信信号Ｓ４２ａにはパルスが立っていないので、遅延信号Ｓ６２はローレベルのままとなり、この遅延信号Ｓ６２が受信信号Ｓ４３ａとしてスルー出力される。

＜二次側送信部＞
図１３は、二次側送信部２２０の一構成例を示すブロック図である。本構成例の二次側送信部２２０は、発振部２２１と、遅延部２２２と、パルス生成部２２３と、デマルチプレクサ２２４と、Ｄフリップフロップ２２５と、を含む。

発振部２２１は、周期Ｔ１でパルス駆動される発振信号Ｓ７１を生成する。

遅延部２２２は、発振信号Ｓ７１を遅延時間ｄ３だけ遅らせることにより、遅延発振信号Ｓ７２を生成する。

パルス生成部２２３は、遅延発振信号Ｓ７２のパルスエッジ（例えば立上りエッジ）をトリガとして、パルス信号Ｓ７３に単発または複数発のパルス生成を行う。

デマルチプレクサ２２４は、切替信号Ｓ７４に応じてパルス信号Ｓ７３の出力先を切り替える。具体的に述べると、デマルチプレクサ２２４は、切替信号Ｓ７４がハイレベルであるときにパルス信号Ｓ７３を第３信号Ｓ２１として出力する一方、切替信号Ｓ７４がローレベルであるときにパルス信号Ｓ７３を第４信号Ｓ２２として出力する。

Ｄフリップフロップ２２５は、クロック端に入力される発振信号Ｓ７１のパルスエッジ（例えば立上りエッジ）をトリガとして、データ端（Ｄ）に入力される出力信号ＯＵＴをラッチし、出力端（Ｑ）から切替信号Ｓ７４として出力する。

図１４は、二次側送信部２２０の一動作例を示すタイミングチャートであり、上から順に、出力信号ＯＵＴ、発振信号Ｓ７１、遅延発振信号Ｓ７２、パルス信号Ｓ７３、切替信号Ｓ７４、第３信号Ｓ２１、及び、第４信号Ｓ２２が描写されている。

時刻ｔ７１〜ｔ７３の各々において、発振信号Ｓ７１にパルスが立つと、遅延発振信号Ｓ７２にも遅延時間ｄ３だけ遅れてパルスが立ち、そのパルスエッジをトリガとしてパルス信号Ｓ７３にパルスが生成される。なお、時刻ｔ７１及びｔ７３では、発振信号Ｓ７１にパルスが立った時点で出力信号ＯＵＴがローレベルであることから、切替信号Ｓ７４がローレベルにラッチされている。従って、パルス信号Ｓ７３は、第４信号Ｓ２２として出力される。一方、時刻ｔ７２では、発振信号Ｓ７１にパルスが立った時点で出力信号ＯＵＴがハイレベルであることから、切替信号Ｓ７４がハイレベルにラッチされている。従って、パルス信号Ｓ７３は、第４信号Ｓ２２として出力される。

このように、二次側送信部２２０は、出力信号ＯＵＴの論理レベルを第１回路１００に通知する際、出力信号ＯＵＴの論理レベルに応じてトランス３１０及び３２０の一方を選択した上で、その二次巻線３１２及び３２２を駆動する。

＜二次側受信部（第１構成例）＞
図１５は、二次側受信部２１０の第１構成例を示すブロック図である。本構成例の二次側受信部２１０は、比較処理部２１１と、マスク処理部２１２及び２１３と、ＲＳフリップフロップ２１４と、動作状態判定部２１５と、を含む。

比較処理部２１１は、第３信号Ｓ２１及び第４信号Ｓ２２と所定の閾値電圧Ｖｔｈとを各々比較して受信信号Ｓ８１ａ及びＳ８１ｂを生成する回路部であり、コンパレータ２１１ａ及び２１１ｂを含む。コンパレータ２１１ａは、非反転入力端（＋）に印加される第３信号Ｓ２１と反転入力端（−）に印加される閾値電圧Ｖｔｈとを比較して、受信信号Ｓ８１ａを生成する。受信信号Ｓ８１ａは、第３信号Ｓ２１が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、第３信号Ｓ２１が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。コンパレータ２１１ｂは、非反転入力端（＋）に印加される第４信号Ｓ２２と反転入力端（−）に印加される閾値電圧Ｖｔｈとを比較して、受信信号Ｓ８１ｂを生成する。受信信号Ｓ８１ｂは、第４信号Ｓ２２が閾値電圧Ｖｔｈよりも高いときにハイレベルとなり、第４信号Ｓ２２が閾値電圧Ｖｔｈよりも低いときにローレベルとなる。

マスク処理部２１２は、二次側送信部２２０による第３信号Ｓ２１及び第４信号Ｓ２２のパルス駆動を無視するための回路部（第１マスク処理部に相当）であり、マスク回路２１２ａ及び２１２ｂを含む。マスク回路２１２ａ及び２１２ｂは、それぞれ、第３信号Ｓ２１及び第４信号Ｓ２２に生じたパルスが二次側送信部２２０のパルス駆動によるものか否かに応じて受信信号Ｓ８１ａ及びＳ８１ｂにマスク処理を施すことにより、受信信号Ｓ８２ａ及びＳ８２ｂを生成する。なお、マスク回路２１２ａ及び２１２ｂの構成及び動作については、一次側のマスク回路１２２ａ及び１２２ｂと基本的に同一であるので、重複した説明は割愛する。

マスク処理部２１３は、第３信号Ｓ２１と第４信号Ｓ２２に同時発生するパルス（ノイズパルスなど）を無視するための回路部（第２マスク処理部に相当）であり、マスク回路２１３ａ及び２１３ｂを含む。マスク回路２１３ａは、受信信号Ｓ８２ｂにパルスが生じているか否かに応じて受信信号Ｓ８２ａにマスク処理を施すことにより、受信信号Ｓ８３ａを生成する。一方、マスク回路２１３ｂは、受信信号Ｓ８２ａにパルスが生じているか否かに応じて受信信号Ｓ８２ｂにマスク処理を施すことにより、受信信号Ｓ８３ｂを生成する。なお、マスク回路２１３ａ及び２１３ｂの構成及び動作については、一次側のマスク回路１２３ａ及び１２３ｂと基本的に同一であるので、重複した説明は割愛する。

ＲＳフリップフロップ２１４は、受信信号Ｓ８３ａのパルスエッジをトリガとして出力信号ＯＵＴをハイレベルにセットする一方、受信信号Ｓ８３ｂのパルスエッジをトリガとして出力信号ＯＵＴをローレベルにリセットする。すなわち、出力信号ＯＵＴの論理レベルは、第１回路１００から第２回路２００に通知された入力信号ＩＮの論理レベルに対応したものとなる。

動作状態判定部２１５は、マスク処理部２１２で生成される受信信号Ｓ８２ａ及びＳ８２ｂを監視し、第３信号Ｓ２１及び第４信号Ｓ２２の少なくとも一方に誘起パルス（第１回路１００からの受信パルス）が生じたか否かを検出することにより、第１回路１００の動作状態を判定し、その判定結果に応じた判定信号Ｓ８４をＲＳフリップフロップ２１４に出力する。判定信号Ｓ８４が異常時の論理レベル（例えばハイレベル）であるときにはＲＳフリップフロップ２１４がリセットされるので、出力信号ＯＵＴの生成動作が強制的に停止される。

なお、動作状態判定部２１５の導入に伴い、一次側送信部１１０には、入力信号ＩＮの論理レベルが固定されたままで所定期間Ｔ２が経過する毎に、第１信号Ｓ１１と第２信号Ｓ１２を同時にパルス駆動する機能を追加することが望ましい。この点については、後ほど詳細に説明する。

図１６は、二次側受信部２１０の第１動作例を示すタイミングチャートであり、上から順番に、入力信号ＩＮ、第１信号Ｓ１１、第２信号Ｓ１２、第３信号Ｓ２１、第４信号Ｓ２２、受信信号Ｓ８１ａ及びＳ８１ｂ、受信信号Ｓ８２ａ及びＳ８２ｂ、受信信号Ｓ８３ａ及びＳ８３ｂ、及び、出力信号ＯＵＴが描写されている。本図では、説明の便宜上、信号遅延の描写が省略されている。また、本図では、第２回路２００から第１回路１００に対する信号送信（出力論理レベルの通知）の描写が割愛されている。

まず、第１回路１００と第２回路２００との基本的な信号伝達動作について説明する。時刻ｔ８１及びｔ８２で示したように、一次側送信部１１０は、入力信号ＩＮの立上りエッジで第１信号Ｓ１１のパルス駆動を行う一方、入力信号ＩＮの立下りエッジで第２信号Ｓ１２のパルス駆動を行う。二次側受信部２１０は、第１信号Ｓ１１のパルス駆動により生じる第３信号Ｓ２１の誘起パルスを検出して出力信号ＯＵＴをハイレベルとする一方、第２信号Ｓ１２のパルス駆動により生じる第４信号Ｓ２２の誘起パルスを検出して出力信号ＯＵＴをローレベルとする。その結果、入力信号ＩＮの論理レベルが切り替わると、これに合わせて出力信号ＯＵＴの論理レベルも切り替わる。

二次側受信部２１０の内部動作について詳述する。時刻ｔ８１において、受信信号Ｓ８１ａには、第３信号Ｓ２１の誘起パルスに対応したパルスが生成される。当該パルスは、マスク処理部２１２によってマスクされることなくスルー出力されるので、受信信号Ｓ８２ａにパルスが立ち、これを受けて生成される受信信号Ｓ８３ａにもパルスが立つ。従って、出力信号ＯＵＴがハイレベルにセットされる。

一方、時刻ｔ８２において、受信信号Ｓ８１ｂには、第４信号Ｓ２２の誘起パルスに対応したパルスが生成される。当該パルスは、マスク処理部２１２によってマスクされることなくスルー出力されるので、受信信号Ｓ８２ｂにパルスが立ち、これを受けて生成される受信信号Ｓ８３ｂにもパルスが立つ。従って、出力信号ＯＵＴがローレベルにリセットされる。

次に、第２回路２００側で第１回路１００の動作状態（正常状態／異常状態）を正確かつ迅速に判定するための新たな手法について、図１６を適宜参照しながら詳述する。先に述べたように、動作状態判定部２１５は、第３信号Ｓ２１及び第４信号Ｓ２２の少なくとも一方に誘起パルス（第１回路１００からの受信パルス）が生じたか否かを検出することにより、第１回路１００の動作状態を判定する。すなわち、動作状態判定部２１５は、第１回路１００からの受信パルスが判定期間内に検出されれば第１回路１００が正常状態であると判定する一方、第１回路１００からの受信パルスが判定期間内に検出されなければ第１回路１００が異常状態（例えば電源遮断状態または低電源状態）であると判定する。

しかしながら、第１回路１００からの受信パルスが判定期間内に検出されない状況としては、第１回路１００が異常状態である場合のほか、入力信号ＩＮの論理レベルが長期間に亘って切り替えられない場合もあり得る。そのため、上記の判定期間が短過ぎると、第１回路１００が正常状態であるにも関わらずこれを異常状態であると誤判定してしまうおそれがあり、逆に、上記の判定期間が長過ぎると、第１回路１００が異常状態であるにも関わらずその判定が遅れてしまうおそれがある。

そこで、本構成例の信号伝達装置１において、一次側送信部１１０は、入力信号ＩＮの論理レベルが固定されたままで所定期間Ｔ２が経過する毎に、第１信号Ｓ１１と第２信号Ｓ１２を同時にパルス駆動する機能（すなわち、通常の信号伝達動作と異なり、入力信号ＩＮの論理レベルを示さない特別なパルス駆動を行う機能）を備えた構成とされている。

図１６に即して説明すると、一次側送信部１１０は、時刻ｔ８１における入力信号ＩＮの立上りエッジで第１信号Ｓ１１のパルス駆動を行った後、入力信号ＩＮがハイレベルに固定されたままで所定期間Ｔ２が経過する毎に、第１信号Ｓ１１と第２信号Ｓ１２を同時にパルス駆動する。また、一次側送信部１１０は、時刻ｔ８２における入力信号ＩＮの立下りエッジで第２信号Ｓ１２のパルス駆動を行った後、入力信号ＩＮがローレベルに固定されたままで所定期間Ｔ２が経過する毎に、第１信号Ｓ１１と第２信号Ｓ１２を同時にパルス駆動する。

このとき、受信信号Ｓ８１ａ及びＳ８１ｂには、それぞれ、第３信号Ｓ２１及び第４信号Ｓ２２各々の誘起パルスに対応したパルスが生成される。当該パルスは、マスク処理部２１２によってマスクされることなくスルー出力されるので、受信信号Ｓ８２ａ及びＳ８２ｂの双方にパルスが同時発生する。従って、動作状態判定部２１５では、当該パルスの少なくとも一方を検出することにより、第１回路１００が正常状態であると判定することができる。これに対して、第１回路１００が異常状態であるときには、第３信号Ｓ２１及び第４信号Ｓ２２のいずれにも誘起パルスが生じないので、当該誘起パルスが判定期間内に検出されなければ、第１回路１００が異常状態であると判定することができる。また、動作状態判定部２１５の判定期間としては、所定期間Ｔ２（またはこれよりも若干長い期間）に設定すれば足りるので、第１回路１００が異常状態であるときにはこれを遅滞なく判定することが可能となる。

このように、本構成例の信号伝達装置１であれば、第２回路２００側で第１回路１００の動作状態を正確かつ迅速に判定することができるので、第１回路１００及び第２回路２００に対する電源投入シーケンスを考慮する必要がなくなる。

なお、マスク処理部２１３では、受信信号Ｓ８２ａ及びＳ８２ｂの同時パルスがマスクされるので、受信信号Ｓ８３ａ及びＳ８３ｂは、ローレベルに維持される。従って、出力信号ＯＵＴの論理レベルが不必要に切り替わることはない。また、先にも述べたように、一次側受信部１２０にも、受信信号Ｓ４２ａ及びＳ４２ｂの同時パルスをマスクするマスク処理部１２３が設けられているので、帰還信号Ｓ１３の論理レベルが不必要に切り替わることもない。

＜第２実施形態＞
図１７は、信号伝達装置の第２実施形態を示すブロック図である。第２実施形態の信号伝達装置１は、基本的に先出の第１実施形態と同様であるが、第３回路３００にトランス３３０が追加されている点に特徴を有する。そこで、第１実施形態と同様の構成要素については、図１と同一の符号を付すことで重複した説明を割愛し、以下では、第２実施形態の特徴部分について重点的な説明を行う。

第３回路３００にトランス３３０が追加されたことに伴い、先出の一次側受信部１２０及び二次側送信部２２０は、それぞれ、一次側送受信部１４０及び二次側送受信部２３０に変更されている。

一次側送受信部１４０は、トランス３３０経由でクロック信号ＣＬＫを二次側送受信部２３０に送信し、二次側送受信部２３０はこれを受信する。一方、二次側送受信部２３０は、クロック信号ＣＬＫに同期してトランス３３０経由で出力信号ＯＵＴの論理レベルを一次側送受信部１４０に送信し、一次側送受信部１４０はこれを受信する。

上記の双方向通信について時系列順に説明する。まず、一次側送受信部１４０は、所定周波数のクロック信号ＣＬＫに応じて、トランス３３０の一次巻線３３１に印加される第５信号Ｓ１５のパルス駆動を行う。次に、二次側送受信部２３０は、第５信号Ｓ１５のパルス駆動によりトランス３３０の二次巻線３３２に現れる第６信号Ｓ２３の誘起パルスを検出し、出力信号ＯＵＴの論理レベルに応じて第６信号Ｓ２３のパルス駆動を行う。そして、一次側送受信部１４０は、第６信号Ｓ２３のパルス駆動によりトランス３３０の一次巻線３３１に現れる第５信号Ｓ１５の誘起パルスを検出して帰還信号Ｓ１３を生成する。

このように、第２実施形態の信号伝達装置１では、出力監視専用のトランス３３０を設けたことにより、トランス３１０及び３２０を入力伝達時と出力監視時の双方で共用していた第１実施形態と比べて、信号伝達のタイミング制約を低減することが可能となる。

なお、二次側送受信部２３０は、出力信号ＯＵＴの論理レベルを一次側送受信部１４０に通知する際に、出力信号ＯＵＴの論理レベルに応じた周波数で第６信号Ｓ２３のパルス駆動を行う。以下では、パルス駆動の具体例を挙げて詳細に説明する。

図１８は、出力信号ＯＵＴの論理レベルに応じたパルス駆動の一例を示す図である。本図の上段（ＯＵＴ＝Ｌ）及び下段（ＯＵＴ＝Ｈ）で示したように、一次側送受信部１４０は、出力信号ＯＵＴの論理レベルに依ることなく、定期的に第５信号Ｓ１５のパルス駆動（Ｐａ）を行う。従って、第６信号Ｓ２３にはこれに伴う誘起パルスが定期的に現れる。

ここで、出力信号ＯＵＴがローレベルである場合には、第６信号Ｓ２３の誘起パルスが検出される度に欠かさず第６信号Ｓ２３のパルス駆動（Ｐｂ）が行われる。一方、出力信号ＯＵＴがハイレベルである場合（本図の下段）には、第６信号Ｓ２３の誘起パルスが２回検出される毎に１回の割合で第６信号Ｓ２３のパルス駆動（Ｐｂ）が行われる。すなわち、出力信号ＯＵＴがハイレベルであるときには、出力信号ＯＵＴがローレベルであるときに比べて、パルス駆動（Ｐｂ）の周波数が１／２に引き下げられる。

上記したように、出力信号ＯＵＴの論理レベルに応じた周波数で第６信号Ｓ２３のパルス駆動（Ｐｂ）を行うことにより、一次側送受信部１４０では、第５信号Ｓ１５に生じる誘起パルスの周波数に応じて出力信号ＯＵＴの論理レベルを検出することが可能となる。

なお、パルス駆動（Ｐｂ）の周波数が低いほど、二次側送受信部２３０の消費電流を抑えることができる。従って、出力信号ＯＵＴがノーマリーハイであれば、出力信号ＯＵＴがハイレベルであるときにパルス駆動（Ｐｂ）の周波数を引き下げる構成とすることが望ましい。逆に、出力信号ＯＵＴがノーマリーローであれば、出力信号ＯＵＴがローレベルであるときにパルス駆動（Ｐｂ）の周波数を引き下げる構成とすることが望ましい。

また、二次側送受信部２３０の省電力化を優先するのであれば、パルス駆動（Ｐｂ）の周波数をさらに低く設定してもよい。ただし、パルス駆動（Ｐｂ）の周波数が低いほど、一次側送受信部１４０での出力論理判定に要する時間が延びる点に留意が必要である。

＜一次側送受信部＞
図１９は、一次側送受信部１４０の一構成例を示すブロック図である。本構成例の一次側送受信部１４０は、パルス生成部１４１と、Ｐチャネル型ＭＯＳ電界効果トランジスタ１４２と、ＣＭＯＳ比較部１４３と、マスク処理部１４４と、帰還信号生成部１４５と、を含む。

パルス生成部１４１は、クロック信号ＣＬＫに応じてゲート信号Ｓ９１のパルス駆動を行う。より具体的に述べると、パルス生成部１４１は、クロック信号ＣＬＫのパルスエッジ（例えば立上りエッジ）をトリガとして、ゲート信号Ｓ９１にパルスを生成する。

トランジスタ１４２は、一次側送受信部１４０の出力スイッチである。トランジスタ１４２のソース及びバックゲートは、いずれも電源電圧Ｖｃｃの印加端に接続されている。トランジスタ１４２のドレインは、第５信号Ｓ１５の印加端（一次巻線３３１の一端）に接続されている。トランジスタ１４２のゲートは、パルス生成部１４１の出力端（ゲート信号Ｓ９１の印加端）に接続されている。トランジスタ１４２は、ゲート信号Ｓ９１がローレベルであるときにオンし、ゲート信号Ｓ９１がハイレベルであるときにオフする。

ＣＭＯＳ比較部１４３は、Ｐチャネル型ＭＯＳ電界効果トランジスタ１４３ａ及び１４３ｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタ１４３ｃとを含むＣＭＯＳ段であり、第５信号Ｓ１５の入力を受けて受信信号Ｓ９２を生成する。トランジスタ１４３ａのソース及びバックゲートは、電源端に接続されている。トランジスタ１４３ａのドレインは、トランジスタ１４３ｂのソース及びバックゲートに接続されている。トランジスタ１４３ｂ及び１４３ｃのドレインは、いずれも受信信号Ｓ９２の出力端に接続されている。トランジスタ１４３ｃのソース及びバックゲートは、いずれも接地端に接続されている。トランジスタ１４３ａ〜１４３ｃのゲートは、いずれも、第５信号Ｓ１５の印加端（一次巻線３３１の一端）に接続されている。受信信号Ｓ９２は、第５信号Ｓ１５がＣＭＯＳ比較部１４３の論理反転閾値（先出の閾値電圧Ｖｔｈに相当）よりも高いときにローレベルとなり、第５信号Ｓ１５がＣＭＯＳ比較部１４３の論理反転閾値よりも低いときにハイレベルとなる。なお、先出のコンパレータ１２１ａ及び１２１ｂ（図７）やコンパレータ２１１ａ及び２１１ｂ（図１５）をオペアンプ型からＣＭＯＳ型に変更することも任意である。

マスク処理部１４４は、ゲート信号Ｓ９１のパルスを用いて受信信号Ｓ９２にマスク処理を施すことにより、マスク処理済みの受信信号Ｓ９３を生成する。マスク処理部１４４を含む一次側送受信部１４０は、自ら生成した第２回路２００への送信パルスを無視して第２回路２００からの受信パルスのみを受信することができる。なお、先出のマスク処理回路１２２ａ及び１２２ｂ（図７）についても、本構成と同じく、一次側送信部１１０の内部信号（例えば、図５のパルス信号Ｓ３３）を用いて受信信号Ｓ４１ａ及びＳ４１ｂにそれぞれマスク処理を施す構成とすることができる。また、先出のマスク処理回路２１２ａ及び２１２ｂ（図１５）についても同様である。

帰還信号生成部１４５は、クロック信号ＣＬＫとマスク処理済みの受信信号Ｓ９３の入力を受けて帰還信号Ｓ１３を生成する。帰還信号Ｓ１３は、先の第１実施形態と同じく、入出力比較部１３０に出力され、入出力論理の一致／不一致判定に供される。

図２０は、帰還信号生成部１４５の一構成例を示すブロック図である。本構成例の帰還信号生成部１４５は、Ｄフリップフロップ１４５ａ〜１４５ｄを含む。

Ｄフリップフロップ１４５ａのデータ端（Ｄ）は、電源端に接続されている。Ｄフリップフロップ１４５ａの出力端（Ｑ）は、Ｄフリップフロップ１４５ｂのデータ端（Ｄ）に接続されている。Ｄフリップフロップ１４５ａ及び１４５ｂのクロック端は、いずれもクロック信号ＣＬＫの印加端に接続されている。Ｄフリップフロップ１４５ａ及び１４５ｂのリセット端は、いずれも受信信号Ｓ９３の印加端に接続されている。Ｄフリップフロップ１４５ｃのデータ端（Ｄ）は、電源端に接続されている。Ｄフリップフロップ１４５ｃの出力端（Ｑ）は、Ｄフリップフロップ１４５ｄのデータ端（Ｄ）に接続されている。Ｄフリップフロップ１４５ｃ及び１４５ｄのクロック端は、いずれも受信信号Ｓ９３の印加端に接続されている。Ｄフリップフロップ１４５ｃ及び１４５ｄのリセット端は、いずれもＤフリップフロップ１４５ｂの出力端（Ｑ）に接続されている。Ｄフリップフロップ１５４ｄの反転出力端（ＱＢ）は、帰還信号Ｓ１３の出力端に相当する。

なお、本図では明示されていないが、帰還信号生成部１４５には、内部信号処理のタイミング調整を行う手段として、任意の信号経路上に遅延段（バッファやインバータなど）を設けてもよい。

図２１は、帰還信号生成動作の一例を示すタイミングチャートであり、上から順番に、出力信号ＯＵＴ、クロック信号ＣＬＫ、受信信号Ｓ９３、ラッチ信号Ｓ１０１〜Ｓ１０３（Ｄフリップフロップ１４５ａ〜１４５ｃの各出力信号）、及び、帰還信号Ｓ１３が描写されている。なお、本図の例では、出力信号ＯＵＴが時刻ｔ９１〜ｔ９２の間でローレベルからハイレベルに立ち上がっており、時刻ｔ９７〜ｔ９８の間でハイレベルからローレベルに立ち下がっている。

クロック信号ＣＬＫは、所定の周波数でパルス駆動されている。なお、本図の例では、時刻ｔ９０〜ｔ９９のそれぞれでクロック信号ＣＬＫがハイレベルに立ち上がっている。

受信信号Ｓ９３は、出力信号ＯＵＴの論理レベルに応じた周波数でパルス駆動されている。なお、本図では、先の図１８に倣い、出力信号ＯＵＴがローレベルである場合には、クロック信号ＣＬＫがパルス駆動される度に欠かさず受信信号Ｓ９３もパルス駆動される一方、出力信号ＯＵＴがハイレベルである場合には、クロック信号ＣＬＫが２回パルス駆動される毎に１回の割合で受信信号Ｓ９３がパルス駆動される様子が描写されている。

Ｄフリップフロップ１４５ａは、クロック信号ＣＬＫの立上りエッジで入力信号（＝ハイレベル固定）をラッチし、受信信号Ｓ９３の立上りエッジで出力信号（＝ラッチ信号Ｓ１０１）をリセットする。従って、ラッチ信号Ｓ１０１は、クロック信号ＣＬＫの立上りエッジでハイレベルとなり、受信信号Ｓ９３の立上りエッジでローレベルとなる。

Ｄフリップフロップ１４５ｂは、クロック信号ＣＬＫの立上りエッジで入力信号（＝ラッチ信号Ｓ１０１）をラッチし、受信信号Ｓ９３の立上りエッジで出力信号（＝ラッチ信号Ｓ１０２）をリセットする。従って、ラッチ信号Ｓ１０２は、クロック信号ＣＬＫの立上りエッジでその直前のラッチ信号Ｓ１０１と同一の論理レベルとなり、受信信号Ｓ９３の立上りエッジでローレベルとなる。

Ｄフリップフロップ１４５ｃは、受信信号Ｓ９３の立上りエッジで入力信号（＝ハイレベル固定）をラッチし、ラッチ信号Ｓ１０２の立上りエッジで出力信号（＝ラッチ信号Ｓ１０３）をリセットする。従って、ラッチ信号Ｓ１０３は、受信信号Ｓ９３の立上りエッジでハイレベルとなり、ラッチ信号Ｓ１０２の立上りエッジでローレベルとなる。

Ｄフリップフロップ１４５ｄは、受信信号Ｓ９３の立上りエッジで入力信号（＝ラッチ信号Ｓ１０３）をラッチし、ラッチ信号Ｓ１０２の立上りエッジで反転出力信号（＝帰還信号Ｓ１３）をリセットする。従って、帰還信号Ｓ１３は、受信信号Ｓ９３の立上りエッジでその直前のラッチ信号Ｓ１０３と反対の論理レベルとなり、ラッチ信号Ｓ１０２の立上りエッジでハイレベルとなる。

上記した帰還信号生成動作により、帰還信号Ｓ１３は、出力信号ＯＵＴがハイレベルであればハイレベルとなり、出力信号ＯＵＴがローレベルであればローレベルとなる。ただし、出力信号ＯＵＴの論理レベルが切り替わってから帰還信号Ｓ１３の論理レベルが切り替わるまでには、上記の帰還信号生成動作に伴う遅延が生じる。従って、入出力比較部１３０における入出力論理の一致／不一致判定処理は、当該遅延を考慮して適切なタイミングで実施することが望ましい。

＜二次側送受信部＞
図２２は、二次側送受信部２３０の一構成例を示すブロック図である。本構成例の二次側送受信部２３０は、パルス生成部２３１と、Ｐチャネル型ＭＯＳ電界効果トランジスタ２３２と、コンパレータ２３３と、マスク処理部２３４と、動作状態判定部２３５と、を含む。なお、二次側送受信部２３０の導入に伴い、二次側受信部２１０では、図１５のマスク処理部２１２と動作状態判定部２１５が削除されている。

パルス生成部２３１は、マスク処理済みの受信信号Ｓ１１３（第１回路１００から伝達されたクロック信号ＣＬＫに相当）に同期して、出力信号ＯＵＴの論理レベルに応じたゲート信号Ｓ１１１のパルス駆動を行う。先の図１８に倣うと、パルス生成部２３１は、出力信号ＯＵＴがローレベルである場合には、マスク処理済みの受信信号Ｓ１１３にパルスが現れる度に欠かさずゲート信号Ｓ１１１をパルス駆動する一方、出力信号ＯＵＴがハイレベルである場合には、マスク処理済みの受信信号Ｓ１１３に２回パルスが現れる毎に１回の割合でゲート信号Ｓ１１１をパルス駆動する。

トランジスタ２３２は、二次側送受信部２３０の出力スイッチである。トランジスタ２３２のソース及びバックゲートは、いずれも電源端に接続されている。トランジスタ２３２のドレインは、第６信号Ｓ２３の印加端（二次巻線３３２の一端）に接続されている。トランジスタ２３２のゲートは、パルス生成部２３１の出力端（ゲート信号Ｓ１１１の印加端）に接続されている。トランジスタ２３２は、ゲート信号Ｓ１１１がローレベルであるときにオンし、ゲート信号Ｓ１１１がハイレベルであるときにオフする。

コンパレータ２３３は、反転入力端（−）に印加される第６信号Ｓ２３と非反転入力端（＋）に印加される閾値電圧Ｖｔｈ２とを比較して受信信号Ｓ１１２を生成する。受信信号Ｓ１１２は、第６信号Ｓ２３が閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなり、第６信号Ｓ２３が閾値電圧Ｖｔｈ２よりも低いときにローレベルとなる。なお、コンパレータ２３３をオペアンプ型からＣＭＯＳ型（図１９のＣＭＯＳ比較部１４３を参照）に変更することも可能である。

また、上記の閾値電圧Ｖｔｈ２は、高低２値のヒステリシスを持っており、受信信号Ｓ１１２の論理レベルに応じて、上側閾値Ｖｔｈ２Ｈと下側閾値Ｖｔｈ２Ｌ（ただしＶｔｈ２Ｈ＞Ｖｔｈ２Ｌ＞Ｖｔｈ）のいずれか一方に切り替わる。

より具体的に述べると、受信信号Ｓ１１２がローレベルに維持されているときには、閾値電圧Ｖｔｈ２が上側閾値Ｖｔｈ２Ｈに設定される。従って、第６信号Ｓ２３に上側閾値Ｖｔｈ２Ｈを上回る誘起パルスが現れない限り、受信信号Ｓ１１２はローレベルに維持されたままとなる。第６信号Ｓ２３に上側閾値Ｖｔｈ２Ｈを上回る誘起パルスが現れて、受信信号Ｓ１１２がハイレベルに立ち上がると、閾値電圧Ｖｔｈ２が下側閾値Ｖｔｈ２Ｌに切り替わる。これ以後、受信信号Ｓ１１２のパルスが所定期間内に生じている限り、閾値電圧Ｖｔｈ２は下側閾値Ｖｔｈ２Ｌに維持される。第６信号Ｓ２３に下側閾値Ｖｔｈ２Ｌを上回る誘起パルスが現れなくなり、受信信号Ｓ１１２が所定期間に亘ってローレベルに維持されると、閾値電圧Ｖｔｈ２が再び上側閾値Ｖｔｈ２Ｈに切り替わる。

マスク処理部２３４は、ゲート信号Ｓ１１１のパルスを用いて受信信号Ｓ１１２にマスク処理を施すことにより、マスク処理済みの受信信号Ｓ１１３を生成する。マスク処理部２３４を含む二次側送受信部２３０は、自らが生成した第１回路１００への送信パルスを無視して、第１回路１００からの受信パルスのみを受信することができる。

動作状態判定部２３５は、マスク処理済みの受信信号Ｓ１１３を監視して、第１回路１００の動作状態に応じた判定信号Ｓ１１４を生成する。より具体的に述べると、動作状態判定部２３５は、受信信号Ｓ１１３のパルス（第１回路１００からの受信パルス）が判定期間内に検出されれば、第１回路１００が正常状態であると判定して判定信号Ｓ１１４を正常時の論理レベル（例えばローレベル）とする一方、受信信号Ｓ１１３のパルスが判定期間内に検出されなければ、第１回路１００が異常状態（例えば電源遮断状態または低電源状態）であると判定して判定信号Ｓ１１４を異常時の論理レベル（例えばハイレベル）とする。判定信号Ｓ１１４が異常時の論理レベルであるときには、ＲＳフリップフロップ２１４がリセットされるので、出力信号ＯＵＴの生成動作が強制的に停止される。

図２３は、二次側受信部２１０及び二次側送受信部２３０の一動作例を示すタイミングチャートであり、上から順に、入力信号ＩＮ、第１信号Ｓ１１（実線）及び第２信号Ｓ１２（破線）、第３信号Ｓ２１（実線）及び第４信号Ｓ２２（破線）、出力信号ＯＵＴ、第５信号Ｓ１５、第６信号Ｓ２３、受信信号Ｓ１１２（マスク処理済みの受信信号Ｓ１１３も実質的に同一）、並びに、判定信号Ｓ１１４が描写されている。なお、本図では、説明の便宜上、信号遅延の描写が省略されている。また、本図では、第２回路２００から第１回路１００に対する信号送信（出力論理レベルの通知）の描写が割愛されている。

まず、期間Ｔ１１（時刻ｔ１０１〜ｔ１０２）に着目して説明する。期間Ｔ１１は、例えば、信号伝達装置１の起動直後状態（第１回路１００に供給される電源電圧Ｖｃｃが殆ど立ち上がっていない状態）に相当する。期間Ｔ１１では、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動しても、その信号レベル（電源電圧Ｖｃｃに依存）が低過ぎるので、第３信号Ｓ２１及び第４信号Ｓ２２に各々現れる誘起パルスが閾値電圧Ｖｔｈを上回らない。従って、二次側受信部２１０で出力信号ＯＵＴの論理レベルが切り替えられることはなく、出力信号ＯＵＴはローレベルに維持されたままとなる。また、期間Ｔ１１では、クロック信号ＣＬＫに応じて第５信号Ｓ１５をパルス駆動しても、その信号レベルが低過ぎるので、第６信号Ｓ２３に現れる誘起パルスが上側閾値Ｖｔｈ２Ｈを上回らない。従って、二次側送受信部２３０で受信信号Ｓ１１２（延いては受信信号Ｓ１１３）のパルスが検出されることはなく、判定信号Ｓ１１４はハイレベル（異常時の論理レベル）に維持されたままとなる。

次に、期間Ｔ１２（時刻ｔ１０２〜ｔ１０３）、及び、期間Ｔ１３（時刻ｔ１０３〜ｔ１０４）に着目して説明する。期間Ｔ１２及び期間Ｔ１３は、例えば、信号伝達装置１の起動途中状態（電源電圧Ｖｃｃがある程度上昇しているものの未だ目標値に達していない状態）に相当する。期間Ｔ１２及び期間Ｔ１３では、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動することにより、第３信号Ｓ２１及び第４信号Ｓ２２の各々に閾値電圧Ｖｔｈを上回る誘起パルスが現れる。従って、二次側受信部２１０は、判定信号Ｓ１１４がローレベル（正常時の論理レベル）でありさえすれば、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替えられる状態となる。しかしながら、期間Ｔ１２及び期間Ｔ１３では、第５信号Ｓ１５のパルス駆動に応じて第６信号Ｓ２３に現れる誘起パルスが上側閾値Ｖｔｈ２Ｈを上回るほど大きくなっていないので、二次側送受信部２３０では、未だ受信信号Ｓ１１２（延いては受信信号Ｓ１１３）のパルスが検出されない。従って、判定信号Ｓ１１４がハイレベル（異常時の論理レベル）に維持されるので、二次側受信部２１０による出力信号ＯＵＴの生成動作は、強制的に停止されたままとなる（出力信号ＯＵＴの破線を参照）。

次に、期間Ｔ１４（時刻ｔ１０４〜ｔ１０５）、及び、期間Ｔ１５（時刻ｔ１０５〜ｔ１０６）に着目して説明する。期間Ｔ１４及び期間Ｔ１５は、例えば、信号伝達装置１の起動完了状態（電源電圧Ｖｃｃが目標値に到達している状態）に相当する。期間Ｔ１４では、第５信号Ｓ１５のパルス駆動に応じて第６信号Ｓ２３に現れる誘起パルスが上側閾値Ｖｔｈ２Ｈを上回っているので、二次側送受信部２３０で受信信号Ｓ１１２（延いては受信信号Ｓ１１３）のパルスが検出され、判定信号Ｓ１１４がローレベル（正常時の論理レベル）に切り替わる。従って、二次側受信部２１０では、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルが切り替えられる。

また、二次側送受信部２３０で受信信号Ｓ１１２のパルスが検出されたことに伴い、閾値電圧Ｖｔｈ２は、上側閾値Ｖｔｈ２Ｈから下側閾値Ｖｔｈ２Ｌに切り替わる。従って、期間Ｔ１５で示したように、電源電圧Ｖｃｃがその目標値から低下し、第６信号Ｓ２３の誘起パルスが上側閾値Ｖｔｈ２Ｈを下回ったとしても、当該誘起パルスが下側閾値Ｖｔｈ２Ｌを上回っている限り、二次側送受信部２３０における受信信号Ｓ１１２（延いては受信信号Ｓ１１３）のパルス検出が継続されるので、判定信号Ｓ１１４がローレベル（正常時の論理レベル）に維持される。従って、期間Ｔ１５では、二次側受信部２１０による出力信号ＯＵＴの生成動作が継続される。

次に、期間Ｔ１６（時刻ｔ１０６〜ｔ１０７）、及び、期間Ｔ１７（時刻ｔ１０７〜ｔ１０８）に着目して説明する。期間Ｔ１６及び期間Ｔ１７は、例えば、信号伝達装置１の減電状態（電源電圧Ｖｃｃがその目標値から大幅に低下した状態）に相当する。期間Ｔ１６では、期間Ｔ１５よりも更に電源電圧Ｖｃｃが低下し、第６信号Ｓ２３の誘起パルスが下側閾値Ｖｔｈ２Ｌを下回る状態となっている。このような状態になると、二次側送受信部２３０では、もはや受信信号Ｓ１１２（延いては受信信号Ｓ１１３）のパルスが検出されなくなるので、判定信号Ｓ１１４がハイレベル（異常時の論理レベル）に切り替わり、二次側受信部２１０による出力信号ＯＵＴの生成動作が再び禁止状態となる。ただし、期間Ｔ１６では、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが未だ閾値電圧Ｖｔｈを上回っているので、二次側受信部２１０は、判定信号Ｓ１１４がハイレベル（正常時の論理レベル）でありさえすれば、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替えられる状態にある。

一方、期間Ｔ１７では、期間Ｔ１６よりも更に電源電圧Ｖｃｃが低下した結果、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが閾値電圧Ｖｔｈさえも下回る状態となっている。このような状態では、先述の期間Ｔ１１と同様、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動しても、その信号レベル（電源電圧Ｖｃｃに依存）が低過ぎるので、第３信号Ｓ２１及び第４信号Ｓ２２に各々現れる誘起パルスが閾値電圧Ｖｔｈを上回らない。従って、二次側受信部２１０は、もはや出力信号ＯＵＴの論理レベルを切り替えることができない状態となる。

このように、第２実施形態の信号伝達装置１において、二次側受信部２１０は、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが閾値電圧Ｖｔｈを上回っていれば、出力信号ＯＵＴの論理レベルを切り替えるための内部信号処理を行う一方、二次側送受信部２３０は、第６信号Ｓ２３の誘起パルスが閾値電圧Ｖｔｈよりも高い閾値電圧Ｖｔｈ２（上側閾値Ｖｔｈ２Ｈ及び上側閾値Ｖｔｈ２Ｌ）を上回っていなければ、二次側受信部２１０による出力信号ＯＵＴの出力動作を禁止する構成とされている。

このような構成とすることにより、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが完全に検出できなくなる前に、予め出力信号ＯＵＴの生成動作を禁止することができる。従って、判定信号Ｓ１１４のハイレベル遷移（出力禁止）が多少遅れたとしても、出力信号ＯＵＴの論理レベルが意図しない不定状態とはならないので、信号伝達処理の信頼性を高めることが可能となる。

また、閾値電圧Ｖｔｈ２に高低２値のヒステリシスを持たせることにより、減電限界付近でのチャタリング（出力動作の許可／禁止が不必要に繰り返される状態）を防止することができるので、信号伝達処理の安定性を高めることが可能となる。

＜二次側受信部（第２構成例）＞
図２４は、二次側受信部２１０の第２構成例を示すブロック図である。本構成例の二次側受信部２１０は、第１実施形態の信号伝達装置１（図１）に用いられるものであって、先に説明した図２２の構成に倣い、出力論理切替用の閾値電圧Ｖｔｈと動作状態判定用の閾値電圧Ｖｔｈ２（上側閾値Ｖｔｈ２Ｈ／下側閾値Ｖｔｈ２Ｌ）とを個別に設けた構成とされている。

より具体的に述べると、本構成例の二次側受信部２１０は、図１５の動作状態判定部２１５に代えて、比較処理部２１６と、マスク処理部２１７と、動作状態判定部２１８と、を含む。

比較処理部２１６は、第３信号Ｓ２１及び第４信号Ｓ２２と所定の閾値電圧Ｖｔｈ２とを各々比較して受信信号Ｓ８５ａ及びＳ８５ｂを生成する回路部であり、コンパレータ２１６ａ及び２１６ｂとＯＲゲート２１６ｃを含む。

コンパレータ２１６ａは、非反転入力端（＋）に印加される第３信号Ｓ２１と反転入力端（−）に印加される閾値電圧Ｖｔｈ２とを比較して、受信信号Ｓ８５ａを生成する。受信信号Ｓ８５ａは、第３信号Ｓ２１が閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなり、第３信号Ｓ２１が閾値電圧Ｖｔｈ２よりも低いときにローレベルとなる。コンパレータ２１６ｂは、非反転入力端（＋）に印加される第４信号Ｓ２２と反転入力端（−）に印加される閾値電圧Ｖｔｈ２とを比較して受信信号Ｓ８５ｂを生成する。受信信号Ｓ８５ｂは、第４信号Ｓ２２が閾値電圧Ｖｔｈ２よりも高いときにハイレベルとなり、第４信号Ｓ２２が閾値電圧Ｖｔｈ２よりも低いときにローレベルとなる。なお、コンパレータ２１６ａ及び２１６ｃをオペアンプ型からＣＭＯＳ型（図１９のＣＭＯＳ比較部１４３を参照）に変更することも可能である。

ＯＲゲート２１６ｃは、受信信号Ｓ８５ａと受信信号Ｓ８５ｂとの論理和信号Ｓ８５ｃを生成する。論理和信号Ｓ８５ｃは、受信信号Ｓ８５ａ及びＳ８５ｂの少なくとも一方がハイレベルであるときにハイレベルとなり、受信信号Ｓ８５ａ及びＳ８５ｂの双方がローレベルであるときにローレベルとなる。

なお、上記の閾値電圧Ｖｔｈ２は、高低２値のヒステリシスを持っており、論理和信号Ｓ８５ｃの論理レベルに応じて、上側閾値Ｖｔｈ２Ｈと下側閾値Ｖｔｈ２Ｌ（ただしＶｔｈ２Ｈ＞Ｖｔｈ２Ｌ＞Ｖｔｈ）のいずれか一方に切り替わる。

より具体的に述べると、論理和信号Ｓ８５ｃがローレベルに維持されているときには、閾値電圧Ｖｔｈ２が上側閾値Ｖｔｈ２Ｈに設定される。従って、第３信号Ｓ２１及び第４信号Ｓ２２の少なくとも一方に上側閾値Ｖｔｈ２Ｈを上回る誘起パルスが現れない限り、受信信号Ｓ８５ａ及びＳ８５ｂはローレベルに維持されたままとなる。第３信号Ｓ２１及び第４信号Ｓ２２の少なくとも一方に上側閾値Ｖｔｈ２Ｈを上回る誘起パルスが現れて、受信信号Ｓ８５ａ及びＳ８５ｂの少なくとも一方がハイレベルに立ち上がると、論理和信号Ｓ８５ｃがハイレベルに立ち上がるので、閾値電圧Ｖｔｈ２が下側閾値Ｖｔｈ２Ｌに切り替わる。これ以後、受信信号Ｓ８５ａ及びＳ８５ｂのパルスが所定期間内に生じている限り、閾値電圧Ｖｔｈ２は下側閾値Ｖｔｈ２Ｌに維持される。一方、第３信号Ｓ２１及び第４信号Ｓ２２のいずれにも下側閾値Ｖｔｈ２Ｌを上回る誘起パルスが現れなくなり、受信信号Ｓ８５ａ及びＳ８５ｂがいずれも所定期間に亘ってローレベルに維持された結果、論理和信号Ｓ８５ｃが所定期間に亘ってローレベルに維持されると、閾値電圧Ｖｔｈ２が再び上側閾値Ｖｔｈ２Ｈに切り替わる。

マスク処理部２１７は、二次側送信部２２０の内部信号（例えば、図１３のパルス信号Ｓ７３）を用いて受信信号Ｓ８５ａ及びＳ８５ｂにマスク処理を施すことにより、マスク処理済みの受信信号Ｓ８６ａ及びＳ８６ｂを生成する。マスク処理部２１７を含む二次側受信部２１０は、第２回路２００から第１回路１００への送信パルスを無視して、第１回路１００から第２回路２００への受信パルスのみを受信することができる。

動作状態判定部２１８は、マスク処理済みの受信信号Ｓ８６ａ及びＳ８６ｂを監視して第１回路１００の動作状態に応じた判定信号Ｓ８７を生成する。より具体的に述べると、動作状態判定部２１８は、受信信号Ｓ８６ａ及びＳ８６ｂのパルス（第１回路１００からの受信パルス）が判定期間内に検出されれば、第１回路１００が正常状態であると判定して判定信号Ｓ８７を正常時の論理レベル（例えばローレベル）とする一方、受信信号Ｓ８６ａ及びＳ８６ｂのパルスが判定期間内に検出されなければ、第１回路１００が異常状態（例えば電源遮断状態または低電源状態）であると判定して判定信号Ｓ８７を異常時の論理レベル（例えばハイレベル）とする。判定信号Ｓ８７が異常時の論理レベルであるときには、ＲＳフリップフロップ２１４がリセットされるので、出力信号ＯＵＴの生成動作が強制的に停止される。

図２５は、二次側受信部２１０の第２動作例を示すタイミングチャートであり、上から順に、入力信号ＩＮ、第１信号Ｓ１１、第２信号Ｓ１２、第３信号Ｓ２１、第４信号Ｓ２２、出力信号ＯＵＴ、受信信号Ｓ８５ａ及びＳ８５ｂ（マスク処理済みの受信信号Ｓ８６ａ及びＳ８６ｂも実質的に同一）、並びに、判定信号Ｓ８７が描写されている。本図では説明の便宜上、信号遅延の描写が省略されている。また、本図では、第２回路２００から第１回路１００に対する信号送信（出力論理レベルの通知）の描写が割愛されている。

まず、期間Ｔ２１（時刻ｔ１１１〜ｔ１１２）に着目して説明する。期間Ｔ２１は、例えば、信号伝達装置１の起動直後状態（第１回路１００に供給される電源電圧Ｖｃｃが殆ど立ち上がっていない状態）に相当する。期間Ｔ２１では、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動しても、その信号レベル（電源電圧Ｖｃｃに依存）が低過ぎるので、第３信号Ｓ２１及び第４信号Ｓ２２に各々現れる誘起パルスが閾値電圧Ｖｔｈさえ上回らない。従って、二次側受信部２１０で出力信号ＯＵＴの論理レベルが切り替えられることはなく、出力信号ＯＵＴはローレベルに維持されたままとなる。なお、第１信号Ｓ１１及び第２信号Ｓ１２の定期的な同時パルス駆動（詳細は先の図１６を参照）についても同様であり、第３信号Ｓ２１及び第４信号Ｓ２２に現れる誘起パルスは閾値電圧Ｖｔｈさえ上回らない。従って、二次側受信部２１０で受信信号Ｓ８５ａ及び８５ｂ（延いては受信信号Ｓ８６ａ及びＳ８６ｂ）のパルスが検出されることはなく、判定信号Ｓ８７はハイレベル（異常時の論理レベル）に維持されたままとなる。

次に、期間Ｔ２２（時刻ｔ１１２〜ｔ１１３）、及び、期間Ｔ２３（時刻ｔ１１３〜ｔ１１４）に着目して説明する。期間Ｔ２２及び期間Ｔ２３は、例えば、信号伝達装置１の起動途中状態（電源電圧Ｖｃｃがある程度上昇しているものの未だ目標値に達していない状態）に相当する。期間Ｔ２２及び期間Ｔ２３では、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動することにより、第３信号Ｓ２１及び第４信号Ｓ２２の各々に閾値電圧Ｖｔｈを上回る誘起パルスが現れる。従って、二次側受信部２１０は、判定信号Ｓ８７がローレベル（正常時の論理レベル）でありさえすれば、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替えられる状態となる。しかしながら、期間Ｔ２２及び期間Ｔ２３では、第１信号Ｓ１１及び第２信号Ｓ１２のパルス駆動（入力信号ＩＮのパルスエッジに応じたパルス駆動のほか、定期的な同時パルス駆動も含む、以下も同様）に応じて第３信号Ｓ２１及び第４信号Ｓ２２に現れる誘起パルスが上側閾値Ｖｔｈ２Ｈを上回るほど大きくなっていないので、二次側受信部２１０では、未だ受信信号Ｓ８５ａ及びｓ８５ｂ（延いては受信信号Ｓ８６ａ及びＳ８６ｂ）のパルスが検出されない。従って、判定信号Ｓ８７がハイレベル（異常時の論理レベル）に維持されるので、二次側受信部２１０による出力信号ＯＵＴの生成動作は、強制的に停止されたままとなる（出力信号ＯＵＴの破線を参照）。

次に、期間Ｔ２４（時刻ｔ１１４〜ｔ１１５）、及び、期間Ｔ２５（時刻ｔ１１５〜ｔ１１６）に着目して説明する。期間Ｔ２４及び期間Ｔ２５は、例えば、信号伝達装置１の起動完了状態（電源電圧Ｖｃｃが目標値に到達している状態）に相当する。期間Ｔ２４では、第１信号Ｓ１１及び第２信号Ｓ１２のパルス駆動に応じて第３信号Ｓ２１及び第４信号Ｓ２２に現れる誘起パルスが上側閾値Ｖｔｈ２Ｈを上回っているので、二次側受信部２１０で受信信号Ｓ８５ａ及びＳ８５ｂ（延いては受信信号Ｓ８６ａ及びＳ８６ｂ）のパルスが検出され、判定信号Ｓ８７がローレベル（正常時の論理レベル）となる。従って、二次側受信部２１０では、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルが切り替えられる。

また、二次側受信部２１０で受信信号Ｓ８５ａ及びＳ８５ｂのパルスが検出されると、閾値電圧Ｖｔｈ２は上側閾値Ｖｔｈ２Ｈから下側閾値Ｖｔｈ２Ｌに切り替わる。従って、期間Ｔ２５で示したように、電源電圧Ｖｃｃがその目標値から低下し、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが上側閾値Ｖｔｈ２Ｈを下回ったとしても、当該誘起パルスが下側閾値Ｖｔｈ２Ｌを上回っている限り、二次側受信部２１０における受信信号Ｓ８５ａ及びＳ８５ｂ（延いては受信信号Ｓ８６ａ及びＳ８６ｂ）のパルス検出が継続されるので、判定信号Ｓ８７がローレベル（正常時の論理レベル）に維持される。従って、期間Ｔ２５では、二次側受信部２１０による出力信号ＯＵＴの生成動作が継続される。

次に、期間Ｔ２６（時刻ｔ１１６〜ｔ１１７）、及び、期間Ｔ２７（時刻ｔ１１７〜ｔ１１８）に着目して説明する。期間Ｔ２６及び期間Ｔ２７は、例えば、信号伝達装置１の減電状態（電源電圧Ｖｃｃがその目標値から大幅に低下した状態）に相当する。期間Ｔ２６では、期間Ｔ２５よりも更に電源電圧Ｖｃｃが低下し、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが下側閾値Ｖｔｈ２Ｌを下回る状態となっている。このような状態になると、二次側受信部２１０では受信信号Ｓ８５ａ及びＳ８５ｂ（延いては受信信号Ｓ８６ａ及びＳ８６ｂ）のパルスが検出されなくなるので、判定信号Ｓ８７がハイレベル（異常時の論理レベル）に切り替わり、二次側受信部２１０による出力信号ＯＵＴの生成動作が再び禁止状態となる。ただし、期間Ｔ２６では、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが未だ閾値電圧Ｖｔｈを上回っているので、二次側受信部２１０は、判定信号Ｓ８７がハイレベル（正常時の論理レベル）でありさえすれば、入力信号ＩＮの論理レベルに応じて出力信号ＯＵＴの論理レベルを切り替えられる状態にある。

一方、期間Ｔ２７では、期間Ｔ２６よりも更に電源電圧Ｖｃｃが低下した結果、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが閾値電圧Ｖｔｈさえも下回る状態となっている。このような状態では、先述の期間Ｔ２１と同様、入力信号ＩＮのパルスエッジで第１信号Ｓ１１及び第２信号Ｓ１２を各々パルス駆動しても、その信号レベル（電源電圧Ｖｃｃに依存）が低過ぎるので、第３信号Ｓ２１及び第４信号Ｓ２２に各々現れる誘起パルスが閾値電圧Ｖｔｈを上回らない。従って、二次側受信部２１０は、もはや出力信号ＯＵＴの論理レベルを切り替えることができない状態となる。

このように、第２構成例の二次側受信部２１０は、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが閾値電圧Ｖｔｈを上回っていれば、出力信号ＯＵＴの論理レベルを切り替えるための内部信号処理を行う一方、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが閾値電圧Ｖｔｈよりも高い閾値電圧Ｖｔｈ２（上側閾値Ｖｔｈ２Ｈ及び上側閾値Ｖｔｈ２Ｌ）を上回っていなければ、出力信号ＯＵＴの出力動作を禁止する構成とされている。

このような構成とすることにより、第３信号Ｓ２１及び第４信号Ｓ２２の誘起パルスが完全に検出できなくなる前に、予め出力信号ＯＵＴの生成動作を禁止することができる。従って、判定信号Ｓ８７のハイレベル遷移（出力禁止）が多少遅れたとしても、出力信号ＯＵＴの論理レベルが意図しない不定状態とはならないので、信号伝達処理の信頼性を高めることが可能となる。

また、閾値電圧Ｖｔｈ２に高低２値のヒステリシスを持たせることにより、減電限界付近でのチャタリング（出力動作の許可／禁止が不必要に繰り返される状態）を防止することができるので、信号伝達処理の安定性を高めることが可能となる。

以上で説明したように、出力論理切替用の閾値電圧Ｖｔｈと動作状態判定用の閾値電圧Ｖｔｈ２（上側閾値Ｖｔｈ２Ｈ／下側閾値Ｖｔｈ２Ｌ）を個別に設ける構成については、第１実施形態（図１）と第２実施形態（図１７）のいずれにも適用することができる。

＜車両への適用＞
図２６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、図２６における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｙの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｙに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｙに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した信号伝達装置１は、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本発明は、例えば、高電圧を用いるアプリケーション（ハイブリッド自動車、電気自動車、家電機器、産業機器など）に搭載されるＳｉＣドライバやアイソレータに利用することが可能である。

１ 信号伝達装置
１００ 第１回路
１１０ 一次側送信部（第１送信部に相当）
１１１ エッジ検出部
１１２ ＯＲゲート
１１３ パルス生成部
１１４ デマルチプレクサ
１２０ 一次側受信部（第２受信部に相当）
１２１ 比較処理部
１２１ａ、１２１ｂ コンパレータ
１２２、１２３ マスク処理部
１２２ａ、１２２ｂ、１２３ａ、１２３ｂ マスク回路
１２２ａ１、１２３ａ１ パルス生成部
１２２ａ２、１２３ａ２ 遅延部
１２２ａ３、１２３ａ３ ＡＮＤゲート
１２４ ＲＳフリップフロップ
１３０ 入出力比較部
１４０ 一次側送受信部
１４１ パルス生成部
１４２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４３ ＣＭＯＳ比較部
１４３ａ、１４３ｂ Ｐチャネル型ＭＯＳ電界効果トランジスタ
１４３ｃ Ｎチャネル型ＭＯＳ電界効果トランジスタ
１４４ マスク処理部
１４５ 帰還信号生成部
１４５ａ〜１４５ｄ Ｄフリップフロップ
２００ 第２回路
２１０ 二次側受信部（第１受信部に相当）
２１１ 比較処理部
２１１ａ、２１１ｂ コンパレータ
２１２、２１３ マスク処理部
２１２ａ、２１２ｂ、２１３ａ、２１３ｂ マスク回路
２１４ ＲＳフリップフロップ
２１５ 動作状態判定部
２１６ 比較処理部
２１６ａ、２１６ｂ コンパレータ
２１６ｃ ＯＲゲート
２１７ マスク処理部
２１８ 動作状態判定部
２２０ 二次側送信部（第２送信部に相当）
２２１ 発振部
２２２ 遅延部
２２３ パルス生成部
２２４ デマルチプレクサ
２２５ Ｄフリップフロップ
２３０ 二次側送受信部
２３１ パルス生成部
２３２ Ｐチャネル型ＭＯＳ電界効果トランジスタ
２３３ コンパレータ
２３４ マスク処理部
２３５ 動作状態判定部
３００ 第３回路
３１０、３２０、３３０ トランス
３１１、３２１、３３１ 一次巻線
３１２、３２２、３３２ 二次巻線
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (16)

1. 相異なるグランド基準で動作する第１回路及び第２回路と、
   前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、
   を有する信号伝達装置であって、
   前記第２回路は、前記第１回路から通知される入力信号の論理レベルに応じて出力信号の論理レベルを切り替えると共に、前記出力信号の論理レベルを前記第１回路に対して通知し、
   前記第１回路は、前記入力信号の論理レベルが切り替えられたときだけでなく、前記第２回路から通知される前記出力信号の論理レベルが前記入力信号の論理レベルと不一致であるときにも、前記入力信号の論理レベルを前記第２回路に対して通知する、
   ことを特徴とする信号伝達装置。
2. 前記第３回路は、第１トランスと第２トランスを含み、
   前記第１回路は、前記入力信号の論理レベルを前記第２回路に通知する際、前記入力信号の論理レベルに応じて前記第１トランス及び前記第２トランスの一方を選択した上で、その一次巻線を駆動する、
   ことを特徴とする請求項１に記載の信号伝達装置。
3. 前記第１回路は、前記入力信号が第１論理レベルである旨を通知するときに前記第１トランスの一次巻線に印加される第１信号をパルス駆動し、前記入力信号が第２論理レベルである旨を通知するときに前記第２トランスの一次巻線に印加される第２信号をパルス駆動する第１送信部を含み、
   前記第２回路は、前記第１信号のパルス駆動を受けて前記第１トランスの二次巻線に現れる第３信号の誘起パルスを検出したときに前記出力信号を第１論理レベルとし、前記第２信号のパルス駆動を受けて前記第２トランスの二次巻線に現れる第４信号の誘起パルスを検出したときに前記出力信号を第２論理レベルとする第１受信部を含む、
   ことを特徴とする請求項２に記載の信号伝達装置。
4. 前記第２回路は、前記出力信号の論理レベルを前記第１回路に通知する際、定期的に、及び／または、前記出力信号の論理レベルが切り替わる毎に、前記出力信号の論理レベルに応じて前記第１トランス及び前記第２トランスの一方を選択した上で、その二次巻線を駆動することを特徴とする請求項３に記載の信号伝達装置。
5. 前記第２回路は、前記出力信号が第１論理レベルである旨を通知するときに前記第１トランスの二次巻線に印加される前記第３信号をパルス駆動し、前記出力信号が第２論理レベルである旨を通知するときに前記第２トランスの二次巻線に印加される前記第４信号をパルス駆動する第２送信部をさらに含み、
   前記第１回路は、前記第３信号のパルス駆動を受けて前記第１トランスの一次巻線に現れる前記第１信号の誘起パルスを検出したときに帰還信号を第１論理レベルとし、前記第４信号のパルス駆動を受けて前記第２トランスの一次巻線に現れる前記第２信号の誘起パルスを検出したときに前記帰還信号を第２論理レベルとする第２受信部をさらに含む、
   ことを特徴とする請求項４に記載の信号伝達装置。
6. 前記第１回路は、前記入力信号の論理レベルと前記帰還信号の論理レベルとを比較して入出力論理の一致／不一致を示す比較信号を生成する入出力比較部をさらに含み、
   前記第１送信部は、前記比較信号に応じて前記入力信号の論理レベルを前記第２回路に再通知するか否かを決定する、
   ことを特徴とする請求項５に記載の信号伝達装置。
7. 前記第１受信部及び前記第２受信部は、それぞれ、前記第２送信部による前記第３信号及び前記第４信号のパルス駆動、及び、前記第１送信部による前記第１信号及び前記第２信号のパルス駆動を無視するための第１マスク処理部を含むことを特徴とする請求項６に記載の信号伝達装置。
8. 前記第１受信部及び前記第２受信部は、それぞれ、前記第３信号と前記第４信号に同時発生するパルス、及び、前記第１信号と前記第２信号に同時発生するパルスを無視するための第２マスク処理部を含むことを特徴とする請求項７に記載の信号伝達装置。
9. 前記第１送信部は、前記入力信号の論理レベルが固定されたままで所定期間が経過する毎に前記第１信号と前記第２信号を同時にパルス駆動する機能を備えており、
   前記第２受信部は、前記第３信号及び前記第４信号の少なくとも一方に誘起パルスが生じたか否かを監視して前記第１回路の動作状態を判定する動作状態判定部をさらに含む、
   ことを特徴とする請求項８に記載の信号伝達装置。
10. 前記第３回路は、第３トランスをさらに含み、
    前記第１回路は、前記第３トランス経由でクロック信号を前記第２回路に伝達し、
    前記第２回路は、前記クロック信号に同期して前記第３トランス経由で前記出力信号の論理レベルを前記第１回路に通知する、
    ことを特徴とする請求項２または請求項３に記載の信号伝達装置。
11. 前記第２回路は、前記出力信号の論理レベルを前記第１回路に通知する際、前記出力信号の論理レベルに応じた周波数で前記第３トランスの二次巻線をパルス駆動し、
    前記第１回路は、前記第３トランスの一次巻線に現れる誘起パルスの周波数に応じて前記出力信号の論理レベルを検出する、
    ことを特徴とする請求項１０に記載の信号伝達装置。
12. 相異なるグランド基準で動作する第１回路及び第２回路と、
    前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、
    を有する信号伝達装置であって、
    前記第３回路は、第１トランスと第２トランスを含み、
    前記第１回路は、入力信号が第１論理レベルである旨を通知するときに前記第１トランスの一次巻線に印加される第１信号をパルス駆動し、前記入力信号が第２論理レベルである旨を通知するときに前記第２トランスの一次巻線に印加される第２信号をパルス駆動する一方、前記入力信号の論理レベルが固定されたままで所定期間が経過する毎に前記第１信号と前記第２信号を同時にパルス駆動する送信部を含み、
    前記第２回路は、前記第１信号のパルス駆動を受けて前記第１トランスの二次巻線に現れる第３信号の誘起パルスを検出したときに出力信号を第１論理レベルとし、前記第２信号のパルス駆動を受けて前記第２トランスの二次巻線に現れる第４信号の誘起パルスを検出したときに前記出力信号を第２論理レベルとする受信部を含み、
    前記受信部は、前記第３信号と前記第４信号に同時発生する誘起パルスまたはノイズパルスを無視するためのマスク処理部と、前記第３信号及び前記第４信号の少なくとも一方に誘起パルスが生じたか否かを監視して前記第１回路の動作状態を判定する動作状態判定部と、を含むことを特徴とする信号伝達装置。
13. 相異なるグランド基準で動作する第１回路及び第２回路と、
    前記第１回路と前記第２回路との間を絶縁しながら信号伝達を行う第３回路と、
    を有する信号伝達装置であって、
    前記第３回路は、トランスを含み、
    前記第１回路は、前記第２回路への信号伝達時に前記トランスの一次巻線を駆動する送信部を含み、
    前記第２回路は、前記トランスの二次巻線に現れる誘起パルスを検出して出力信号の論理レベル切替や前記第１回路の動作状態判定を行う受信部を含み、
    前記受信部は、前記誘起パルスが第１閾値を上回っていれば前記出力信号の論理レベルを切り替えるための内部信号処理を行う一方、前記誘起パルスが前記第１閾値よりも高い第２閾値を上回っていなければ前記出力信号の出力動作を禁止する、
    ことを特徴とする信号伝達装置。
14. 前記第２閾値は、高低２値のヒステリシスを持つことを特徴とする請求項１３に記載の信号伝達装置。
15. 請求項１〜請求項１４のいずれか一項に記載の信号伝達装置を有することを特徴とする電子機器。
16. 請求項１５に記載の電子機器を有することを特徴とする車両。

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