JP2015012054A - シリコンウエハ及び配線形成方法 - Google Patents

シリコンウエハ及び配線形成方法 Download PDF

Info

Publication number
JP2015012054A
JP2015012054A JP2013134655A JP2013134655A JP2015012054A JP 2015012054 A JP2015012054 A JP 2015012054A JP 2013134655 A JP2013134655 A JP 2013134655A JP 2013134655 A JP2013134655 A JP 2013134655A JP 2015012054 A JP2015012054 A JP 2015012054A
Authority
JP
Japan
Prior art keywords
silicon wafer
hole
alignment
silicon
mark
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013134655A
Other languages
English (en)
Other versions
JP6202521B2 (ja
Inventor
友景 肇
Hajime Tomokage
肇 友景
義尚 加藤
Yoshinao Kato
義尚 加藤
寛太 野北
Kanta Nokita
寛太 野北
久光 光富
Hisamitsu Mitsutomi
久光 光富
晴樹 末吉
Haruki Sueyoshi
晴樹 末吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fukuoka University
Original Assignee
Fukuoka University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fukuoka University filed Critical Fukuoka University
Priority to JP2013134655A priority Critical patent/JP6202521B2/ja
Publication of JP2015012054A publication Critical patent/JP2015012054A/ja
Application granted granted Critical
Publication of JP6202521B2 publication Critical patent/JP6202521B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

【課題】シリコンウエハの両面の配線における位置合わせを簡単な構成で正確に行うことを可能とするシリコンウエハ及び配線形成方法を提供する。【解決手段】表面及び裏面に配線が形成されるシリコンウエハ21において、当該シリコンウエハ21が、マトリックス状に区画された複数のシリコンチップ領域31を有しており、当該各シリコンチップ領域31に対応するシリコンウエハ21の表面から裏面まで貫通するアライメント穴26が形成されており、当該アライメント穴26を前記シリコンウエハ21の裏面を露光する場合のアライメントマークとするものである。また、必要に応じて、各シリコンチップ領域31間を劈開する際のダイシングにおけるスクライブラインを示すマークとしてアライメント穴26を利用するものである。【選択図】図2

Description

本発明は、表面及び裏面に配線を形成する際に位置合わせを行うためのアライメントマークを有するシリコンウエハに関する。
シリコンウエハに露光により配線を形成する場合、アライメントマークに基づいてマスクの位置合わせが行われている(例えば、特許文献1を参照)。この位置合わせは、半導体デバイスの集積化に伴って非常に高精度が要求されるようになっており、シリコンウエハの裏面側に配線を形成する場合は、特に困難性が高くなっている。
図7に、シリコンウエハの裏面側を露光する場合の一般的な手法を示す。まず、シリコンウエハに薄膜層(例えば、酸化薄膜や金属薄膜)が形成され、感光剤が塗布されている状態で、表面側の露光が行われる。このとき、同時にアライメントマークを形成する。そして、裏面側の露光を行う場合は、例えば、近赤外カメラで表面側からアライメントマークを撮像して位置合わせを行ったり、裏面側からカメラでアライメントマーク撮像して位置合わせを行ってから裏面側の露光が行われる。すなわち、表面に形成されたアライメントマークをカメラで認識して、裏面側の露光の際の位置合わせが行われる。
また、特許文献2に、両面を同時露光する際の位置合わせに関する技術が開示されている。特許文献2に示す技術は、二つのフォトマスクを被露光物の表面側と裏面側に配置して被露光物の表裏両面を同時に露光する際に、被露光物に二つのアライメントマークを形成すると共に被露光物の表面側に配置されたフォトマスクに二つのアライメントマークを形成し、さらに被露光物の裏面側に配置されたフォトマスクに二つのアライメントマークを形成し、これらアライメントマークが撮像装置の光軸上に位置するようにフォトマスクの位置を調整した後、被露光物の表裏両面を露光するものである。
特開平10−209003号公報 特開2006−278648号公報
しかしながら、図7の手法や特許文献2に示す手法による位置合わせは、下方向からの撮像が必要であったり、特殊な撮像装置が必要となるため、構成が複雑になると共にコストも上がってしまう。
本発明は、シリコンウエハの両面の配線における位置合わせを簡単な構成で正確に行うことを可能とするシリコンウエハ及び配線形成方法を提供する。
本発明に係るシリコンウエハは、表面及び裏面に配線が形成されるシリコンウエハにおいて、当該シリコンウエハが、マトリックス状に区画された複数のシリコンチップ領域を有しており、当該各シリコンチップ領域に対応する前記シリコンウエハの表面から裏面まで貫通する貫通孔が形成されており、当該貫通孔を前記シリコンウエハの裏面を露光する場合のアライメントマークとするものである。
このように、本発明に係るシリコンウエハにおいては、表面及び裏面に配線が形成されるシリコンウエハにおいて、表面側から裏面側まで貫通する貫通孔をアライメントマークとして用いることで、裏面側を露光する際の位置合わせを表面側と同様に行うことができ、裏面側について、簡単な構成で確実な位置合わせを実現することができるという効果を奏する。
本発明に係るシリコンウエハは、前記貫通孔を、前記各シリコンチップ領域間を劈開する際のダイシングにおけるスクライブラインを示すマークとするものである。
このように、本発明に係るシリコンウエハにおいては、シリコンチップ間を劈開する際のダイシングにおけるスクライブラインのマークとして貫通孔を利用するため、位置合わせ用のマーカとダイシングマーカを兼用することができ、処理工程を簡素化することができるという効果を奏する。
本発明に係るシリコンウエハは、前記貫通孔が、前記スクライブラインの領域を挟んで外側に対向して形成され、対向する当該貫通孔の内側端部が、露光装置のマーカ検出領域より内側に位置しており、前記貫通孔の中心部に発生するめっきの欠陥部位と前記内側端部との間隔が、前記露光装置が識別可能となるように、前記貫通孔が形成されているものである。
このように、本発明に係るシリコンウエハにおいては、貫通孔が、スクライブラインの領域を挟んで外側に対向して形成され、対向する当該貫通孔の内側端部が、露光装置のマーカ検出領域より内側に位置しており、貫通孔の中心部に発生するめっきの欠陥部位と内側端部との間隔が、露光装置が識別可能となるように貫通孔が形成されているため、貫通孔にめっきされた金属を巻き込むことなくスムーズなダイシングを行いつつ、貫通孔の中心部分にめっきの欠陥部位が生じたような場合であっても、露光装置がマーカを確実に識別することができ、位置合わせ及びダイシングの工程をスムーズに行うことができるという効果を奏する。
本発明に係る配線形成方法は、シリコンウエハの表面側を露光する場合に、位置合わせのためのマークとして表面側から裏面側に貫通する貫通孔を形成する表面露光工程と、少なくとも前記貫通孔をめっきするめっき工程と、前記貫通孔をアライメントマークとして前記シリコンウエハの裏面側を露光する裏面露光工程とを含むものである。
第1の実施形態に係るシリコンウエハの配線を形成する工程の一部を示すフローチャートである。 第1の実施形態に係るシリコンウエハの配線形成工程の一部を示す図である。 第1の実施形態に係るシリコンウエハのアライメント穴表面の拡大図である。 第1の実施形態に係るシリコンウエハにおけるアライメント穴の位置を示す図である。 第1の実施形態に係るシリコンウエハにおけるアライメント穴の形状及びサイズを示す図である。 第1の実施形態に係るシリコンウエハにおける欠損部位が生じた場合のアライメント穴の形状及びサイズを示す図である。 シリコンウエハの裏面側を露光する場合の一般的な手法を示す図である。
以下、本発明の実施の形態を説明する。本実施形態の全体を通して同じ要素には同じ符号を付けている。
(本発明の第1の実施形態)
本実施形態に係るシリコンウエハについて、図1ないし図6を用いて説明する。図1は、本実施形態に係るシリコンウエハの配線を形成する工程の一部を示すフローチャート、図2は、本実施形態に係るシリコンウエハの配線形成工程の一部を示す図である。
図1において、まず、シリコンウエハの表面露光が行われる(S1)。この表面露光の工程を図2(A)、(B)に示す。図2(A)において、シリコンウエハ21に薄膜層(例えば、酸化薄膜や金属薄膜)22aが形成され、感光剤23aが塗布されている状態で、露光装置24にマスクが装着され、シリコンウエハ21の表面側の露光が行われる。
また、図2(B)において、貫通孔(以下、シリコン貫通ビア:Through Silicon Via(TSV)とする)25を形成するシリコン深堀加工が行われる。このとき、図2(B)に示すように、本来の接続配線として機能するTSV25とは別に、アライメントマークとして機能させるための貫通孔をアライメント穴26として形成する。ここでは、仮に3つのアライメント穴26が形成されている。
図1に戻って、表面露光が終わると、TSV25の表面に絶縁膜が形成され、めっきにより貫通孔に導電材料(例えば、銅)が充填される(S2)。このめっき工程において、アライメント穴26の中心部分に欠陥部位(例えば、巣)が形成される場合があり、形成された欠陥部位の影響によりアライメント穴26を正確に認識できない状況が起こり得るが、本実施形態においては、アライメント穴26のサイズを所定の大きさに設定することで、このような状況を回避している。アライメント穴26の形状及びサイズについては、詳細を後述する。
めっき工程が終わると、少なくとも貫通孔の導電材料が露出するまで裏面側を研磨する。そして、シリコンウエハの上下を反転し、裏面側の露光が行われる(S3)。この裏面側の露光の工程を図2(C)に示す。図2(C)において、図2(A)の状態からシリコンウエハ21が上下反転しており、裏面側にも薄膜層22bが形成され、感光剤23bが塗布されている状態である。その状態で、露光装置24に裏面配線用のマスクが装着され、シリコンウエハ21の裏面側の露光が行われるが、その際にS1の工程で形成したアライメント穴26を認識することでマスクの位置合わせを行う。すなわち、従来のように下からのカメラや特殊な装置を用いることなく、通常の露光装置で裏面側の配線における位置合わせを正確に行うことが可能となる。
マークの認識についてより詳細に説明する。図3は、図2(C)における裏面側のアライメント穴26の表面部分の拡大図である。それぞれのアライメント穴26a〜26cの表面には絶縁膜(図3中の斜線部分)が形成されており、その表面に金属の薄膜層22bが形成され、最後に感光剤23bが塗布されている。カメラで表面から撮像することで、感光剤23bを透過して薄膜層22bの凸状部分を撮像し、アライメントマークとして認識することが可能となる。
次に、アライメント穴26の態様について説明する。図4は、本実施形態に係るシリコンウエハにおけるアライメント穴の位置を示す図である。シリコンウエハ21は、マトリックス状に区画された複数のシリコンチップ領域31を有している。アライメント穴26は、各シリコンチップ領域31ごとに対応付けられて形成されている。1つのシリコンチップ領域31に対して、x座標マーク32、y,θ座標マーク33が形成される。図4においては、x座標マーク32は、矩形のシリコンチップ領域31の右辺に沿って当該シリコンチップ領域31の外側に形成され、y,θ座標マーク33は、上辺に沿ってシリコンチップ領域31の外側に形成されている。
なお、夫々の座標マークは、図4の位置に限定されるものではなく、x座標マーク32であれば、矩形のシリコンチップ領域31の右辺又は左辺のいずれか、y,θ座標マーク33であれば、矩形のシリコンチップ領域31の上辺又は底辺のいずれかに沿って形成されればよい。
図5は、アライメント穴の形状及びサイズを示す図である。図5において、アライメント穴26は、対向して配設される2つのアライメント穴26(図中のアライメント穴26a〜アライメント穴26e)のペアが、シリコンチップ領域31の辺に沿って当該シリコンチップ領域31の外側に5個連続して配置されている。各アライメント穴26のペアは、少なくともダイシングするためのダイシング領域の幅dを空けて対向して形成されている。
このdの値は任意に設定することができるが、少なくともダイシングカッターの刃がアライメント穴26に充填された導電材料に触れない(導電材料が刃に巻き込まれない)程度に設定されることが望ましい。
つまり、各アライメント穴26a〜26eのペアをダイシングにおけるスクライブラインを示すマーカとして利用することができると共に、各アライメント穴26a〜26eのペアの間をダイシングすることで、アライメント穴に充填された導電材料を巻き込むことなくスムーズなダイシングを行うことが可能となる。
ここで、各アライメント穴26のサイズやめっきのやり方によっては、図6(A)に示すように、一部のアライメント穴26の中心部分に欠陥部位50を生じることがある。つまり、めっきによる欠損部位50がないアライメント穴26と、欠損部位50があるアライメント穴26とが混在して形成される場合がある。
このように一部のアライメント穴26に欠損部位50が生じた場合、図中に示すように、露光装置24で取れる波形にノイズが発生し、アライメント穴26とシリコンとのエッジ部分を正確に検出することができず、アライメント穴26をマーカとして認識できなくなってしまう。また、全てのアライメント穴26に同様の欠損部位50が生じている場合は、当該欠損部位50が生じていることを前提として露光装置24の設定を行うことが可能であるが、一部のアライメント穴26にのみ欠損部位50が生じている場合は、露光装置24の最適な設定ができず、アライメント穴26をマーカとしての認識するのは困難である。
そこで、本実施形態においては、一部のアライメント穴26に欠損部位50が生じている場合であっても、当該アライメント穴26をマーカとして正確に認識できるように、それぞれ対向するアライメント穴26の内側端部が、露光装置24のマーカ検出領域より内側に位置しており、アライメント穴26の中心部に発生するめっきの欠陥部位50とアライメント穴26の内側端部との間隔が、露光装置24が識別可能となるように、アライメント穴26のサイズが設定されて形成されるようにしてもよい。
すなわち、図6(B)に示すように、対向して形成される夫々のアライメント穴26aの内側端部51間の幅が、ダイシング領域dより大きい幅を有すると共に、この内側端部51が、露光装置24がマーカとして検出可能なマーカ検出領域の幅Wよりも内側に位置するように形成され、欠損部位50の内側端部52とアライメント穴26aの内側端部51とが露光装置により識別可能となるように、アライメント穴26aの幅Xが設定されることが望ましい。
このように、アライメント穴26の幅Xが設定されることで、めっきの一部に欠損部位50が生じているような場合であっても、アライメント穴26をマーカとして正確に認識することができ、露光におけるマスクの位置合わせを正確に行うことができる。より具体的には、マーカ検出領域の幅Wが100μm程度であり、ダイシング領域の幅dが20μm〜70μm、好ましくは50μm程度とし、識別間隔Yが15μm〜40μm、好ましくは25μm程度となるように、アライメント穴の幅Xが設定される。こうすることで、必要最小限の領域を利用して、正確な位置合わせを実現することが可能となる。
なお、本実施形態に係るシリコンウエハに形成されたアライメント穴26は、露光におけるマスクの位置合わせを行うためのマーカ以外にも、チップを積層する際の位置合わせ用のマーカとしても利用可能である。
すなわち、チップを複数層に積層する際に、下層のアライメント穴26をマーカとしてカメラで認識し、それをアライメントマーカとして利用することで、上層のチップの位置合わせを行うことができる。
また、積層後にX線を用いてアライメント穴26を撮像することで、位置決めの精度を確認することができる。
21 シリコンウエハ
22a,22b 薄膜層
23a,23b 感光剤
24 露光装置
25 TSV
26(26a〜26e) アライメント穴
31 シリコンチップ領域
32 x座標マーク
33 y,θ座標マーク
50 欠損部位
51 内側端部
52 欠損部位端部

Claims (4)

  1. 表面及び裏面に配線が形成されるシリコンウエハにおいて、
    当該シリコンウエハが、マトリックス状に区画された複数のシリコンチップ領域を有しており、当該各シリコンチップ領域に対応する前記シリコンウエハの表面から裏面まで貫通する貫通孔が形成されており、当該貫通孔が前記シリコンウエハの裏面を露光する場合のアライメントマークであることを特徴とするシリコンウエハ。
  2. 請求項1に記載のシリコンウエハにおいて、
    前記貫通孔が、前記各シリコンチップ領域間を劈開する際のダイシングにおけるスクライブラインを示すマークであることを特徴とするシリコンウエハ。
  3. 請求項2に記載のシリコンウエハにおいて、
    前記貫通孔が、前記スクライブラインの領域を挟んで外側に対向して形成され、対向する当該貫通孔の内側端部が、露光装置のマーカ検出領域より内側に位置しており、前記貫通孔の中心部に発生するめっきの欠陥部位と前記内側端部との間隔が、前記露光装置が識別可能となるように、前記貫通孔が形成されていることを特徴とするシリコンウエハ。
  4. シリコンウエハの表面側を露光する場合に、位置合わせのためのマークとして表面側から裏面側に貫通する貫通孔を形成する表面露光工程と、
    少なくとも前記貫通孔をめっきするめっき工程と、
    前記貫通孔をアライメントマークとして前記シリコンウエハの裏面側を露光する裏面露光工程とを含むことを特徴とする配線形成方法。
JP2013134655A 2013-06-27 2013-06-27 シリコンウエハ及び配線形成方法 Active JP6202521B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013134655A JP6202521B2 (ja) 2013-06-27 2013-06-27 シリコンウエハ及び配線形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013134655A JP6202521B2 (ja) 2013-06-27 2013-06-27 シリコンウエハ及び配線形成方法

Publications (2)

Publication Number Publication Date
JP2015012054A true JP2015012054A (ja) 2015-01-19
JP6202521B2 JP6202521B2 (ja) 2017-09-27

Family

ID=52304980

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013134655A Active JP6202521B2 (ja) 2013-06-27 2013-06-27 シリコンウエハ及び配線形成方法

Country Status (1)

Country Link
JP (1) JP6202521B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140183A (ja) * 2016-07-27 2021-09-16 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5496358A (en) * 1977-12-24 1979-07-30 Nec Home Electronics Ltd Manufacture of semiconductor device
JPH01214040A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体集積回路の製造方法
JP2007281495A (ja) * 2007-05-17 2007-10-25 Casio Comput Co Ltd 半導体基板の製造方法
JP2008171901A (ja) * 2007-01-09 2008-07-24 Yamaha Corp 配線基板の製造方法
JP2008306012A (ja) * 2007-06-08 2008-12-18 Panasonic Corp 基板およびその製造方法
JP2010192778A (ja) * 2009-02-19 2010-09-02 Sony Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5496358A (en) * 1977-12-24 1979-07-30 Nec Home Electronics Ltd Manufacture of semiconductor device
JPH01214040A (ja) * 1988-02-22 1989-08-28 Nec Corp 半導体集積回路の製造方法
JP2008171901A (ja) * 2007-01-09 2008-07-24 Yamaha Corp 配線基板の製造方法
JP2007281495A (ja) * 2007-05-17 2007-10-25 Casio Comput Co Ltd 半導体基板の製造方法
JP2008306012A (ja) * 2007-06-08 2008-12-18 Panasonic Corp 基板およびその製造方法
JP2010192778A (ja) * 2009-02-19 2010-09-02 Sony Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021140183A (ja) * 2016-07-27 2021-09-16 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP6202521B2 (ja) 2017-09-27

Similar Documents

Publication Publication Date Title
KR20140035783A (ko) 웨이퍼의 스크라이브 라인
TWI715770B (zh) 偏移值之決定方法、圖案之形成方法、微型裝置和微型元件之製造方法及記憶媒體
TW201337616A (zh) 區域分類裝置、基板檢查裝置及區域分類方法
JP2008066381A (ja) 半導体装置及びその製造方法
CN101789386B (zh) 晶片对准的方法
JP6235383B2 (ja) 半導体装置の製造方法および半導体集積回路ウェハ
US8952454B2 (en) SOI wafer and method of manufacturing the same
JP6202521B2 (ja) シリコンウエハ及び配線形成方法
JP2003257828A (ja) 半導体装置の製造方法
JP5538049B2 (ja) フォトマスクと基材との位置合わせ方法および配線回路基板の製造方法
JP2007049067A (ja) 半導体ウェハおよびレチクル
TWI489223B (zh) 基板上的圖案化方法
JP2006332177A (ja) 半導体ウエハ、その製造方法及びマスク
WO2019106501A1 (en) Optical mask validation
US20160043037A1 (en) Mark, semiconductor device, and semiconductor wafer
JP2007081293A (ja) 検査方法、半導体装置の製造方法およびプログラム
JP2021141290A (ja) 半導体装置およびその製造方法
US20150009488A1 (en) Mask distortion measuring apparatus and method of measuring mask distortion
Hirai et al. A study of vertical lithography for high-density 3D structures
TW201517205A (zh) 加工方法
JP2007165347A (ja) 半導体装置の製造方法、ウェハおよびウェハの製造方法
KR102409885B1 (ko) 웨이퍼 정렬 방법, 이러한 정렬 방법을 이용한 웨이퍼 본딩 방법, 및 이러한 정렬 방법을 수행하기 위한 장치
JP5446510B2 (ja) 半導体装置の製造方法及び半導体装置の管理方法
JP2008091367A (ja) 重ね合わせ検査方法
TWI662875B (zh) 線路板的製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160517

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170822

R150 Certificate of patent or registration of utility model

Ref document number: 6202521

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250