JP2015008612A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】電圧変換回路のスイッチング素子の短絡故障時に大電流を遮断できるだけでなく、電圧変換回路やフィルタ回路に含まれるコンデンサの短絡故障時にも大電流を遮断できるようにする。
【解決手段】ＤＣ−ＤＣコンバータ１００は、ＦＥＴ１を有する電圧変換回路２と、ＦＥＴ１またはコンデンサＣ１〜Ｃ３が短絡故障した場合に、電圧変換回路２に大電流が流れるのを阻止する短絡保護用のＦＥＴ３と、ＦＥＴ１またはコンデンサＣ１〜Ｃ３の短絡故障を検出して、ＦＥＴ３をオフさせる検出手段とを備えている。ＦＥＴ１の一端は電源ラインＸに接続され、ＦＥＴ３は、ＦＥＴ１の他端側でＦＥＴ１と直列に接続されている。コンデンサＣ１〜Ｃ３の一端は電源ラインＸに接続され、他端はＦＥＴ１とＦＥＴ３との接続点Ｐに接続されている。検出手段は、接続点Ｐの電圧に基づいて故障を検出する。
【選択図】図１

Description

本発明は、直流電源の電圧を昇圧または降圧して負荷に供給するＤＣ−ＤＣコンバータ（直流−直流変換装置）に関し、特に、回路に短絡故障が発生した場合の保護機能を備えたＤＣ−ＤＣコンバータに関する。

例えば自動車には、各種の車載機器や回路に直流電圧を供給するための電源装置として、ＤＣ−ＤＣコンバータが搭載されている。一般に、ＤＣ−ＤＣコンバータは、スイッチング素子、コイル、コンデンサなどから構成される電圧変換回路（昇圧回路または降圧回路）を有しており、直流電源の電圧を高速でスイッチングすることにより、昇圧または降圧された直流電圧を出力する。

このようなＤＣ−ＤＣコンバータにおいては、短絡などの異常が原因で回路に大電流が流れ、これによって回路素子が破壊されることがある。そこで、異常時の大電流による回路素子の破壊を防止するための保護回路を設けることが、従来から行われている。後掲の特許文献１〜３には、このような保護回路を備えた電源装置が示されている。

特許文献１では、過電圧保護用のＦＥＴ（電界効果トランジスタ）と、逆接続保護用のＦＥＴと、直流電源の電圧を検出する電圧検出回路とが設けられている。そして、電源スイッチがオンの状態で、電圧検出回路による検出電圧が所定値を超えると、過電圧保護用のＦＥＴがオフとなり、電力変換回路の回路素子の破壊が防止される。また、直流電源の正極と負極が逆に接続された状態で、電源スイッチが投入されると、逆接続保護用のＦＥＴがオフとなり、電力変換回路の回路素子の破壊が防止される。

特許文献２では、電源が順方向に接続された場合にオンし、電源が逆方向に接続された場合にオフする、逆接続保護用のＦＥＴを電源供給経路に設けるとともに、このＦＥＴの出力を昇圧する昇圧回路を設けている。そして、昇圧回路の出力に基づいて、ＦＥＴをオンさせることで、電源電圧が低い場合でも、安定した出力電圧を供給できるようにしている。

特許文献３では、出力側の負荷が短絡した場合に流れる大電流により素子が破壊されるのを防止するため、昇圧回路のスイッチング素子に流れる電流を第１基準値に基づいて制限する過電流保護機能と、第１基準値よりも大きい第２基準値に基づいて高速に制限する短絡保護機能とが備わっている。

特開２００５−５１９１９号公報 特開２００６−１４４９１号公報 特開２０１２−１５７１９１号公報

本発明の課題は、電圧変換回路のスイッチング素子の短絡故障時に大電流を遮断できるだけでなく、電圧変換回路やフィルタ回路に含まれるコンデンサの短絡故障時にも大電流を遮断することが可能なＤＣ−ＤＣコンバータを提供することにある。

本発明では、直流電源の正極が接続される入力端子と、負荷が接続される出力端子と、入力端子から出力端子へ至る直流電源の電源ラインと、入力端子と出力端子との間に設けられ、一端が電源ラインに接続された第１のスイッチング素子を有し、第１のスイッチング素子のオン・オフ動作により、直流電源の電圧を昇圧または降圧して負荷へ供給する電圧変換回路と、一端が電源ラインに接続されたコンデンサとを備えたＤＣ−ＤＣコンバータにおいて、第１のスイッチング素子の他端側で当該第１のスイッチング素子と直列に接続された、短絡保護用の第２のスイッチング素子と、第１のスイッチング素子またはコンデンサの短絡故障を検出して、第２のスイッチング素子をオフさせる検出手段とをさらに備えている。コンデンサの他端は、第１のスイッチング素子と第２のスイッチング素子との接続点に接続されている。検出手段は、この接続点の電圧に基づいて故障を検出する。

このような構成によると、第１のスイッチング素子またはコンデンサが短絡故障した場合に流れる大電流により、第１のスイッチング素子と第２のスイッチング素子との接続点の電圧が増大する。そして、この電圧の増大を検出手段が検出すると、第１のスイッチング素子と直列に接続された第２のスイッチング素子がオフとなる。したがって、短絡故障により流れる大電流は、第２のスイッチング素子によって遮断される。これにより、第１のスイッチング素子とコンデンサのいずれが短絡故障した場合でも、大電流が流れる経路に設けられている回路素子を、破壊から保護することができる。

本発明において、入力端子と電圧変換回路との間に入力フィルタが設けられる場合、コンデンサは、この入力フィルタに含まれるノイズ除去用のコンデンサであってもよい。

本発明において、電圧変換回路と出力端子との間に出力フィルタが設けられる場合、コンデンサは、この出力フィルタに含まれるノイズ除去用のコンデンサであってもよい。

本発明において、コンデンサは、第１のスイッチング素子でスイッチングされた電圧を平滑化する、電圧変換回路に含まれる平滑用のコンデンサであってもよい。

本発明において、入力端子と電圧変換回路との間に入力フィルタが設けられ、電圧変換回路と出力端子との間に出力フィルタが設けられる場合、コンデンサは、入力フィルタに含まれるノイズ除去用の第１のコンデンサと、出力フィルタに含まれるノイズ除去用の第２のコンデンサと、第１のスイッチング素子でスイッチングされた電圧を平滑化する、電圧変換回路に含まれる平滑用の第３のコンデンサとを含んでいてもよい。

本発明において、検出手段は、第１のスイッチング素子と第２のスイッチング素子との接続点の電圧を分圧する分圧抵抗と、この分圧抵抗で分圧された電圧が一定値以上のときにオンまたはオフする第３のスイッチング素子とを含んでいてもよい。この場合は、第３のスイッチング素子のオンまたはオフによって、第２のスイッチング素子がオフする。

本発明において、検出手段は、前記の接続点の電圧に基づいて故障の有無を判定し、当該故障が発生したと判定した場合に制御信号を出力する制御部と、この制御信号に基づいてオンまたはオフする第４のスイッチング素子とを含んでいてもよい。この場合は、第４のスイッチング素子のオンまたはオフによって、第２のスイッチング素子がオフする。

本発明において、検出手段を、第１の検出手段と第２の検出手段とから構成してもよい。この場合、第１の検出手段は、前記の接続点の電圧を分圧する分圧抵抗と、この分圧抵抗で分圧された電圧が一定値以上のときにオンまたはオフする第３のスイッチング素子とを含み、第２の検出手段は、前記の接続点の電圧に基づいて故障の有無を判定し、当該故障が発生したと判定した場合に、制御信号を出力する制御部と、この制御信号に基づいてオフまたはオフする第４のスイッチング素子とを含み、第１の検出手段における第３のスイッチング素子のオンまたはオフによって、あるいは、第２の検出手段における第４のスイッチング素子のオンまたはオフによって、第２のスイッチング素子がオフするように構成してもよい。

本発明において、入力端子に直流電源の負極が接続された場合に、電圧変換回路に大電流が流れるのを阻止する、逆接続保護用の第５のスイッチング素子をさらに設け、この第５のスイッチング素子は、第２のスイッチング素子と直列に接続されていて、当該第２のスイッチング素子とグランドとの間に設けられていてもよい。

本発明によれば、電圧変換回路のスイッチング素子の短絡故障時に大電流を遮断できるだけでなく、電圧変換回路やフィルタ回路に含まれるコンデンサの短絡故障時にも大電流を遮断することが可能なＤＣ−ＤＣコンバータを提供することができる。

本発明の実施形態に係るＤＣ−ＤＣコンバータの回路図である。 通常時の電流経路を示した回路図である。 直流電源の逆接続時の電流遮断を説明する回路図である。 ＦＥＴが短絡故障した場合の電流経路を示した回路図である。 短絡故障時の電流遮断を説明する回路図である。 短絡故障時の電流遮断を説明する回路図である。 制御部の動作を示したフローチャートである。 短絡故障発生時の電流および電圧の変化を示したグラフである。 入力フィルタのコンデンサが短絡故障した場合の電流経路を示した回路図である。 電圧変換回路のコンデンサが短絡故障した場合の電流経路を示した回路図である。 出力フィルタのコンデンサが短絡故障した場合の電流経路を示した回路図である。

以下、本発明の実施形態につき、図面を参照しながら説明する。各図において、同一部分または対応部分には同一符号を付してある。

最初に、本発明の実施形態に係るＤＣ−ＤＣコンバータの構成を、図１を参照しながら説明する。ＤＣ−ＤＣコンバータ１００は、入力端子１０、入力フィルタ１、電圧変換回路２、出力フィルタ３、出力端子２０、制御部４、ＦＥＴ駆動回路５、保護回路６、ＦＥＴ制御回路７、短絡検出回路８、逆接続保護用のＦＥＴ２、および短絡保護用のＦＥＴ３を備えている。入力端子１０には直流電源５０の正極が接続され、出力端子２０には負荷７０が接続される。直流電源５０は、例えば自動車に搭載される車両用バッテリであり、負荷７０は、例えばエンジンや車載機器などを制御するＥＣＵ（電子制御ユニット）である。直流電源５０の正極側の電源ラインＸは、入力端子１０から出力端子２０へ至っている。

入力フィルタ１は、コイルＬ１とコンデンサＣ１から構成される公知の回路であって、入力端子１０に接続される直流電源５０のノイズを除去する。コイルＬ１は、電源ラインＸの一部を構成している。コイルＬ１の一端は入力端子１０に接続されており、他端は後述するコイルＬ２の一端に接続されている。コンデンサＣ１の一端は、電源ラインＸにおける、コイルＬ１およびＬ２の接続点に接続されている。コンデンサＣ１の他端は、接続点Ｐに接続されている。この接続点Ｐは、ＦＥＴ１とＦＥＴ３との接続点である。

電圧変換回路２は、コイルＬ２と、コンデンサＣ２と、スイッチング用のＦＥＴ１と、同期整流用のＦＥＴ４とから構成される公知の昇圧回路であって、直流電源５０の電圧を昇圧する。コイルＬ２およびＦＥＴ４は、電源ラインＸの一部を構成している。コイルＬ２の一端は、前述したコイルＬ１の他端に接続されており、コイルＬ２の他端は、ＦＥＴ４のソースｓに接続されている。ＦＥＴ４のドレインｄは、後述するコイルＬ３の一端に接続されており、ＦＥＴ４のゲートｇはＦＥＴ駆動回路５の出力側に接続されている。ＦＥＴ１のドレインｄは、電源ラインＸにおける、コイルＬ２とＦＥＴ４との接続点に接続されている。ＦＥＴ１のソースｓは接続点Ｐに接続されており、ＦＥＴ１のゲートｇはＦＥＴ駆動回路５の出力側に接続されている。コンデンサＣ２の一端は、電源ラインＸにおける、ＦＥＴ４とコイルＬ３との接続点に接続されており、他端は接続点Ｐに接続されている。

ＦＥＴ１は、ＭＯＳ型ＦＥＴであって、ソースｓとドレインｄとの間にダイオードＤ１（寄生ダイオード）が並列に接続されている。ＦＥＴ４も、ＭＯＳ型ＦＥＴであって、ソースｓとドレインｄとの間にダイオードＤ４（寄生ダイオード）が並列に接続されている。

出力フィルタ３は、コイルＬ３とコンデンサＣ３から構成される公知の回路であって、電圧変換回路２の出力に含まれるノイズを除去する。コイルＬ３は、電源ラインＸの一部を構成している。コイルＬ３の一端はＦＥＴ４のドレインｄに接続されており、他端は出力端子２０に接続されている。コンデンサＣ３の一端は、電源ラインＸにおける、コイルＬ３と出力端子２０との接続点に接続されており、他端は接続点Ｐに接続されている。

制御部４は、ＣＰＵやメモリなどから構成されており、ＤＣ−ＤＣコンバータ１００の動作を制御する。また、制御部４は、図示しない上位装置との間で通信を行う。制御部４には、上位装置から昇圧指令などの指令信号が入力される。

ＦＥＴ駆動回路５は、ＦＥＴ１とＦＥＴ４を駆動するための回路であって、制御部４からの信号を受けて、図示したようなパルス信号（ＰＷＭ信号）を、各ＦＥＴのゲートｇへ出力する。ＦＥＴ１とＦＥＴ４は、ＦＥＴ駆動回路５から与えられるパルス信号により、交互にオン・オフする。すなわち、ＦＥＴ１がオンするときはＦＥＴ４がオフとなり、ＦＥＴ４がオンするときはＦＥＴ１がオフとなる。

保護回路６は、抵抗Ｒ１およびＲ２と、ツェナーダイオードＺと、コンデンサＣ４とから構成される。保護回路６の入力側は短絡故障検出ラインａに接続されており、出力側は制御部４に接続されている。短絡故障検出ラインａは、接続点Ｐに接続されている。この保護回路６は、短絡故障検出ラインａを介して制御部４に過大な電圧が印加されるのを防止するために設けられている。

ＦＥＴ制御回路７は、ＦＥＴ２およびＦＥＴ３のオン・オフを制御する回路であって、トランジスタＱ１およびＱ２と、抵抗Ｒ３、Ｒ６およびＲ７とから構成される。トランジスタＱ１のエミッタには、出力端子２０に出力される電圧Ｖｏが供給される。トランジスタＱ１のコレクタは、抵抗Ｒ３を介して、ＦＥＴ３のゲートｇおよびＦＥＴ２のゲートｇに接続されている。トランジスタＱ１のベースは、トランジスタＱ２のコレクタに接続されている。トランジスタＱ２のエミッタはグランドに接続されており、ベースは制御部４に接続されている。抵抗Ｒ６およびＲ７は、トランジスタＱ２のベースとエミッタに跨って設けられている。

短絡検出回路８は、ＦＥＴ１の短絡故障を検出する回路であって、トランジスタＱ３と、抵抗Ｒ４およびＲ５とから構成される。トランジスタＱ３のコレクタは、ＦＥＴ３のゲートｇおよびＦＥＴ２のゲートｇに接続されている。トランジスタＱ３のエミッタは、グランドに接続されている。トランジスタＱ３のベースは、抵抗Ｒ４およびＲ５の接続点に接続されている。抵抗Ｒ４およびＲ５は、接続点Ｐの電圧を分圧する分圧抵抗を構成する。抵抗Ｒ４の一端は、短絡故障検出ラインｂを介して、接続点Ｐに接続されており、他端は抵抗Ｒ５の一端に接続されている。抵抗Ｒ５の他端は、グランドに接続されている。

ＦＥＴ２は、逆接続保護用のＭＯＳ型ＦＥＴであって、ソースｓとドレインｄとの間にダイオードＤ２（寄生ダイオード）が並列に接続されている。ＦＥＴ３は、短絡保護用のＭＯＳ型ＦＥＴであって、ソースｓとドレインｄとの間にダイオードＤ３（寄生ダイオード）が並列に接続されている。

ＦＥＴ１とＦＥＴ２とＦＥＴ３とは、電源ラインＸとグランドとの間に、直列に接続されている。詳しくは、ＦＥＴ１のドレインｄは電源ラインＸに接続され、ソースｓはＦＥＴ３のドレインｄに接続されている。ＦＥＴ３のソースｓはＦＥＴ２のソースｓに接続され、ＦＥＴ２のドレインｄはグランドに接続されている。したがって、ＦＥＴ３は、ＦＥＴ１のソースｓ側でＦＥＴ１と直列に接続されており、ＦＥＴ２は、ＦＥＴ３のソースｓ側でＦＥＴ３と直列に接続されている。また、ＦＥＴ１のダイオードＤ１と、ＦＥＴ３のダイオードＤ３とは、直流電源５０に対して逆方向に接続されており、ＦＥＴ２のダイオードＤ２は、直流電源５０に対して順方向に接続されている。

以上の構成において、ＦＥＴ１は本発明における「第１のスイッチング素子」の一例であり、ＦＥＴ３は「第２のスイッチング素子」の一例である。トランジスタＱ３は本発明における「第３のスイッチング素子」の一例であり、トランジスタＱ１は「第４のスイッチング素子」の一例である。ＦＥＴ２は本発明における「第５のスイッチング素子」の一例である。コンデンサＣ１は本発明における「第１のコンデンサ」の一例であり、コンデンサＣ３は「第２のコンデンサ」の一例であり、コンデンサＣ２は「第３のコンデンサ」の一例である。

短絡故障検出ラインｂおよび短絡検出回路８は、本発明における「検出手段」および「第１の検出手段」の一例である。また、短絡故障検出ラインａ、制御部４、およびＦＥＴ制御回路７は、本発明における「検出手段」および「第２の検出手段」の一例である。

次に、上述した構成からなるＤＣ−ＤＣコンバータ１００の動作について説明する。

まず、通常時の動作について、図２を参照しながら説明する。上位装置（図示省略）より制御部４へ昇圧指令が与えられると、制御部４はＦＥＴ駆動回路５に対して駆動信号を出力する。この駆動信号を受けて、ＦＥＴ駆動回路５は、パルス信号（図１参照）を生成し、このパルス信号をＦＥＴ１とＦＥＴ４のそれぞれのゲートｇへ出力する。また、制御部４は、ＦＥＴ制御回路７へＨ（High）レベルの制御信号を出力する。このＨレベル信号により、ＦＥＴ制御回路７のトランジスタＱ２がオンとなり、トランジスタＱ１もオンとなる。このため、ＦＥＴ２とＦＥＴ３の各ゲートｇに、トランジスタＱ１を介して電圧Ｖｏが与えられるので、ＦＥＴ２とＦＥＴ３は、共にオンとなる。なお、通常時の動作中は、ＦＥＴ２とＦＥＴ３は、常時オンの状態を維持する。一方、トランジスタＱ３はオフ状態にある。

ＦＥＴ１とＦＥＴ４は、前述したように、ＦＥＴ駆動回路５からのパルス信号により交互にオン・オフする。図２において、実線の太矢印は、ＦＥＴ４がオンしたときの電流経路を表しており、破線の太矢印は、ＦＥＴ１がオンしたときの電流経路を表している。ＦＥＴ１とＦＥＴ４のオン・オフ動作によって、入力フィルタ１を介して電圧変換回路２に入力される直流電源５０の電圧がスイッチングされ、コイルＬ２に高電圧が発生する。この高電圧は、ＦＥＴ４のダイオードＤ４で整流され、コンデンサＣ２で平滑化された後、昇圧された直流電圧として、出力フィルタ３を介して負荷７０へ供給される。

次に、直流電源５０が逆接続された場合の動作について、図３を参照しながら説明する。

図３のように、直流電源５０の負極が入力端子１０に接続され、正極がグランドに接続された場合、逆接続保護用のＦＥＴ２がなければ、太矢印で示すような大電流が流れる。これは、ダイオードＤ１およびＤ３が直流電源５０に対して順方向となるため、たとえＦＥＴ１とＦＥＴ３がオフであっても、ダイオードＤ１およびＤ３を通って電流が流れるからである。しかるに、逆接続保護用のＦＥＴ２が設けられていると、ＦＥＴ２のダイオードＤ２は直流電源５０に対して逆方向となるため、太矢印のような電流経路が形成されない。これによって、直流電源５０の逆接続時に、上記電流経路中の回路素子が破壊されるのを未然に防止することができる。

次に、電圧変換回路２のＦＥＴ１が短絡故障した場合の動作について、図４〜図８を参照しながら説明する。

ＦＥＴ１が短絡故障すると、ＦＥＴ１のソースｓ・ドレインｄ間が導通状態に固定され、ＦＥＴ１が常にオンの状態となる。したがって、ＦＥＴ１〜ＦＥＴ３が全てオンとなるので、図４に太矢印で示すように、直流電源５０の正極→コイルＬ１→コイルＬ２→ＦＥＴ１→ＦＥＴ３→ＦＥＴ２→グランド→直流電源５０の負極の経路に大電流が流れる。この大電流によって、接続点Ｐの電位が上昇する。

ここで、上記経路に流れる電流をＩｏとし、ＦＥＴ２およびＦＥＴ３のオン時の抵抗をそれぞれｒ２、ｒ３とすると、接続点Ｐに現われる電圧Ｖｐは、
Ｖｐ＝Ｉｏ・（ｒ２＋ｒ３）
となる。この電圧Ｖｐは、短絡故障検出ラインｂを介して、短絡検出回路８へ与えられる。短絡検出回路８では、抵抗Ｒ４およびＲ５からなる分圧回路により、電圧Ｖｐが分圧される。このため、トランジスタＱ３のベースには、抵抗Ｒ４と抵抗Ｒ５とで分圧された電圧が印加される。このときのトランジスタＱ３のベース電圧Ｖｂは、
Ｖｂ＝Ｖｐ・Ｒ５／（Ｒ４＋Ｒ５）
となる。この電圧Ｖｂは、トランジスタＱ３がオンするために必要なベース電圧以上に設定されているため、図５に示すように、トランジスタＱ３がオンする。その結果、ＦＥＴ２およびＦＥＴ３の各ゲートｇが、トランジスタＱ３を介して、グランドに接続される。したがって、ＦＥＴ２およびＦＥＴ３は、ゲート電圧の低下によって共にオフとなる。

この状態では、ＦＥＴ２のダイオードＤ２は、直流電源５０に対して順方向となるが、ＦＥＴ３のダイオードＤ３は、直流電源５０に対して逆方向となる。したがって、直流電源５０の正極からＦＥＴ１を通ってグランドへ向かう電流経路が形成されなくなり、ＦＥＴ１の短絡故障によって発生した大電流は、ＦＥＴ３（およびダイオードＤ３）によって遮断される。

このようにして、電圧変換回路２のＦＥＴ１が短絡故障した場合、接続点Ｐの電圧Ｖｐが増大してトランジスタＱ３がオンすることにより、ＦＥＴ３がオフとなるので、短絡故障により流れる大電流をＦＥＴ３で遮断することができる。これにより、ＦＥＴ１の短絡故障時に、大電流が流れる経路に設けられている回路素子を破壊から保護することができる。

一方、接続点Ｐの電圧Ｖｐは、短絡故障検出ラインａおよび保護回路６を介して、制御部４へも与えられる。制御部４は、この電圧Ｖｐに基づいて、ＦＥＴ１の短絡故障の有無を判定する。以下、制御部４の動作を、図７のフローチャートに従って説明する。図７の各ステップは、制御部４のＣＰＵにより、一定周期で反復実行される。

制御部４には、短絡故障検出ラインａを介して、接続点Ｐの電圧Ｖｐに応じた電圧Ｖｄが入力される。制御部４は、ステップＳ１において、この電圧Ｖｄを検出する。次に、制御部４は、ステップＳ２において、検出した電圧Ｖｄを閾値αと比較する。この閾値αは、制御部４に備わるメモリに予め設定されている。次に、制御部４は、ステップＳ３において、電圧Ｖｄが閾値α以上であるか否かを判定する。

ＦＥＴ１が短絡故障すると、図８（ａ）のように接続点Ｐの電流Ｉｐが増大して、電圧Ｖｐが上昇する結果、制御部４で検出される電圧Ｖｄも、これに応じて図８（ｂ）のように増大する。制御部４は、ステップＳ３の判定の結果、電圧Ｖｄが閾値α以上である場合は（ステップＳ３；ＹＥＳ）、ＦＥＴ１が短絡故障したと判定する。そして、制御部４は、次のステップＳ４において、図６に示すように、ＦＥＴ制御回路７へＬ（Low）レベルの制御信号を出力する。つまり、制御部４からＦＥＴ制御回路７へ与えられる制御信号が、Ｈレベル信号からＬレベル信号に切り替わる。一方、ステップＳ３の判定の結果、電圧Ｖｄが閾値α未満である場合は（ステップＳ３；ＮＯ）、ステップＳ４を実行することなく処理を終了する。

ステップＳ４で制御部４から出力されるＬレベル信号により、図６に示すように、ＦＥＴ制御回路７のトランジスタＱ２はオフとなり、トランジスタＱ１もオフとなる。なお、この時点では、前述した短絡検出回路８におけるトランジスタＱ３のオンにより、ＦＥＴ２およびＦＥＴ３はすでにオフとなっている。したがって、トランジスタＱ１のオフによって、ＦＥＴ２とＦＥＴ３の状態は変化しない。しかしながら、何らかの原因により、短絡検出回路８のトランジスタＱ３がオンしなかった場合は、トランジスタＱ１のオフによって、ＦＥＴ２とＦＥＴ３をオフにすることができる。

このように、本実施形態では、短絡故障検出ラインｂと短絡検出回路８とからなる第１の検出手段と、短絡故障検出ラインａと制御部４とＦＥＴ制御回路７とからなる第２の検出手段とを設けて、ＦＥＴ１の短絡故障を検出する手段を２重化している。第１の検出手段は、ハードウェア（トランジスタＱ３と、抵抗Ｒ４およびＲ５）のみから構成されるので、短絡故障検出までの時間が短い。これに対して、第２の検出手段は、制御部４でＣＰＵによるソフトウェア処理が必要なため、第１の検出手段に比べて短絡故障検出までの時間が長くなる。したがって、ＦＥＴ１の短絡故障が発生した場合は、まず、第１の検出手段において、短絡検出回路８が動作してＦＥＴ２とＦＥＴ３をオフにし、その後、第２の検出手段において、制御部４とＦＥＴ制御回路７が動作して、短絡検出回路８の異常時のバックアップを行うことになる。このため、短絡故障の発生時に、大電流遮断の信頼性を高めることができる。

次に、コンデンサＣ１〜Ｃ３が短絡故障した場合の動作について、図９〜図１１を参照しながら説明する。コンデンサＣ１〜Ｃ３に短絡故障が発生すると、各コンデンサの直流抵抗は、ほぼゼロとなる。

入力フィルタ１のコンデンサＣ１が短絡故障すると、図９に太矢印で示すように、直流電源５０の正極→コイルＬ１→コンデンサＣ１→ＦＥＴ３→ＦＥＴ２→グランド→直流電源５０の負極の経路に大電流が流れる。この大電流によって、接続点Ｐの電位が上昇する。したがって、ＦＥＴ１が短絡故障した場合と同じ原理によって、ＦＥＴ２およびＦＥＴ３が共にオフとなるので、コンデンサＣ１の短絡故障により発生した大電流は、ＦＥＴ３によって遮断される。

電圧変換回路２のコンデンサＣ２が短絡故障すると、図１０に太矢印で示すように、直流電源５０の正極→コイルＬ１→コイルＬ２→ＦＥＴ４→コンデンサＣ２→ＦＥＴ３→ＦＥＴ２→グランド→直流電源５０の負極の経路に大電流が流れる。この大電流によって、接続点Ｐの電位が上昇する。したがって、図９の場合と同様に、ＦＥＴ２およびＦＥＴ３が共にオフとなるので、コンデンサＣ２の短絡故障により発生した大電流は、ＦＥＴ３によって遮断される。

出力フィルタ３のコンデンサＣ３が短絡故障すると、図１１に太矢印で示すように、直流電源５０の正極→コイルＬ１→コイルＬ２→ＦＥＴ４→コイルＬ３→コンデンサＣ３→ＦＥＴ３→ＦＥＴ２→グランド→直流電源５０の負極の経路に大電流が流れる。この大電流によって、接続点Ｐの電位が上昇する。したがって、図９の場合と同様に、ＦＥＴ２およびＦＥＴ３が共にオフとなるので、コンデンサＣ３の短絡故障により発生した大電流は、ＦＥＴ３によって遮断される。

また、電圧変換回路２のＦＥＴ１と、コンデンサＣ１〜Ｃ３の一部（または全部）とが共に短絡故障した場合は、図４に太矢印で示した電流経路と、図９〜図１１に太矢印で示した電流経路とが形成される。この場合も、流れる大電流によって接続点Ｐの電位が上昇するので、ＦＥＴ３がオフとなって大電流を遮断できることは言うまでもない。

このように、本実施形態では、コンデンサＣ１〜Ｃ３の一端が電源ラインＸに接続され、他端がＦＥＴ１とＦＥＴ３との接続点Ｐに接続されていて、接続点Ｐの電圧が増大するとＦＥＴ３がオフするようになっている。したがって、ＦＥＴ１が短絡故障した場合だけでなく、コンデンサＣ１〜Ｃ３が短絡故障した場合にも、同じＦＥＴ３によって大電流を遮断することが可能となる。

本発明では、以上述べた以外にも種々の実施形態を採用することができる。例えば、前記の実施形態では、ＦＥＴ１またはコンデンサＣ１〜Ｃ３が短絡故障した場合に、短絡検出回路８のトランジスタＱ３がオンすることで、ＦＥＴ２およびＦＥＴ３がオフして、大電流を遮断するようにした。これに代えて、ＦＥＴ１またはコンデンサＣ１〜Ｃ３が短絡故障した場合に、短絡検出回路８のトランジスタがオフすることで、ＦＥＴ２およびＦＥＴ３がオフするような回路構成を採用してもよい。

また、前記の実施形態では、ＦＥＴ制御回路７のトランジスタＱ１がオンすることで、ＦＥＴ２およびＦＥＴ３をオンさせたが、ＦＥＴ制御回路７のトランジスタがオフすることで、ＦＥＴ２およびＦＥＴ３がオンするような回路構成を採用してもよい。この場合は、ＦＥＴ１またはコンデンサＣ１〜Ｃ３が短絡故障すると、ＦＥＴ制御回路７のトランジスタはオンとなる。

また、前記の実施形態では、電圧変換回路２において、コイルＬ２に発生した高電圧を整流するために、ダイオードＤ４を有する同期整流用のＦＥＴ４を設けたが、ＦＥＴ４に代えて通常のダイオードを用いてもよい。

また、前記の実施形態では、スイッチング素子としてＦＥＴを用いたが、ＦＥＴに代えてトランジスタを用いてもよい。同様に、前記の実施形態におけるトランジスタＱ１〜Ｑ３の代わりに、ＦＥＴを用いてもよい。さらに、ＦＥＴに代えて、ＩＧＢＴ（絶縁ゲート型トランジスタ）などのスイッチング素子を用いてもよい。

また、前記の実施形態では、接続点Ｐとグランドとの間において、ＦＥＴ２をグランド側に配置し、ＦＥＴ３を電源側に配置したが、これを逆にして、ＦＥＴ２を電源側に配置し、ＦＥＴ３をグランド側に配置してもよい。この場合でも、ＦＥＴ３はＦＥＴ２を介してＦＥＴ１に接続されるので、接続点Ｐが、ＦＥＴ１とＦＥＴ３との接続点であることに変わりはない。

また、前記の実施形態では、ＦＥＴ１またはコンデンサＣ１〜Ｃ３の短絡故障を検出する手段として、短絡故障検出ラインｂと短絡検出回路８とからなる第１の検出手段と、短絡故障検出ラインａと制御部４とＦＥＴ制御回路７とからなる第２の検出手段とを設けたが、第１の検出手段と第２の検出手段の一方のみを設けてもよい。第２の検出手段のみを設けた場合は、ＦＥＴ制御回路７のトランジスタＱ１がオフすることで、ＦＥＴ２およびＦＥＴ３がオフとなって、大電流が遮断される。この場合も、ＦＥＴ制御回路７のトランジスタのオンによって、ＦＥＴ２およびＦＥＴ３がオフするような回路構成を採用してもよい。

また、前記の実施形態では、電圧変換回路２を昇圧回路で構成したが、変換する電圧の仕様に応じて、電圧変換回路２を降圧回路で構成してもよい。

また、前記の実施形態では、車両に搭載されるＤＣ−ＤＣコンバータ１００を例に挙げたが、本発明は、これ以外の用途に用いられるＤＣ−ＤＣコンバータにも適用することができる。

２ 電圧変換回路
４ 制御部
７ ＦＥＴ制御回路
８ 短絡検出回路
１０ 入力端子
２０ 出力端子
５０ 直流電源
７０ 負荷
１００ ＤＣ−ＤＣコンバータ
ａ、ｂ 短絡故障検出ライン
Ｃ１ ノイズ除去用のコンデンサ（第１のコンデンサ）
Ｃ２ 平滑用のコンデンサ（第３のコンデンサ）
Ｃ３ ノイズ除去用のコンデンサ（第２のコンデンサ）
ＦＥＴ１ スイッチング用のＦＥＴ（第１のスイッチング素子）
ＦＥＴ２ 逆接続保護用のＦＥＴ（第５のスイッチング素子）
ＦＥＴ３ 短絡保護用のＦＥＴ（第２のスイッチング素子）
Ｐ 接続点
Ｒ４、Ｒ５ 分圧抵抗
Ｑ３ トランジスタ（第３のスイッチング素子）
Ｑ１ トランジスタ（第４のスイッチング素子）
Ｘ 直流電源の正極側の電源ライン

Claims (9)

1. 直流電源の正極が接続される入力端子と、
   負荷が接続される出力端子と、
   前記入力端子から前記出力端子へ至る、前記直流電源の電源ラインと、
   前記入力端子と前記出力端子との間に設けられ、一端が前記電源ラインに接続された第１のスイッチング素子を有し、前記第１のスイッチング素子のオン・オフ動作により、前記直流電源の電圧を昇圧または降圧して前記負荷へ供給する電圧変換回路と、
   一端が前記電源ラインに接続されたコンデンサと、
   を備えたＤＣ−ＤＣコンバータにおいて、
   前記第１のスイッチング素子の他端側で、当該第１のスイッチング素子と直列に接続された、短絡保護用の第２のスイッチング素子と、
   前記第１のスイッチング素子または前記コンデンサの短絡故障を検出して、前記第２のスイッチング素子をオフさせる検出手段と、をさらに備え、
   前記コンデンサの他端は、前記第１のスイッチング素子と前記第２のスイッチング素子との接続点に接続されており、
   前記検出手段は、前記接続点の電圧に基づいて故障を検出する、ことを特徴とするＤＣ−ＤＣコンバータ。
2. 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
   前記入力端子と前記電圧変換回路との間に設けられた入力フィルタをさらに備え、
   前記コンデンサは、前記入力フィルタに含まれるノイズ除去用のコンデンサである、ことを特徴とするＤＣ−ＤＣコンバータ。
3. 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
   前記電圧変換回路と前記出力端子との間に設けられた出力フィルタをさらに備え、
   前記コンデンサは、前記出力フィルタに含まれるノイズ除去用のコンデンサである、ことを特徴とするＤＣ−ＤＣコンバータ。
4. 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
   前記コンデンサは、前記第１のスイッチング素子でスイッチングされた電圧を平滑化する、前記電圧変換回路に含まれる平滑用のコンデンサである、ことを特徴とするＤＣ−ＤＣコンバータ。
5. 請求項１に記載のＤＣ−ＤＣコンバータにおいて、
   前記入力端子と前記電圧変換回路との間に設けられた入力フィルタと、
   前記電圧変換回路と前記出力端子との間に設けられた出力フィルタと、をさらに備え、
   前記コンデンサは、
   前記入力フィルタに含まれるノイズ除去用の第１のコンデンサと、
   前記出力フィルタに含まれるノイズ除去用の第２のコンデンサと、
   前記第１のスイッチング素子でスイッチングされた電圧を平滑化する、前記電圧変換回路に含まれる平滑用の第３のコンデンサとを含む、ことを特徴とするＤＣ−ＤＣコンバータ。
6. 請求項１ないし請求項５のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
   前記検出手段は、
   前記接続点の電圧を分圧する分圧抵抗と、
   前記分圧抵抗で分圧された電圧が一定値以上のときにオンまたはオフする第３のスイッチング素子と、を含み、
   前記第３のスイッチング素子のオンまたはオフによって、前記第２のスイッチング素子がオフする、ことを特徴とするＤＣ−ＤＣコンバータ。
7. 請求項１ないし請求項５のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
   前記検出手段は、
   前記接続点の電圧に基づいて故障の有無を判定し、当該故障が発生したと判定した場合に、制御信号を出力する制御部と、
   前記制御信号に基づいてオンまたはオフする第４のスイッチング素子と、を含み、
   前記第４のスイッチング素子のオンまたはオフによって、前記第２のスイッチング素子がオフする、ことを特徴とするＤＣ−ＤＣコンバータ。
8. 請求項１ないし請求項５のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
   前記検出手段は、第１の検出手段および第２の検出手段からなり、
   前記第１の検出手段は、
   前記接続点の電圧を分圧する分圧抵抗と、
   前記分圧抵抗で分圧された電圧が一定値以上のときにオンまたはオフする第３のスイッチング素子と、を含み、
   前記第２の検出手段は、
   前記接続点の電圧に基づいて故障の有無を判定し、当該故障が発生したと判定した場合に、制御信号を出力する制御部と、
   前記制御信号に基づいてオフまたはオフする第４のスイッチング素子と、を含み、
   前記第１の検出手段における前記第３のスイッチング素子のオンまたはオフによって、あるいは、前記第２の検出手段における前記第４のスイッチング素子のオンまたはオフによって、前記第２のスイッチング素子がオフする、ことを特徴とするＤＣ−ＤＣコンバータ。
9. 請求項１ないし請求項８のいずれかに記載のＤＣ−ＤＣコンバータにおいて、
   前記入力端子に前記直流電源の負極が接続された場合に、前記電圧変換回路に大電流が流れるのを阻止する、逆接続保護用の第５のスイッチング素子をさらに備え、
   前記第５のスイッチング素子は、前記第２のスイッチング素子と直列に接続されていて、当該第２のスイッチング素子とグランドとの間に設けられている、ことを特徴とするＤＣ−ＤＣコンバータ。

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