JP2015005842A - 差動増幅回路 - Google Patents

Abstract

【課題】低電源電圧で安定に動作する簡易な構成の差動増幅回路を提供する。【解決手段】第１の電源電圧が印加されて動作し、対をなす入力信号の差電圧を増幅する差動増幅器と、外部から給電される第２の電源電圧が印加されて動作して前記差動増幅器の出力を反転増幅して外部出力する反転増幅器と、前記第２の電源電圧から該第２の電源電圧よりも高い前記第１の電源電圧を生成して前記差動増幅器に印加する昇圧回路とを備える。そして前記外部から給電される第２の電源電圧に基づいて、前記差動増幅器に必要な電源電圧と前記反転増幅器に必要な電源電流とを同時に満足させる。【選択図】 図１

Description

本発明は、低電源電圧で安定に動作する差動増幅回路に関する。

差動増幅回路は、例えば比較器（コンパレータ）や演算増幅器（オペアンプ）等の各種電子回路における主体部を構成する要素として幅広く用いられる。また最近では、例えば車両や船舶等に搭載されて各種のセンサ情報の検出等に用いられる、低電源電圧・低消費電力型の差動増幅回路も種々開発されている。この種の差動増幅回路１は、例えば図４に概略構成を示すように、対をなす入力信号の差電圧を増幅する差動増幅器２と、該差動増幅器の出力を反転増幅して外部出力する反転増幅器３とを備えて構成される。

ちなみに前記差動増幅器２は、例えば図５に示すように、差動対をなす第１および第２のトランジスタ（ＭＯＳ-ＦＥＴ）２ａ,２ｂと、これらのＭＯＳ-ＦＥＴ２ａ,２ｂの負荷をなす第３および第４のトランジスタ（ＭＯＳ-ＦＥＴ）２ｃ,２ｄとを備える。更に前記差動増幅器２は、前記ＭＯＳ-ＦＥＴ２ａ,２ｂからなる差動対の電流源をなす第５のトランジスタ（ＭＯＳ-ＦＥＴ）２ｅとを備えて構成される（例えば特許文献１を参照）。

具体的には前記ＭＯＳ-ＦＥＴ２ａ,２ｂはｎチャネルのエンハンスメント型のものからなり、各ドレインに前記ＭＯＳ-ＦＥＴ２ｃ,２ｄをそれぞれ接続すると共にソースを相互に接続し、各ゲートを一対の信号入力端子（ＩＮ１,ＩＮ２）とした差動対を構成する。また負荷をなす前記ＭＯＳ-ＦＥＴ２ｃ,２ｄは、ｎチャネルのデプレッション型のものからなり、そのソースをゲートにそれぞれ接続すると共に、各ドレインを正極側の電源端子（＋Ｖ）に接続して設けられる。そして前記ＭＯＳ-ＦＥＴ２ｅは、そのドレインを前記ＭＯＳ-ＦＥＴ２ａ,２ｂのソースに接続すると共に、ソースを負極側の電源端子（−Ｖ）に接続し、ゲートに所定のバイアス電圧（ＶＧ）が印加されて定電流源として動作するｎチャネルのエンハンスメント型のものからなる。

ちなみに前記ＭＯＳ-ＦＥＴ２ｅのゲートに印加するバイアス電圧（ＶＧ）は、該ＭＯＳ-ＦＥＴ２ｅのドレイン・ソース間に流れる飽和電流が、前記ＭＯＳ-ＦＥＴ２ｃ,２ｄの各ドレイン・ソース間にそれぞれ流れる飽和電流よりもやや大きくなるように、例えば１.５倍程度となるように設定される。

また前記反転増幅器３は、例えば図６に示すように、第６のトランジスタ（ＭＯＳ-ＦＥＴ）３ａを負荷として備えた第７のトランジスタ（ＭＯＳ-ＦＥＴ）３ｂにより構成される。ちなみに負荷をなす前記ＭＯＳ-ＦＥＴ３ａは、ｎチャネルのデプレッション型のものからなり、そのソースをゲートに接続すると共に、ドレインを正極側の電源端子（＋Ｖ）に接続して設けられる。また前記ＭＯＳ-ＦＥＴ３ｂは、例えばｎチャネルのエンハンスメント型のものからなり、そのドレインに前記ＭＯＳ-ＦＥＴ３ａを接続すると共にソースを前記負極側の電源端子（−Ｖ）に接続して構成される。そして前記ＭＯＳ-ＦＥＴ３ｂは、そのゲートに前記差動増幅器２からの出力信号を受けて反転動作し、そのドレイン電圧を出力電圧として外部に出力する。

特開２００７−１０９０３４号公報

ところで上述した構成の差動増幅回路１の入力端子ＩＮ２に基準電圧Ｖrefを設定し、該差動増幅回路１の入力端子ＩＮ１に入力電圧Ｖinを与えて該差動増幅回路１をコンパレータとして用いる場合について考察する。前記入力電圧Ｖinと前記基準電圧Ｖrefの関係が[Ｖin＞Ｖref]であるとき、図５に示す差動増幅器２における前記第２のＭＯＳ−ＦＥＴ２ｂを遮断（オフ）する為には、第５のＭＯＳ-ＦＥＴ２ｅのドレイン・ソース間電圧Ｖds(ｅ)と該ＭＯＳ-ＦＥＴ２ｂの動作閾値電圧Ｖth(ｂ)とは、前記基準電圧Ｖrefに関して
Ｖds(ｅ) ＞ Ｖref−Ｖth(ｂ) …(１)
なる条件を満たすことが必要である。

また前記差動増幅器２の出力電圧Ｖoutが前記負極側の電源端子（−Ｖ）に加えられる電圧Ｖ(-)に最も近付く上での条件は、前記ＭＯＳ-ＦＥＴ２ｃのドレイン・ソース間電圧Ｖds(ｃ)がピンチオフしている状態である。このピンチオフ条件は、前記ＭＯＳ-ＦＥＴ２ｃのドレイン・ソース間電圧Ｖds(ｃ)と該ＭＯＳ-ＦＥＴ２ｃの動作閾値電圧Ｖth(ｃ)との間の
Ｖds(ｃ) ＞ −Ｖth(ｃ) …(２)
なる関係として示される。

従ってこれらの各条件(１),(２)を満たす前記差動増幅回路１（差動増幅器２）の電源電圧Ｖccは、前記正極側の電源端子（＋Ｖ）に加えられる電圧をＶ(+)としたとき、
Ｖcc ＝ Ｖ(+)−Ｖ(-) ＞ Ｖds(ｅ)＋｛−Ｖds(ｃ)｝
なる条件、つまり
Ｖcc ＞ Ｖref―Ｖth(ｂ)−Ｖth(ｃ) …(３)
なる条件を満たすことが必要となる。

具体的には前記第２のＭＯＳ-ＦＥＴ２ｂの動作閾値電圧Ｖth(ｂ)が１Ｖであり、前記第３のＭＯＳ-ＦＥＴ２ｃの動作閾値電圧Ｖth(ｃ)が−２Ｖであり、また前記基準電圧Ｖrefを１.５Ｖに設定した場合、上式(３)から前記差動増幅器２の駆動に必要な電源電圧Ｖccは２.５Ｖ以上であることが必要条件として求められる。

一方、前記反転増幅器３においては、図６に示す前記ＭＯＳ-ＦＥＴ３ｂのゲートに加わる電圧（前記差動増幅器２の出力電圧）が該ＭＯＳ-ＦＥＴ３ｂの動作閾値電圧Ｖth(ｂ)よりも大きいとき、前記ＭＯＳ-ＦＥＴ３ａのドレイン・ソース間電圧Ｖds(ａ)がピンチオフしていることが望ましい。このピンチオフ条件は、前記ＭＯＳ-ＦＥＴ３ａのドレイン・ソース間電圧Ｖds(ａ)と該ＭＯＳ-ＦＥＴ３ａの動作閾値電圧Ｖth(ａ)との間の
Ｖds(ａ) ＞ −Ｖth(ａ) …(４)
なる関係として示される。

そして前記反転増幅器３の電源電圧Ｖddとしては、前記正極側の電源端子（＋Ｖ）に加えられる電圧をＶ(+)としたとき、
Ｖdd ＝ Ｖ(+)−Ｖ(-) ＞ Ｖds(ａ)
なる条件、つまり
Ｖdd ＞ −Ｖth(ａ) …(５)
なる条件を満たすことが必要となる。従って前記ＭＯＳ-ＦＥＴ２ｃ,２ｄ,３ａの各動作閾値電圧Ｖth(ｃ)，Ｖth(ｄ)，Ｖth(ａ)が互いに等しいと看做したとき、前記差動増幅器２の電源電圧Ｖccは、前記反転増幅器３が必要とする電源電圧Ｖddよりも［Ｖref―Ｖth(ｂ)］以上高いことが必要である。

また前記差動増幅回路１の前記差動増幅器２においては、専ら、前記ＭＯＳ-ＦＥＴ２ｃ，２ｄのμＡオーダーのドレイン・ソース間電流だけであり、その消費電流は非常に小さい。しかし前記反転増幅器３においては、その出力端子ＯＵＴに接続される負荷（図示せず）にも電流が流れる。従って、例えば前記反転増幅器３の電源電圧Ｖddが３Ｖであり、負荷が１０ｋΩで或る場合には、前記反転増幅器３には３００μＡもの電流が流れる。

これ故、前述した前記差動増幅器２および前記反転増幅器３に対する電源電圧条件を満たし、且つ前記反転増幅器３に対する出力電流条件を満たした上でその低消費電流化を図るには、例えば前記差動増幅器２および前記反転増幅器３のそれぞれに対して独立した電源系を設けることが必要となる。しかしこの種の差動増幅回路１に対して２系統の電源系を設けることはその汎用性を損なうばかりでなく、使用勝手を妨げる要因ともなる。

本発明はこのような事情を考慮してなされたもので、その目的は、前記差動増幅器に必要な電源電圧と前記反転増幅器に必要な電源電流とを同時に、且つ簡易に確保することができ、低電源電圧で安定に動作することのできる簡易な構成の差動増幅回路を提供することにある。

上述した目的を達成するべく本発明に係る差動増幅回路は、対をなす入力信号の電圧レベルに見合う第１の電源電圧が印加されて動作して、前記対をなす入力信号の差電圧を増幅する差動増幅器と、
外部から給電される第２の電源電圧が印加されて動作して前記差動増幅器の出力を反転増幅し、所定の出力電流余裕を以て外部出力する反転増幅器と、
更に前記第２の電源電圧から該第２の電源電圧よりも高い前記第１の電源電圧を生成して前記差動増幅器に印加する昇圧回路とを備えたことを特徴としている。

好ましくは前記昇圧回路は、前記第２の電源電圧を受けて発振動作する発振器と、この発振器の出力を受けて前記第２の電源電圧から前記第１の電源電圧を生成するチャージポンプ回路を含んで構成される。

ちなみに前記発振器は、例えばループをなして直接に接続された３個以上の奇数個の論理反転回路からなり、これらの各論理反転回路の動作応答遅れを利用して発振動作するリングオシレータとして実現される。

また前記チャージポンプ回路は、例えば前記発振器の出力を反転する論理反転回路と、この論理反転回路の出力端に一端を接続した第１のコンデンサと、この第１のコンデンサの他端に前記第２の電源電圧を印加する第１のダイオードと、第２のダイオードを介して前記第１のコンデンサに蓄積された電荷が転送されて充電される第２のコンデンサとを備え、前記論理反転回路の繰り返し反転動作に伴って前記第２のコンデンサに前記第２の電源電圧の２倍の電圧を蓄積して前記第１の電源電圧を生成するように構成される。

好ましくは前記差動増幅器は、例えば差動対をなす第１および第２のトランジスタと、これらの第１および第２のトランジスタの負荷をなす第３および第４のトランジスタと、前記第１および第２のトランジスタからなる前記差動対の電流源をなす第５のトランジスタとを備えて構成される。具体的には前記差動対をなす第１および第２のトランジスタ、並びに前記第５のトランジスタを、例えばそれぞれｎチャネルのエンハンスメント型ＭＯＳ-ＦＥＴとして実現し、また前記第３および第４のトランジスタについては、それぞれｎチャネルのデプレッション型ＭＯＳ-ＦＥＴとして実現することが好ましい。

上記構成の差動増幅回路によれば、前記反転増幅器は、外部から給電される第２の電源電圧が印加されて動作し、また前記差動増幅器は、前記昇圧回路にて前記第２の電源電圧を昇圧した前記第１の電源電圧が印加されて動作する。従って前記差動増幅器は、前記反転増幅器よりも高い電源電圧（第２の電源電圧）を受けて動作することになり、前述した電圧条件の下で入力信号を差動増幅することが可能となる。また前記反転増幅器は、外部から給電される前記第２の電源電圧が印加されて動作することで、その出力電流を十分に確保することが可能となる。

しかも前記昇圧回路を、例えばリングオシレータからなる発振器と、この発振器の出力を受けて前記第２の電源電圧を昇圧するチャージポンプ回路とにより構成することで、前記差動増幅器を駆動するのに必要な前記第１の電源電圧を、簡易にして効率的に生成することができる。特に前記発振器および前記チャージポンプ回路を、例えば前記反転増幅器と同様な構成の論理反転回路を用いて構成することができる。従って前記発振器および前記チャージポンプ回路を含めて前記差動増幅器および反転増幅器を一体に集積回路化した差動増幅回路を構築する上で好適であり、その実用的利点が多大である。

本発明の一実施形態に係る差動増幅回路の概略構成図。 図１に示す差動増幅回路における発振器の構成例を示す図。 図１に示す差動増幅回路におけるチャージポンプ回路の構成例を示す図。 従来の差動増幅回路の一例を示す概略構成図。 図４に示す差動増幅回路における差動増幅器の構成例を示す図。 図４に示す差動増幅回路における反転増幅器の構成例を示す図。

以下、図面を参照して本発明の一実施形態に係る差動増幅回路について説明する。

図１はこの実施形態に係る差動増幅回路１０の概略構成図で、図４に示す従来の差動増幅回路１と同一部分には同一符号を付して示している。従って同一部分についての繰り返し説明は省略する。この差動増幅回路１０が特徴とするところは、前記差動増幅器２および前記反転増幅器３に加えて、発振器４およびチャージポンプ回路５を備える点にある。これらの発振器４およびチャージポンプ回路５は、該差動増幅回路１０の前述した正極側および負極側の電源端子（＋Ｖ）,（−Ｖ）間に加えられる電源電圧を昇圧して、前記差動増幅器２が必要とする電源電圧を生成する昇圧回路６を形成する。

即ち、前記正極側および負極側の電源端子（＋Ｖ）,（−Ｖ）間に給電される電源電圧Ｖddは、前記反転増幅器３を駆動する第２の電源電圧として該反転増幅器３に印加される。また前記電源電圧Ｖddは、前記発振器４および前記チャージポンプ回路５をそれぞれ駆動する電圧として該発振器４およびチャージポンプ回路５にそれぞれ印加される。そして前記発振器４および前記チャージポンプ回路５からなる前記昇圧回路６は、前記電源電圧Ｖddを昇圧した電源電圧Ｖcc（Ｖcc＞Ｖdd）を生成するように構成され、この電源電圧Ｖccが前記差動増幅器を駆動する第１の電源電圧として該差動増幅器２に印加されるように設けられる。

ここで前記発振器４は、例えば図２に示すようにループをなして直接に接続された３個以上の奇数個の論理反転回路、例えば５個の論理反転回路４ａ〜４ｅにより構成されたリングオシレータからなる。この発振器（リングオシレータ）４は、前記各論理反転回路４ａ〜４ｅの動作応答遅れを伴う信号伝達特性を利用して発振動作するものである。ちなみに前記各論理反転回路４ａ〜４ｅは、例えば図６に示した前記反転増幅器３と実質的に同様に構成される回路として実現される。従って前記第２の電源電圧Ｖddが印加されることで、前記各論理反転回路４ａ〜４ｅの動作応答遅れにより規定される周波数で発振動作し、その出力Ｐoutとして所定の周期で反転するパルス信号を得る。

これに対して前記チャージポンプ回路５は、例えば図３に示すように前記発振器４から出力されるパルス信号を反転する論理反転回路５ａと、この論理反転回路５ａの出力端に一端を接続した第１のコンデンサ５ｂと、この第１のコンデンサ５ｂの他端に前記第２の電源電圧Ｖddを印加する第１のダイオード５ｃとを備える。更に前記チャージポンプ回路５は、第２のダイオード５ｄを介して前記第１のコンデンサ５ｂに蓄積された電荷が転送されて充電される第２のコンデンサ５ｅを備えて構成される。ちなみに前記論理反転回路５ａは、前記発振器（リングオシレータ）４における前記各論理反転回路４ａ〜４ｅと同様に、例えば図６に示した前記反転増幅器３と実質的に同様に構成される回路として実現される。

このように構成された前記チャージポンプ回路５は、前記論理反転回路５ａに入力されるパルス信号が［Ｈ］レベルのとき、該論理反転回路５ａの出力を［Ｌ］レベルとして前記第１のコンデンサ５ｂに前記第１のダイオード５ｃを介して前記第２の電源電圧Ｖddを蓄積する。そしてパルス信号が［Ｌ］レベルに反転したとき、前記論理反転回路５ａの出力が［Ｈ］レベルとなり、前記第１のコンデンサ５ｂの他端側の電圧は、前記論理反転回路５ａの出力電圧に前記第１のコンデンサ５ｂに蓄積された電圧が重畳した電圧となる。

そしてこの第１のコンデンサ５ｂの他端側の電圧が前記第２のダイオード５ｄを介して前記第２のコンデンサ５ｅに転送され、該第２のコンデンサ５ｅには前記第２の電源電圧Ｖddの略２倍の電圧が蓄積される。そしてこの第２のコンデンサ５ｅに蓄積された電圧が、前記第２の電源電圧Ｖddを昇圧して生成した前記第１の電源電圧Ｖccとして出力され、前記差動増幅器２に印加される。

具体的には前記論理反転回路５ａの出力電圧が［Ｌ］レベルのときに零（０）となり、［Ｈ］レベルのときに前記第２の電源電圧Ｖddになるものとすれば、前記第１および第２のダイオード５ｃ,５ｄの順方向降下電圧をＶfとすると、前記チャージポンプ回路５の出力電圧Ｖccは、
Ｖcc ＝ ２・Ｖdd−２・Ｖf
となる。例えば前記第２の電源電圧Ｖddが２Ｖであり、前記順方向降下電圧Ｖfが０.６Ｖであるとすれば、前記チャージポンプ回路５の出力電圧Ｖccは２.８Ｖとなり、前記第２の電源電圧Ｖddよりも０.８Ｖだけ高くなる。

従って前述したように、例えば前記差動増幅器２における前記エンハンスメント型の第２のＭＯＳ-ＦＥＴ２ｂの動作閾値電圧Ｖth(ｂ)が１Ｖであり、前記デプレッション型の第３のＭＯＳ-ＦＥＴ２cの動作閾値電圧Ｖth(ｃ)が−２Ｖであるとすると、前述した式(３)から
２.８(Ｖ) ＞ Ｖref―１(Ｖ)＋２(Ｖ)
なる関係を導くことができる。

故に、この場合には前記基準電圧Ｖrefを
１.８(Ｖ) ＞ Ｖref
まで高く設定することが可能となる。

また前記差動増幅回路１０に印加される電源電圧が前記第２の電源電圧Ｖddであり、例えば２Ｖとして設定された場合、コンパレータとして用いられる前記差動増幅回路１は、専ら０(Ｖ)〜２(Ｖ)の範囲で変化する入力電圧Ｖinを前記基準電圧Ｖrefと比較することになる。従って前記基準電圧Ｖrefとしては、例えば前記入力電圧Ｖinの中間電位である１Ｖ以上に設定することが望ましい。従って上述した前記基準電圧Ｖrefの設定条件（上限）を考慮した場合、例えば前記基準電圧Ｖrefを
１.８(Ｖ) ＞ Ｖref ＞ １(Ｖ)
なる範囲に設定すれば、前記差動増幅器２の動作を保証することが可能となる。

かくして上述した如く構成された差動増幅回路１０によれば、該差動増幅回路１０に印加される電源電圧Ｖddを、前記反転増幅器３、前記発振器４および前記チャージポンプ回路５をそれぞれ駆動する前記第２の電源電圧として用いる。そして前記チャージポンプ回路５において前記電源電圧Ｖddを昇圧して生成した電源電圧Ｖccを、前記差動増幅器２を駆動する第１の電源電圧として用いる。

従って前記差動増幅器２の電源電圧Ｖccを前記反転増幅器３の電源電圧Ｖddよりも高く設定することができ、前記差動増幅回路１０に給電される電源電圧Ｖddが低い場合であっても前記差動増幅器２を安定に動作させることが可能となる。しかも前記第１の電源電圧Ｖccは、前記差動増幅回路１０が備える前記発振器４および前記チャージポンプ回路５からなる昇圧回路６において簡易に生成することができる。

特に前記反転増幅器３は、外部から給電される電源電圧Ｖddをそのまま当該反転増幅器３の電源電圧として用いるので、その出力電流を十分に確保することが容易である。また前記差動増幅器２自体は、その消費電流がμＡオーダーで少ないので、該差動増幅器２が必要とする動作電流を前記昇圧回路６の出力電流で賄うことも容易である。故に、前記差動増幅器２を前記反転増幅器３よりも高い電圧で駆動すると共に、前記反転増幅器３の出力電流を十分に確保すると言う電源要求を簡易な構成の下で同時に満たすことが可能となる。

また前記発振器４および前記チャージポンプ回路５については、前記反転増幅器３と実質的に同様に構成される論理反転回路４ａ〜４ｅ,５ａを用いて構築することができる。従って前記差動増幅器２および前記反転増幅器３に加えて、前記発振器４および前記チャージポンプ回路５からなる昇圧回路６を備えると言えども、前記差動増幅回路１０を集積回路化する上での負担が少なく、安価に実現することができる。故にその実用的利点が多大である。

尚、本発明は上述した実施形態に限定されるものではない。例えば前記昇圧回路６として、スイッチング素子を備えた昇圧チョッパ回路を用いることも可能である。また前記差動増幅器２および前記反転増幅器３についても、図５および図６にそれぞれ示した基本構成から適宜変形しても良いことは言うまでもない。更には前記差動増幅器２および前記反転増幅器３をそれぞれ構成する前記ＭＯＳ-ＦＥＴ等の素子特性にもよるが、前記差動増幅器２および前記反転増幅器３の各動作条件を満たす範囲であれば、前記電源電圧Ｖddを更に低く設定することも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１ 差動増幅回路
２ 差動増幅器
２ａ〜２ｅ トランジスタ（ＭＯＳ-ＦＥＴ）
３ 反転増幅器
３ａ,３ｂ トランジスタ（ＭＯＳ-ＦＥＴ）
４ 発振器（リングオシレータ）
４ａ〜４ｅ 論理反転回路
５ チャージポンプ回路
５ａ 論理反転回路
５ｂ,５ｅ コンデンサ
５ｃ,５ｄ ダイオード
６ 昇圧回路
１０ 差動増幅回路

Claims (6)

1. 第１の電源電圧が印加されて動作し、対をなす入力信号の差電圧を増幅する差動増幅器と、
   外部から給電される第２の電源電圧が印加されて動作して前記差動増幅器の出力を反転増幅して外部出力する反転増幅器と、
   前記第２の電源電圧から該第２の電源電圧よりも高い前記第１の電源電圧を生成して前記差動増幅器に印加する昇圧回路と
   を具備したことを特徴とする差動増幅回路。
2. 前記昇圧回路は、前記第２の電源電圧を受けて発振動作する発振器と、この発振器の出力を受けて前記第２の電源電圧から前記第１の電源電圧を生成するチャージポンプ回路を含む請求項１に記載の差動増幅回路。
3. 前記発振器は、ループをなして直接に接続された３個以上の奇数個の論理反転回路からなり、これらの各論理反転回路の動作応答遅れを利用して発振動作するリングオシレータである請求項２に記載の差動増幅回路。
4. 前記チャージポンプ回路は、前記発振器の出力を反転する論理反転回路と、この論理反転回路の出力端に一端を接続した第１のコンデンサと、この第１のコンデンサの他端に前記第２の電源電圧を印加する第１のダイオードと、第２のダイオードを介して前記第１のコンデンサに蓄積された電荷が転送されて充電される第２のコンデンサとを備え、
   前記論理反転回路の繰り返し反転動作に伴って前記第２のコンデンサに前記第２の電源電圧の２倍の電圧を蓄積して前記第１の電源電圧を生成するものである請求項２に記載の差動増幅回路。
5. 前記差動増幅器は、差動対をなす第１および第２のトランジスタと、これらの第１および第２のトランジスタの負荷をなす第３および第４のトランジスタと、前記第１および第２のトランジスタからなる前記差動対の電流源をなす第５のトランジスタとからなる請求項１に記載の差動増幅回路。
6. 前記差動対をなす第１および第２のトランジスタ、並びに前記第５のトランジスタは、それぞれｎチャネルのエンハンスメント型ＭＯＳ-ＦＥＴであり、前記第３および第４のトランジスタは、それぞれｎチャネルのデプレッション型ＭＯＳ-ＦＥＴである請求項５に記載の差動増幅回路。

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