JP3827654B2 - 演算増幅器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、演算増幅器、特にMOSトランジスタ(以下、単に「MOS」という)で構成され、かつ低電圧で比較的大きな出力電流を得ることができる演算増幅器に関するものである。
【0002】
【従来の技術】
図2は、従来の演算増幅器の一例を示す構成図である。
この演算増幅器は、反転入力端子1及び非反転入力端子2に入力された2つの入力信号の差の電圧を増幅する差動入力部10、差動入力部10の出力信号を増幅する増幅部20Z、増幅部20Zで増幅された信号を低出力インピーダンスで出力端子3に出力する出力部30Z、及び各部に必要なバイアス電圧を生成するバイアス生成部40で構成されている。
【0003】
差動入力部10は、PチャネルMOS(以下、「PMOS」という)11を有しており、このPMOS11のソースが電源電圧VDDに接続されている。PMOS11のゲートには、バイアス生成部40からバイアス電圧VB1が与えられている。PMOS11のドレインには、PMOS12,13のソースが接続されており、これらのPMOS12,13のゲートが、反転入力端子1及び非反転入力端子2に、それぞれ接続されている。PMOS12のドレインは、NチャネルMOS(以下、「NMOS」という)14のドレインとゲート、及びNMOS15のゲートに接続されている。NMOS14,15のソースは、接地電圧GNDに接続されている。PMOS13及びNMOS15のドレインは、ノードN1に接続され、このノードN1に差動入力部10の信号V1が出力されるようになっている。
【0004】
増幅部20Zは、PMOS26を有しており、このPMOS26のソースが電源電圧VDDに接続されている。PMOS26のゲートには、バイアス生成部40からバイアス電圧VB1が与えられている。PMOS26のドレインは、ノードN2に接続され、このノードN2にNMOS27及びPMOS28のソースが接続されている。NMOS27及びPMOS28のゲートには、バイアス生成部40から、それぞれバイアス電圧VB2,VB3が与えられている。NMOS27及びPMOS28のドレインはノードN3に接続され、このノードN3にNMOS29のドレインが接続されている。NMOS29のゲートはノードN1に接続され、ソースは接地電圧GNDに接続されている。
出力部30Zは、PMOS38とNMOS39で構成され、このPMOS38のソース、ゲート及びドレインは、それぞれ電源電圧VDD、ノードN2及び出力端子3に接続されている。NMOS39のドレイン、ゲート及びソースは、それぞれ出力端子3、ノードN3及び接地電圧GNDに接続されている。
【0005】
このような演算増幅器では、反転入力端子1に印加された入力信号VI1と、非反転入力端子2に印加された入力信号VI2との差の電圧が、差動入力部10で増幅され、信号V1としてのノードN1に出力される。信号V1は、増幅部20Zによって増幅され、ノードN3から出力部30ZのNMOS39のゲートに与えられる。また、増幅部20ZのノードN2から、出力部30ZのPMOS38のゲートに対して、出力部30Zに所定の出力電流を流すための信号が与えられる。
これにより、入力信号VI1,VI2の差の電圧が増幅され、出力端子3から出力電圧VOが出力される。
【0006】
【特許文献1】
特開平8−186452号公報
【特許文献2】
特開平8−222972号公報
【0007】
【発明が解決しようとする課題】
しかしながら、従来のMOSで構成された演算増幅器では、次のような課題があった。
図3は、MOSの特性の一例を示す図である。
この図3では、電源電圧VDDを2Vとした場合の、出力部30ZのNMOS39のゲート・ソース間電圧Vgsとドレイン電流Idの関係を、MOSのゲート幅Wをパラメータとして示している。なお、ゲート長Lは1μmである。
図3に示すように、ゲート・ソース間電圧Vgsが一定であれば、大きなドレイン電流Idを得るためには、ゲート幅Wを広くする必要がある。また、ゲート・ソース間電圧Vgsが大きいほど、所定のドレイン電流Idを得るために必要はゲート幅Wは、狭くなるということがわかる。
【0008】
図2の構成の演算増幅器において、例えば3V等の低い電源電圧VDDで動作させて、大きな出力電流(例えば、200mA)を得るためには、出力部30ZのPMOS38,NMOS39のゲート幅Wを、それぞれ3mm程度にする必要がある。このため、出力部30ZのMOSのサイズが極端に大きくなり、集積回路としてのパターン面積が大きくなるという課題があった。
本発明は、前記従来技術が持っていた課題を解決し、電源電圧VDDが低くても、比較的小さなパターン面積で大きな出力電流を得ることができる演算増幅器を提供するものである。
【0009】
【課題を解決するための手段】
前記課題を解決するため、本発明の演算増幅器は、制御電極に対を成す入力信号の内の一方が与えられる第1導電型の第1のMOSと、制御電極に前記入力信号の内の他方が与えられ、該第1の電極(ソース電極)が前記第1のMOSの第1の電極に接続された第1導電型の第2のMOSと、制御電極が第2の電極(ドレイン電極)及び前記第1のMOSの第2の電極に接続された第2導電型の第3のMOSと、制御電極が前記第3のMOSの制御電極に接続され、前記第3のMOSと共に第1の電流ミラー回路を構成する第2導電型の第4のMOSと、制御電極が該第2の電極及び前記第2のMOSの第2の電極に接続された第2導電型の第5のMOSと、制御電極が前記第5のMOSの制御電極に接続され、前記第5のMOSと共に第2の電流ミラー回路を構成する第2導電型の第6のMOSと、 第1の電極が前記第6のMOSの第1の電極に接続され、制御電極が前記第6のMOSの第2の電極に接続された第11のMOSと、第1の電極が前記第4のMOSの第2の電極に接続され、制御電極が前記第11のMOSの第2の電極に接続された第12のMOSとを有し、前記第1及び第2の電流ミラー回路が接続されることで、前記2つの入力信号の電位差に対応した第1の信号を前記第6のMOSの第2の電極から出力する差動入力部を有している。
【0010】
更にこの演算増幅器は、MOSにより構成され、前記第1の信号を電圧増幅して第2の信号を生成する増幅部と、第1の電源電圧と出力ノードとの間に接続され、前記第2の信号により導通状態の制御を受ける第7のMOSと、第2の電源電圧と前記出力ノードとの間に接続され、前記第1の信号により導通状態の制御を受ける第8のMOSと、前記第1及び第2の電源電圧が与えられ、該第1の電源電圧よりも高い昇圧電圧を生成する昇圧部とを備え、前記増幅部が前記昇圧電圧で駆動されることにより、前記第2の信号の最大レベルの絶対値が前記第1または第2の電源電圧のそれよりも大きく、前記第11及び第12のMOSが、前記第4及び第6のMOSの第2の電極の電圧を等しくすることを特徴としている。
【0011】
本発明によれば、以上のように演算増幅器を構成したので、次のような作用が行われる。
昇圧部において、第1の電源電圧よりも高い昇圧電圧が生成されて増幅部に供給される。この昇圧電圧で駆動される増幅部において、差動入力部から与えられた第1の信号が電圧増幅され、その最大レベルの絶対値が、第1または第2の電源電圧の絶対値よりも大きくなるような第2の信号が生成される。第2の信号は第1のMOSに与えられ、その導通状態が制御される。また、第1の信号は第2のMOSに与えられ、その導通状態が制御される。そして、2つの入力信号の差の電圧に対応した出力電流が出力ノードから出力される。
【0012】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態を示す演算増幅器の構成図である。
この演算増幅器は、反転入力端子1及び非反転入力端子2に入力された2つの入力信号の差の電圧を増幅する差動入力部10、差動入力部10の出力信号を増幅する増幅部20、増幅部20で増幅された信号を低出力インピーダンスで出力端子3に出力する出力部30、各部に必要なバイアス電圧を生成するバイアス生成部40、及び電源電圧VDDを昇圧してこの電源電圧VDDの2〜4倍の昇圧電圧VCPを生成する昇圧部50で構成されている。
【0013】
差動入力部10は、PMOS11を有しており、このPMOS11のソースが電源電圧VDDに接続されている。PMOS11のゲートには、バイアス生成部40からバイアス電圧VB1が与えられている。PMOS11のドレインには、PMOS12,13のソースが接続されており、これらのPMOS12,13のゲートが、それぞれ反転入力端子1及び非反転入力端子2に接続されている。PMOS12のドレインは、NMOS14のドレインとゲート、及びNMOS15のゲートに接続されている。NMOS14,15のソースは、接地電圧GNDに接続されている。PMOS13及びNMOS15のドレインは、ノードN1に接続され、このノードN1に差動入力部10の信号V1が出力されるようになっている。
【0014】
増幅部20は、PMOS21とNMOS22を有している。PMOS21のソースには昇圧部50から昇圧電圧VCPが、ゲートにはバイアス生成部40からバイアス電圧VB2が、それぞれ与えられている。PMOS21のドレインはノードN2に接続され、このノードN2にNMOS22のドレインが接続されている。NMOS22のソースは接地電圧GNDに接続され、ゲートには、差動入力部10の信号V1が与えられている。
【0015】
出力部30は、NMOS31,32を有している。NMOS31のソースは電源電圧VDDに、ゲートはノードN2に、及びドレインは出力端子3に、ぞれぞれ接続されている。NMOS32のドレインは出力端子3に、ゲートはノードN1に、及びソースは接地電圧GNDに、それぞれ接続されている。
【0016】
図4は、図1中の昇圧部50の一例を示す回路図である。
この昇圧部50は、ダイオード接続されて縦続に接続されたNMOS51a,51b,…,51eを有しており、先頭のNMOS51aのソースが電源電圧VDD、最後のNMOS51eのドレインがノードN5に、それぞれ接続されている。NMOS51a,51bの接続点と、NMOS51c,51dの接続点には、それぞれキャパシタ52a,52cを介してクロック信号CLK1が与えられている。また、NMOS51b,51cの接続点と、NMOS51d,51eの接続点には、それぞれキャパシタ52b,52dを介してクロック信号CLK2が与えられるようになっている。クロック信号CLK1,CLK2は、例えば周波数20MHzで、位相が180°異なる信号である。ノードN5と接地電圧GNDの間には、ダイオード接続されたNMOS53a,53b,…,53gが直列に接続されると共に、キャパシタ54が接続されている。
【0017】
このような昇圧部50では、クロック信号CLK1,CLK2が与えられと、ダイオード接続されたNMOS51a〜51eと、キャパシタ52a〜52dで構成される倍電圧整流回路によって、電源電圧VDDの数倍の直流電圧が生成されてノードN5に接続されたキャパシタ54に蓄積される。一方、ダイオード接続されたNMOS53a〜53gは、ノードN5の電圧を所定の電圧にクランプするためのものであり、これによってノードN5から所定の昇圧電圧VCPが出力されるようになっている。
【0018】
なお、増幅部20に必要な電流は極めて小さいので、NMOS51a〜51eの概略のゲート幅Wは10μm、ゲート長は1μmであり、NMOS53a〜53gの概略のゲート幅Wは50μm、ゲート長は1μmである。また、キャパシタ52a〜52dの容量は約0.2pFである。
【0019】
図5は、図1の演算増幅器の動作波形図である。
以下、この図5を参照しつつ、図1の動作を説明する。
この演算増幅器の反転入力端子1及び非反転入力端子2に、それぞれ電源電圧VDDの1/2を中心とする入力信号VI1,VI2が入力される。また、出力端子3と電源電圧VDD/2との間には、負荷が接続される。
入力信号VI1,VI2の入力差電圧Vin(=VI1−VI2)は、差動入力部10で増幅され、ノードN1に信号V1が出力される。
【0020】
図5の期間T1に示すように、入力差電圧Vinが正のとき、信号V1は電源電圧VDD/2以下となるので、増幅部20のNMOS22及び出力部30のNMOS32のオン抵抗が増加する。NMOS22のオン抵抗が増加することにより、PMOS21を介してノードN2に出力される信号V2の電圧は上昇する。信号V2は出力部30のNMOS31のゲートに与えられるので、このNMOS31のオン抵抗は減少し、出力端子3の出力電圧VOは、入力差電圧Vinに応じて上昇する。
【0021】
PMOS21のソースには、電源電圧VDDの2倍以上の電源電圧VCPが与えられているので、入力差電圧Vinの上昇により、信号V2はこの電源電圧VDD以上に上昇する。このため、NMOS31のゲート・ソース間電圧Vgsが大きくなり、図3で示した特性により、このNMOS31は大きなドレイン電流を流すことが可能になる。NMOS31に流れるドレイン電流は、出力端子3を通して負荷に供給される。
【0022】
一方、図5の期間T2に示すように、入力差電圧Vinが負のとき、信号V1は電源電圧VDD/2以上になるので、増幅部20のNMOS22及び出力部30のNMOS32のオン抵抗は減少する。NMOS22のオン抵抗が減少することにより、PMOS21を介してノードN2に出力される信号V2は低下する。信号V2は出力部30のNMOS31のゲートに与えられるので、このNMOS31のオン抵抗は増加し、出力端子3の出力電圧VOは、入力差電圧Vinに応じて、電源電圧VDD/2以下に低下する。これにより、出力端子3を通して負荷側からNMOS32に電流が流れ込む。
【0023】
以上のように、この第1の実施形態の演算増幅器は、電源電圧VDDを昇圧する昇圧部50を有し、その昇圧電圧VCPまでNMOS31のゲート電圧を上昇させるように増幅部20を構成している。これにより、ゲート幅Wの狭いNMOS31でも、大きな出力電流を供給することができる。
【0024】
ここで、この演算増幅器と図2の演算増幅器のパターンにおけるゲート幅Wを比較する。
図2の演算増幅器では、200mAの出力電流を得るためには、出力部30ZのPMOS38,NMOS39のゲート幅Wを、それぞれ3mm程度にする必要がある。従って、出力部30Zのゲート幅Wの合計は6mmとなる。
【0025】
一方、図1の演算増幅器では、同じ出力電流を得るための出力部30のNMOS31,32のゲート幅Wは、図3から明らかなように、それぞれ1mm程度である。但し、図1の演算増幅器には昇圧部50が追加されているが、前述したように、この昇圧部50の容量は極めて小さいので、そのゲート幅Wの合計は1mm程度である。従って、この演算増幅器の出力部30と昇圧部50のゲート幅Wの合計は3mmとなる。
このように、第1の実施形態の演算増幅器は、電源電圧VDDが低くても、比較的小さなパターン面積で、大きな出力電流が得られるという利点がある。
【0026】
(第2の実施形態)
図6は、本発明の第2の実施形態を示す演算増幅器の構成図であり、図1中の要素と共通の要素には共通の符号が付されている。
この演算増幅器は、差動入力部10の前段に、入力信号VI1,VI2を所定の電圧だけシフトアップするためのシフト部60を設けたものである。
【0027】
シフト部60は、入力信号VI1をシフトアップするPMOS61及びNMOS62,63の直列回路を有しており、このPMOS61のソースが昇圧電圧VCPに、NMOS63のソースが接地電圧GNDに、それぞれ接続されている。PMOS61のゲートにはバイアス電圧VBが与えられ、NMOS63のゲートは反転入力端子1に接続されている。NMOS62のゲートは、PMOS61及びこのNMOS62のドレインに接続されると共に、差動入力部10のPMOS12のゲートに接続されている。
【0028】
このシフト部60は、同様に、入力信号VI2をシフトアップするPMOS64及びNMOS65,66の直列回路を有しており、このPMOS64のソースが昇圧電圧VCPに、NMOS66のソースが接地電圧GNDに、それぞれ接続されている。PMOS64のゲートにはバイアス電圧VBが与えられ、NMOS66のゲートは非反転入力端子2に接続されている。NMOS65のゲートは、PMOS64及びこのNMOS65のドレインに接続されると共に、差動入力部10のPMOS13のゲートに接続されている。
差動入力部10のPMOS11のソースは、電源電圧VDDに代えて昇圧電圧VCPに接続されている。その他の構成は、図1と同様である。
【0029】
図7は、図6の演算増幅器の動作波形図である。
以下、この図7を参照しつつ、図6の動作を説明する。
この演算増幅器の反転入力端子1及び非反転入力端子2に、それぞれ電源電圧VDDの1/2を中心とする入力信号VI1,VI2が入力される。また、出力端子3と電源電圧VDD/2との間には、負荷が接続される。
【0030】
入力信号VI1,VI2は、ともにシフト部60において所定の電圧だけシフトアップされたあと、差動入力部10に与えられて増幅される。差動入力部10の電源には、昇圧電圧VCPが与えられているので、ノードN1の信号V1のレベルは、相対的にシフトアップされた電圧となる。
【0031】
図7の期間T1に示すように、入力差電圧Vinが正のとき、信号V1は電源電圧VDD/2以下となるので、増幅部20のNMOS22及び出力部30のNMOS32のオン抵抗が増加する。NMOS22のオン抵抗が増加することにより、PMOS21を介してノードN2に出力される信号V2の電圧は上昇する。信号V2は出力部30のNMOS31のゲートに与えられるので、このNMOS31のオン抵抗は減少し、出力端子3の出力電圧VOは、入力差電圧Vinに応じて上昇する。
【0032】
PMOS21のソースには、電源電圧VDDの2倍以上の電源電圧VCPが与えられているので、入力差電圧Vinの上昇により、信号V2はこの電源電圧VDD以上に上昇する。このため、NMOS31のゲート・ソース間電圧Vgsが大きくなり、図3で示した特性により、このNMOS31は大きな電流を流すことが可能になる。NMOS31に流れる電流は、出力端子3を通して負荷に供給される。
【0033】
一方、図5の期間T2に示すように、入力差電圧Vinが負のとき、信号V1は電源電圧VDD/2になるので、増幅部20のNMOS22及び出力部30のNMOS32のオン抵抗は減少する。NMOS22のオン抵抗が減少することにより、PMOS21を介してノードN2に出力される信号V2の電圧は低下する。信号V2は出力部30のNMOS31のゲートに与えられるので、このNMOS31のオン抵抗は増加し、出力端子3の出力電圧VOは、入力差電圧Vinに応じて、電源電圧VDD/2以下に低下する。これにより、出力端子3を通して負荷側からNMOS32に電流が流れ込む。このとき、ノードN1の信号V1は、シフトアップされているので、NMOS32のゲート・ソース間電圧Vgsが大きくなり、図3で示した特性により、このNMOS32は大きなドレイン電流を流すことが可能になる。
【0034】
以上のように、この第2の実施形態の演算増幅器は、電源電圧VDDを昇圧する昇圧部50を有し、その昇圧電圧VCPまで出力部30のNMOS31,32のゲート電圧を上昇させるようにシフト部60、差動入力部10、及び増幅部20を構成している。これにより、ゲート幅Wの狭いNMOS31,32でも、大きな出力電流を得ることができるという利点がある。
【0035】
(第3の実施形態)
図8は、本発明の第3の実施形態を示す演算増幅器の構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
この演算増幅器は、図2中の差動入力部10に代えて、構成の異なる差動入力部70を備えている。差動増幅部70は、NMOS71を有しており、このNMOS71のソースが接地電圧GNDに接続され、ゲートにはバイアス電圧VB1が与えられている。NMOS71のドレインにはNMOS72a,72bのソースが接続され、これらのNMOS72a,72bのゲートが反転入力端子1及び非反転入力端子2に、それぞれ接続されている。NMOS72a,72bのドレインは、それぞれPMOS73a,73bを介して昇圧電圧VCPに接続されている。これらのPMOS73a,73bには、電流ミラー回路を構成するPMOS74a,74bが、それぞれ接続されている。
【0036】
PMOS74bのドレインは、ノードN1に接続され、このノードN1には、NMOS75のゲートが接続されている。NMOS75のソースは、昇圧電圧VCPに接続され、ドレインはPMOS76のゲートに接続されると共に、NMOS77を介して接地電圧GNDに接続されている。PMOS76のソースはPMOS74aのドレインに接続され、ドレインはNMOS78のドレイン及びゲートと、NMOS79のゲートに接続されている。NMOS78のソースは接地電圧GNDに接続されている。また、NMOS79のドレインはノードN1に、ソースは接地電圧GNDに、それぞれ接続されている。その他の構成は、図2と同様である。
【0037】
この演算増幅器の動作は、基本的に図6の演算増幅器の動作と同じである。
この演算増幅器では、入力信号VI1,VI2が与えられる差動入力部70のNMOS72a,72bの電流が、それぞれPMOS73a,74a、及びPMOS73b,74bの電流ミラー回路で折り返される。これによって、NMOS72a,72bのドレイン電圧が等しくなる。更に、NMOS75及びPMOS76により、PMOS74a,74bのドレイン電圧が等しくなるようにバイアスされる。
【0038】
PMOS74bのドレイン、即ちノードN1の信号V1は、増幅部20及び出力部30に与えられる。これらの増幅部20及び出力部30の動作は、図6の演算増幅器における動作と同様である。
【0039】
以上のように、この第3の実施形態の演算増幅器は、差動増幅部70のNMOS72a,72bのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、NMOS72a,72bの電流を、それぞれPMOS73a,74a、及びPMOS73b,74bの電流ミラー回路で折り返すようにしているので、ノードN1の信号V1の変動範囲を、接地電圧GND〜昇圧電圧VCPの範囲に拡大することができる。これにより、ゲート幅Wの狭いNMOS31,32でも、より大きな出力電流を得ることができるという利点がある。
【0040】
(第4の実施形態)
図9は、本発明の第4の実施形態を示す演算増幅器の構成図であり、図8中の要素と共通の要素には共通の符号が付されている。
この演算増幅器は、図8中の差動入力部70に代えて、構成の異なる差動入力部80を備えている。差動増幅部80は、PMOS81を有しており、このPMOS81のソースが昇圧電圧VCPに接続され、ゲートにはバイアス電圧VBが与えられている。PMOS81のドレインにはPMOS82a,82bのソースが接続され、これらのPMOS82a,82bのゲートが反転入力端子1及び非反転入力端子2に、それぞれ接続されている。PMOS82a,82bのドレインは、それぞれNMO83a,83bを介して接地電圧GNDに接続されている。これらのNMOS83a,83bには、電流ミラー回路を構成するNMOS84a,84bが、それぞれ接続されている。
【0041】
NMOS84bのドレインは、ノードN1に接続され、このノードN1には、PMOS85のゲートが接続されている。PMOS85のソースは、接地電圧GNDに接続され、ドレインはNMOS86のゲートに接続されると共に、PMOS87を介して昇圧電圧VCPに接続されている。NMOS86のソースはNMOS84aのドレインに接続され、ドレインはPMOS88のドレイン及びゲートと、PMOS89のゲートに接続されている。PMOS88のソースは昇圧電圧VCPに接続されている。また、PMOS89のドレインはノードN1に、ソースは昇圧電圧VCPに、それぞれ接続されている。その他の構成は、図8と同様である。
【0042】
この演算増幅器の動作は、基本的に図8の演算増幅器の動作と同じである。
この演算増幅器では、入力信号VI1,VI2が与えられる差動入力部80のPMOS82a,82bの電流が、それぞれNMOS83a,84a、及びNMOS83b,84bの電流ミラー回路で折り返される。これによって、PMOS82a,82bのドレイン電圧が等しくなる。更に、PMOS85及びNMOS86により、NMOS84a,84bのドレイン電圧が等しくなるようにバイアスされる。
NMOS84bのドレイン、即ちノードN1の信号V1は、増幅部20及び出力部30に与えられる。これらの増幅部20及び出力部30の動作は、図8の演算増幅器における動作と同様である。
【0043】
以上のように、この第4の実施形態の演算増幅器は、差動増幅部80のPMOS82a,82bのドレイン電圧を等しくするように構成しているので、オフセット電圧が小さくなり、誤差を少なくすることができるという利点がある。更に、PMOS82a,82bの電流を、それぞれNMOS83a,84a、及びNMOS83b,84bの電流ミラー回路で折り返すようにしているので、ノードN1の信号V1の変動範囲を、接地電圧GND〜昇圧電圧VCPの範囲に拡大することができる。これにより、ゲート幅Wの狭いNMOS31,32でも、より大きな出力電流を得ることができるという利点がある。
【0044】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の(a)〜(c)のようなものがある。
(a) 1つの電源電圧VDDで駆動する単一電源型のものを示したが、接地電圧GNDに対して、正と負の2つの電源電圧を用いる2電源型に対しても同様に適用できる。その場合、昇圧部は、正と負の昇圧電圧を生成する必要がある。
(b) 昇圧部50の構成は、図4の回路に限定されない。電源電圧VDDを昇圧して、この電源電圧VDDの数倍の昇圧電圧VCPを生成するものであれば、どのような回路構成でも良い。
(c) 差動入力部10等や増幅部20の構成は、例示したものに限定されず、従来から用いられている各種の回路構成を適用することができる。
【0045】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源電圧を昇圧して昇圧電圧を生成する昇圧部と、この昇圧電圧で駆動されて電源電圧よりも大きな第2の信号を出力する増幅部を有している。更に、電源電圧で駆動される第1及び第2のMOSを、第2及び第1の信号でそれぞれ制御するようにしている。これにより、電源電圧が低くても、MOSのゲート幅を広くすることなく、大きな電流を流すことができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す演算増幅器の構成図である。
【図2】従来の演算増幅器の一例を示す構成図である。
【図3】MOSの特性の一例を示す図である。
【図4】図1中の昇圧部50の一例を示す回路図である。
【図5】図1の演算増幅器の動作波形図である。
【図6】本発明の第2の実施形態を示す演算増幅器の構成図である。
【図7】図6の演算増幅器の動作波形図である。
【図8】本発明の第3の実施形態を示す演算増幅器の構成図である。
【図9】本発明の第4の実施形態を示す演算増幅器の構成図である。
【符号の説明】
10,70,80 差動入力部
20 増幅部
30 出力部
31,32 NMOS
40 バイアス部
50 昇圧部
60 シフト部
Claims (6)
- 制御電極、第1の電極及び第2の電極を有し、該制御電極に対を成す入力信号の内の一方が与えられる第1導電型の第1のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該制御電極に前記入力信号の内の他方が与えられ、該第1の電極が前記第1のMOSトランジスタの第1の電極に接続された第1導電型の第2のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該制御電極が該第2の電極及び前記第1のMOSトランジスタの第2の電極に接続された第2導電型の第3のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該制御電極が前記第3のMOSトランジスタの制御電極に接続され、前記第3のMOSトランジスタと共に第1の電流ミラー回路を構成する第2導電型の第4のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該制御電極が該第2の電極及び前記第2のMOSトランジスタの第2の電極に接続された第2導電型の第5のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該制御電極が前記第5のMOSトランジスタの制御電極に接続され、前記第5のMOSトランジスタと共に第2の電流ミラー回路を構成する第2導電型の第6のMOSトランジスタと、
制御電極、第1の電極および第2の電極を有し、該第1の電極が前記第6のMOSトランジスタの第1の電極に接続され、該制御電極が前記第6のMOSトランジスタの第2の電極に接続された第11のMOSトランジスタと、
制御電極、第1の電極及び第2の電極を有し、該第1の電極が前記第4のMOSトランジスタの第2の電極に接続され、該制御電極が前記第11のMOSトランジスタの第2の電極に接続された第12のMOSトランジスタとを有し、
前記第1及び第2の電流ミラー回路が接続されることで、前記2つの入力信号の電位差に対応した第1の信号を前記第6のMOSトランジスタの第2の電極から出力する差動入力部と、
MOSトランジスタにより構成され、前記第1の信号を電圧増幅して第2の信号を生成する増幅部と、
第1の電源電圧と出力ノードとの間に接続され、前記第2の信号により導通状態の制御を受ける第7のMOSトランジスタと、
第2の電源電圧と前記出力ノードとの間に接続され、前記第1の信号により導通状態の制御を受ける第8のMOSトランジスタと、
前記第1及び第2の電源電圧が与えられ、該第1の電源電圧よりも高い昇圧電圧を生成する昇圧部とを備え、
前記増幅部が前記昇圧電圧で駆動されることにより、前記第2の信号の最大レベルの絶対値が前記第1または第2の電源電圧のそれよりも大きく、
前記第11及び第12のMOSトランジスタが、前記第4及び第6のMOSトランジスタの第2の電極の電圧を等しくすることを特徴とする演算増幅器。 - 請求項1記載の演算増幅器において、
前記昇圧部は、前記第1の電源電圧と前記昇圧電圧とが出力されるノード間に直列に接続された複数の第9のMOSトランジスタと、該ノードと前記第2の電源電圧間に直列に接続された複数の第10のMOSトランジスタとから構成されていることを特徴とする演算増幅器。 - 請求項1記載の演算増幅器において、
前記昇圧部は、前記第1の電源電圧の数倍の直流電圧を生成する倍電圧整流回路、該直流電圧に応じた電荷を蓄積するキャパシタ、該倍電圧整流回路と該キャパシタの間に接続されるノード、及び該ノードから所定の昇圧電圧を出力するために該ノードの電圧をクランプするクランプ回路を有することを特徴とする演算増幅器。 - 請求項1記載の演算増幅器は、さらに、
所定電圧まで前記2つの入力信号の電位をシフトアップするシフト部を有することを特徴とする演算増幅器。 - 請求項1記載の演算増幅器は、さらに、
前記差動入力部と前記増幅部に必要なバイアス電圧を生成するバイアス生成部を有することを特徴とする演算増幅器。 - 請求項1記載の演算増幅器において、
前記第1の電極はソース電極であり、前記第2の電極はドレイン電極であることを特徴とする演算増幅器。
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