JP6429054B2 - チャージポンプ構成体用のインピーダンス回路およびチャージポンプ構成体 - Google Patents

Description

本発明は、チャージポンプ構成体用のインピーダンス回路およびチャージポンプ構成体に関する。

完全一体型のチャージポンプは、広汎なアプリケーションで使用されており、たとえばフラッシュメモリ、専用ディスプレイドライバ、およびコンデンサマイクロフォン用ＤＣバイアス電圧発生に使用されている。

シングルバックプレートまたはダブルバックプレートの微小電気機械システムデバイス（ＭＥＭＳデバイス）のようなコンデンサマイクロフォンは、高電圧のチャージポンプを必要とする。今日のような集積回路の構造においては、このチャージポンプは、通常は重なり合わないクロック信号のセットによって駆動される。ＭＥＭＳマイクロフォンのバイアス電圧用のチャージポンプは、２つ以上の重なり合わないクロックを制御することでダイオードを介してキャパシタに電荷を集積することによって、その最終電圧を形成する。これは、出力電圧に電圧リップルを生じるが、マイクロフォン、たとえばＭＥＭＳマイクロフォンのプリアンプへのインタフェースの場合に、この電圧リップルは、さらなるノイズをもたらさないように、あるいは全電源ノイズ排除比（ＰＳＲ）を劣化させないようなレベルまで低減される必要がある。

この電圧リップルは、フィルタリングによって低減することができる。このフィルタリング用に、ローパスＲＣフィルタが使用されてよい。上記のプリアンプの入力は、上記のコンデンサマイクロフォンのチャージポンプからダイレクトカップリングされるので、充分な信号対ノイズ比（ＳＮＲ）を得るためには、高インピーダンスが必要である。

この抵抗値および容量値は集積化のために非常に大きくなり得るので、今日では、大部分のフィルタリングは、ポリシリコンダイオード(複数）を、背中合わせにした、逆並列の構成に基づいている。

特許文献１は、ＭＥＭＳマイクロフォンを駆動するための回路構成を開示している。この回路構成は、１つのチャージポンプを備えている。このチャージポンプは、このＭＥＭＳマイクロフォンと、第１の経路を介して相互接続されている。この第１の経路には、２つの逆向きに接続されたダイオードＤ１およびＤ２が配設されている。この第１の経路は２つの並列な副経路ＵＰ１およびＵＰ２に分割され、ここで各々の副経路においてこれら２つの逆向きに接続されたダイオードＤ１およびＤ２の内の１つが、各々の副経路ＵＰ１，ＵＰ２に配設されている、これら２つの副経路ＵＰ１，ＵＰ２は、１つの高インピーダンス素子を形成する。

しかしながら、ポリシリコンダイオードベースのこれらのフィルタデバイスのプロセスばらつきおよび温度変動は極めて大きい。具体的には、ポリシリコンダイオードベースの回路は、要求される温度範囲に渡ってしばしば充分に信頼性がなく、プロセスばらつきのために広い範囲のパラメータばらつきを有する。

米国特許出願公開第２０１４／０００３６０９Ａ１号明細書

本発明の目的は、チャージポンプ構成体用のインピーダンス回路を提供することであり、そしてこのインピーダンス回路およびこのチャージポンプを安価に製造することを可能とし、また信頼性の高い動作を可能とすることであり、特にこのインピーダンス回路およびこのチャージポンプ構成体の広い温度範囲に渡る信頼性の高い動作を可能とすることである。

上記の目的は独立項に記載の特徴によって実現される。本発明の有利な実施形態が、従属項によって示されている。

第１の態様によれば、本発明は、 チャージポンプ構成体用のインピーダンス回路によって特徴づけられる。このインピーダンス回路は、電流入力端子として用いられる、第１のバイアスを有する第１のカレントミラー回路、電流出力端子として用いられる第１の出力部、およびプリセットされた電位とカップリングされる電流出力端子として用いられる第１の入力部を備える。さらにこのインピーダンス回路は、第１のカレントミラー回路を第１の基準電流でバイアスするための第１のチャージポンプを備え、この第１のチャージポンプは、この第１のカレントミラー回路の第１のバイアスにカップリングされた第１のバイアス出力部を備える。有利にはカレントミラー回路は、非常に高い出力抵抗を有する。このカレントミラー回路の出力抵抗は、基準電流に依存する。この基準電流が小さいほど、この出力抵抗は大きくされる。チャージポンプは、その高出力インピーダンスのために、非常に小さな出力電流を供給することができる。このチャージポンプの全てまたは殆ど全てのパラメータが極めて良好に決定されていることから、このインピーダンス回路は、動作変動および温度変動を起こしにくい。この高い出力抵抗は、たとえば上記のチャージポンプ構成体のチャージポンプの所望の出力電圧をきれいにフィルタリングすることを可能とする。

第１の態様の１つの実施形態によれば、上記のインピーダンス回路は、電流入力端子として用いられる、第２のバイアスを有する第２のカレントミラー回路、電流出力端子として用いられる第２の出力部、およびプリセットされた電位とカップリングされる電流出力端子として用いられる第２の入力部を備える。さらにこのインピーダンス回路は、第２のカレントミラー回路を第２の基準電流でバイアスするための第２のチャージポンプを備え、この第２のチャージポンプは、この第２のカレントミラー回路の第２のバイアスにカップリングされた第２のバイアス出力部を備える。

このような構成体によって２つの副経路が１つの高インピーダンス素子を形成し、有利となる。このようにして２つの逆向きに接続されたダイオードＤ１およびＤ２が１つの抵抗構成体と見做される。たとえばフィルタおよび／またはＭＥＭＳマイクロフォンの構成に関しては、従来の回路設計が維持される。

上記の第１の態様のさらなる実施形態によれば、上記の第１のチャージポンプおよび／または上記の第２のチャージポンプは、上記の第１のカレントミラー回路および／または上記の第２のカレントミラー回路のバイアス用に、上記の第１の基準電流および／または上記の第２の基準電流を、その絶対値がそれぞれ１ｎＡ以下で供給するように構成されている。この小さな電流のために、上記の第１のカレントミラー回路および上記の第２のカレントミラー回路はそれぞれ、数ギガオームを越える抵抗値、たとえば１００Ｇオーム、５００Ｇオーム、そして１Ｔオームの抵抗値を有する１つの出力抵抗を備えてよい。

上記の第１の態様のさらなる実施形態によれば、上記の第１のカレントミラー回路は、半導体トランジスタ技術の第１のタイプのトランジスタ(複数）を備え、そして上記の第２のカレントミラー回路は、半導体トランジスタ技術の第２のタイプのトランジスタ(複数）を備え、ここで第１のタイプのトランジスタ(複数）は、第２のタイプのトランジスタ(複数）に対してコンプリメンタリになっている。これは、上記の逆向きに接続された２つのダイオードＤ１およびＤ２を抵抗体と見做す単純化となる。また回路の極めて対称的なレイアウト設計を実現することができ、これはさらに動作変動および温度変動を低減する。

上記の第１の態様のさらなる実施形態によれば、上記の第１のカレントミラー回路および／または上記の第２のカレントミラー回路は、金属酸化物半導体電界効果トランジスタ(複数）、ＭＯＳＦＥＴに基づいており、これらのＭＯＳＦＥＴは弱反転で動作する。このようにして電力消費を小さくすることができ、有利である。

上記の第１の態様のさらなる実施形態によれば、上記の第１のカレントミラー回路は、ＮＭＯＳトランジスタ(複数）を備え、上記の第２のカレントミラー回路は、ＰＭＯＳトランジスタ(複数）を備える。具体的には、この第１のカレントミラー回路は、ＮＭＯＳトランジスタ(複数）に基づいており、そしてこの第２のカレントミラー回路は、ＰＭＯＳトランジスタ(複数）に基づいている。これは、上記の逆向きに接続された２つのダイオードＤ１およびＤ２を抵抗体と見做す単純化となる。また回路の極めて対称的なレイアウト設計を実現することができ、これはさらに動作変動および温度変動を低減する。

上記の第１の態様のさらなる実施形態によれば、上記の第１のカレントミラー回路は、１つのゲート電極、上記の第１のカレントミラー回路の電流入力端子として用いられる１つのドレイン電極、および１つのプリセットされた電位に接続可能な１つのソース電極を備える、１つの第１のＮＭＯＳトランジスタを備える。さらにこの第１のカレントミラー回路は、１つの第２のＮＭＯＳトランジスタおよび少なくとも１つのさらなるＮＭＯＳトランジスタを備える１つのＮＭＯＳトランジスタブロックを備え、この第２のＮＭＯＳトランジスタおよびこの少なくとも１つのさらなるＮＭＯＳトランジスタは直列に配設されており、ここでこのＮＭＯＳトランジスタブロックは、上記の第１のＮＭＯＳトランジスタのゲート電極およびドレイン電極にカップリングされた１つのゲート接続部、上記の第１のカレントミラー回路の電流出力端子として用いられる１つのドレイン接続部、および上記のプリセットされた電位に接続可能な１つのソース接続部を備える。好ましくはこのトランジスタブロックは、直列に配設されている複数のＮＭＯＳトランジスタを備える。これは上記の電流入力端子に供給される第１の基準電流をスケールダウンすることを可能とする。このＮＭＯＳトランジスタブロックのＮＭＯＳトランジスタの最小の数は、所望の出力抵抗によって決定される。

上記の第１の態様のさらなる実施形態によれば、上記の第２のカレントミラー回路は、１つのゲート電極、上記の第２のカレントミラー回路の電流入力端子として用いられる１つのドレイン電極、および上記のプリセットされた電位に接続可能な１つのソース電極を備える、１つの第１のＰＭＯＳトランジスタを備える。さらにこの第２のカレントミラー回路は、１つの第２のＰＭＯＳトランジスタおよび少なくとも１つのさらなるＰＭＯＳトランジスタを備える１つのＰＭＯＳトランジスタブロックを備え、この１つの第２のＰＭＯＳトランジスタおよび少なくとも１つのさらなるＰＭＯＳトランジスタは直列に配設されており、ここでこのＰＭＯＳトランジスタブロックは、上記の第２のＰＭＯＳトランジスタのゲート電極およびドレイン電極にカップリングされた１つのゲート接続部、上記の第２のカレントミラー回路の電流出力端子として用いられる１つのドレイン接続部、および上記のプリセット電位に接続可能な１つのソース接続部を備える。

上記の第１の態様のさらなる実施形態によれば、上記の第１のチャージポンプおよび／または上記の第２のチャージポンプはそれぞれ、複数の同じ構成の段を備え、各々の段は、１つのダイオードおよび１つのポンピングコンデンサを備え、ここでこれらの連続した段のポンピングコンデンサは、少なくとも２つの重なり合わないクロック信号によって駆動される。以上より、上記の第１および／または第２のチャージポンプは、１つのディクソン型のチャージポンプを備える。上記の第１のチャージポンプおよび上記の第２のチャージポンプは各々、上記の高い出力抵抗を備え、そしてそれぞれ小さな第１および第２の基準電流を供給する。この第１の基準電流および第２の基準電流は各々、上記のクロック信号の周波数、上記のポンピングコンデンサの静電容量、上記の第１のチャージポンプおよび上記の第２のチャージポンプの段の数および電源に、それぞれ依存する。このチャージポンプの全てのパラメータが極めて良好に決定されていることから、このインピーダンス回路は、動作変動および温度変動を起こしにくい。

上記の第１の態様のさらなる実施形態によれば、上記のインピーダンス回路は、１つのデバイス入力部および１つのデバイス出力部を備え、そして上記の第１のカレントミラー回路の第１の出力部および上記の第２のカレントミラー回路の第２の出力部は、このデバイス出力部にカップリングされており、そして上記の第１のカレントミラー回路の第１の入力部および上記の第２のカレントミラー回路の第２の入力部は、このデバイス入力部にカップリングされている。こうして上記の第１のカレントミラー回路および上記の第２のカレントミラー回路は、逆並列にカップリングされており、そして２つの副経路を提供している。

第２の態様によれば、本発明は１つのチャージポンプ構成体によって特徴づけられる。このチャージポンプ構成体は、所与の出力電圧を供給するように構成された１つの主チャージポンプを備える。さらにこのチャージポンプ構成体は、この主チャージポンプの出力電圧をフィルタするように構成された１つのフィルタ素子を備える。このフィルタ素子は、上記の第１の態様による１つのインピーダンス回路を備える。

上記の第１の態様の有利な実施形態は、この第２の態様にも有効である。

特に上記の主チャージポンプは、電子デバイス、たとえばＭＥＭＳマイクロフォンの電源用に所望のＤＣ出力電圧を供給するように構成されている。上記のフィルタ素子は、この出力電圧の電圧リップルを低減して、特にこのＭＥＭＳマイクロフォンのプリアンプに、ノイズが全くあるいは殆どもたらされないようにすることを可能とする。上記のインピーダンス回路の高いインピーダンスは、設計により保証されており、そして他の回路に対するノイズ寄与を極めて小さくして無視できるようにする。こうして抵抗またはポリシリコンダイオードを用いたフィルタ素子と比較して、信号対ノイズ比および電源ノイズ排除比（power supply noise rejection; ＰＳＲ)が改善される。

本発明の例示的な実施形態を、概略図を参照して以下に説明する。

１つのチャージポンプ構成体を例示するブロック図を示す。 第１および第２のカレントミラー回路の例示的な実施形態のブロック図を示す。 第１および第２のチャージポンプの例示的な実施形態のブロック図を示す。

異なる図に示されている同じ設計および機能の素子は、同じ参照番号で示される。

図１は、たとえば微小電気機械システム（ＭＥＭＳ）のマイクロフォン２０を駆動するための１つのチャージポンプ構成体１００を例示する。

このチャージポンプ構成体１００は、１つの主チャージポンプＣＰを備える。この主チャージポンプＣＰは、所与の出力電圧をその出力部ＵＢｉａｓに、好ましくは１つのＤＣ出力電圧を供給する。好ましくはこのチャージポンプ構成体１００は、１つの制御ユニット（不図示）を備え、この制御ユニットは上記の主チャージポンプＣＰを制御し、そしてこの主チャージポンプＣＰから供給される上記のＤＣ出力電圧を調整する。この主チャージポンプＣＰは、１つの主経路を介してＭＥＭＳマイクロフォン２０とカップリングされている。

本チャージポンプ構成体１００は、１つのフィルタ素子ＦＥを備える。このフィルタ素子ＦＥは、上記の主経路に配設されている。

このフィルタ素子ＦＥは、さらなるノイズをもたらさないよう、あるいは電源ノイズ排除比（power supply noise rejection; ＰＳＲ)を劣化させないようなレベルまで上記の主チャージポンプＣＰの出力電圧での電圧リップルを低減するように構成されている。好ましくはこのフィルタ素子ＦＥは、ローパスフィルタである。たとえばこのフィルタ素子ＦＥは、１つのＲＣフィルタ特性を備える。具体的には、このフィルタ素子ＦＥは、１つのフィルタコンデンサＣｆを備える。

このフィルタ素子ＦＥは、１つのインピーダンス回路ＢｉｇＲを備える。このインピーダンス回路ＢｉｇＲは、電流入力端子として用いられる、第１のバイアスｐｂｉａｓを有する第１のカレントミラー回路ＣＭ１、電流出力端子として用いられる第１の出力部ｏｕｔ１、およびプリセットされた電位とカップリングされる電流出力端子として用いられる第１の入力部ｉｎ１を備える。さらにこのインピーダンス回路ＢｉｇＲは、第１のカレントミラー回路ＣＭ１を第１の基準電流でバイアスするための第１のチャージポンプＣＰ１を備え、この第１のチャージポンプＣＰ１は、この第１のカレントミラー回路ＣＭ１の第１のバイアスｐｂｉａｓにカップリングされた第１のバイアス出力部ｂｉａｓ１を備える。

好ましくは、このインピーダンス回路ＢｉｇＲは、電流入力端子として用いられる、第２のバイアスｎｂｉａｓを有する第２のカレントミラー回路ＣＭ２、電流出力端子として用いられる第２の出力部ｏｕｔ２、および上記のプリセットされた電位とカップリングされる電流出力端子として用いられる第２の入力部ｉｎ２を備える。さらにこのインピーダンス回路ＢｉｇＲは、第２のカレントミラー回路ＣＭ２を第２の基準電流でバイアスするための第２のチャージポンプＣＰ２を備え、この第２のチャージポンプＣＰ２は、この第２のカレントミラー回路ＣＭ２の第２のバイアスｎｂｉａｓにカップリングされた第２のバイアス出力部ｂｉａｓ２を備える。

第１のカレントミラー回路ＣＭ１および／または第２のカレントミラー回路ＣＭ２の出力インピーダンスの良好な安定性を確保するために、これらの第１のカレントミラー回路ＣＭ１および第２のカレントミラー回路ＣＭ１，ＣＭ２をそれぞれバイアスするための上記の第１の基準電流および上記の第２の基準電流は、各々非常に正確にかつ小さな値で供給されなければならない。これらの必要条件は、上記の第１および／または第２のチャージポンプＣＰ１，ＣＰ２によって充足することができる。第１および／または第２のチャージポンプＣＰ１，ＣＰ２は、第１および第２のバイアス出力部ｂｉａｓ１，ｂｉａｓ２に、それぞれ一定の電圧を供給することによってバイアスを提供するように構成されている。

こうして上記の主チャージポンプの出力電圧のフィルタリングは、カレントミラー回路を大きなオーミック抵抗と見做したＲＣフィルタリング原理に基づいたものとすることができる。上記の背中合わせのダイオード構成体、特にポリシリコンダイオード構成体の構成に対応するために、第１のカレントミラー回路ＣＭ１は、半導体トランジスタ技術の第１のタイプのトランジスタ(複数）を備えてよく、第２のカレントミラー回路ＣＭ２は、半導体トランジスタ技術の第２のタイプのトランジスタ(複数）を備えてよく、ここで第１のタイプのトランジスタ(複数）は、第２のタイプのトランジスタ(複数）に対してコンプリメンタリになっている。

図２は、第１および第２のカレントミラー回路ＣＭ１，ＣＭ２の、１つの例示的な実施形態を示す。

特に第１のカレントミラー回路ＣＭ１および／または第２のカレントミラー回路ＣＭ２は、金属酸化物半導体電界効果トランジスタ(複数）、ＭＯＳＦＥＴに基づいている。

具体的には、第１のカレントミラー回路および第２のカレントミラー回路ＣＭ１，ＣＭ２のこれらのＭＯＳＦＥＴは弱反転で動作する。

第１のカレントミラー回路ＣＭ１は、たとえば、１つのゲート電極、上記の第１のカレントミラー回路ＣＭ１の電流入力端子として用いられる１つのドレイン電極、および１つのプリセットされた電位に接続可能な１つのソース電極を備える、１つの第１のＮＭＯＳトランジスタＴｎ１を備える。さらにこの第１のカレントミラー回路ＣＭ１は、１つの第２のＮＭＯＳトランジスタＴｎ２および少なくとも１つのさらなるＮＭＯＳトランジスタを備える１つのＮＭＯＳトランジスタブロックＴｎｂｌｏｃｋを備え、この第２のＮＭＯＳトランジスタＴｎ２およびこの少なくとも１つのさらなるＮＭＯＳトランジスタは直列に配設されている。

直列に配設されているとは、たとえば、この第２のＮＭＯＳトランジスタＴｎ２のドレイン電極が、第３のＮＭＯＳトランジスタのソース電極にカップリングされていること、そしてこの第２のＮＭＯＳトランジスタＴｎ２のゲート電極とこの第３のトランジスタのゲート電極とがカップリングされていること等を意味している。

上記のＮＭＯＳトランジスタブロックＴｎｂｌｏｃｋは、上記の第１のＮＭＯＳトランジスタＴｎ１のゲート電極およびドレイン電極にカップリングされたゲート接続部Ｇｃｏｎ、上記の第１のカレントミラー回路ＣＭ１の電流出力端子として用いられるドレイン接続部Ｄｃｏｎ、および上記のプリセットされた電位に接続可能なソース接続部Ｓｃｏｎを備える。好ましくは、このトランジスタブロックは、直列に配設されている複数のＮＭＯＳトランジスタ、たとえば１０〜５０個のＮＭＯＳトランジスタを備える。このようにして、上記の第１の基準電流は、１ｎＡ未満から１ｐＡ未満へダウンスケールすることができ、これは所望の出力抵抗を達成するように、１ｎＡ未満の第１の基準入力電流が、１ｐＡ未満の出力電流に変換されることを意味する。

対称性の理由から、第２のカレントミラー回路ＣＭ２は、第１のカレントミラー回路ＣＭ１に類似した構造を備えている。

第２のカレントミラー回路ＣＭ２は、たとえば、１つのゲート電極、上記の第２のカレントミラー回路ＣＭ２の電流入力端子として用いられる１つのドレイン電極、および１つのプリセットされた電位に接続可能なソース電極を備える、１つの第１のＰＭＯＳトランジスタＴｐ１を備える。さらにこの第２のカレントミラー回路ＣＭ２は、１つの第２のＰＭＯＳトランジスタＴｐ２および少なくとも１つのさらなるＰＭＯＳトランジスタを備える１つのＰＭＯＳトランジスタブロックＴｐｂｌｏｃｋを備え、この１つの第２のＰＭＯＳトランジスタＴｐ２および少なくとも１つのさらなるＰＭＯＳトランジスタは直列に配設されており、ここでこのＰＭＯＳトランジスタブロックＴｐｂｌｏｃｋは、上記の第１のＰＭＯＳトランジスタＴｐ１のゲート電極およびドレイン電極にカップリングされた１つのゲート接続部Ｇｃｏｎ、上記の第２のカレントミラー回路ＣＭ２の電流出力端子として用いられる１つのドレイン接続部Ｄｃｏｎ、および上記のプリセット電位に接続可能な１つのソース接続部Ｓｃｏｎを備える。

代替として、上記の第１および第２のカレントミラー回路ＣＭ１，ＣＭ２は、他の、すなわち異なるカレントミラー回路構成を備えてよい。たとえばこれらの第１および／または第２のカレントミラー回路ＣＭ１，ＣＭ２は、ウィルソン構成、すなわちカスケード構成を備えてよい。

図３は、第１および第２のチャージポンプの例示的な実施形態の詳細図を示す。

好ましくは、上記の第１のチャージポンプＣＰ１および／または上記の第２のチャージポンプＣＰ２は、上記の第１のカレントミラー回路ＣＭ１および／または上記の第２のカレントミラー回路ＣＭ２のバイアス用に、上記の第１の基準電流および／または上記の第２の基準電流を、それぞれその絶対値が１ｎＡ以下で供給するように構成されている。

上記の第１のチャージポンプＣＰ１および／または上記の第２のチャージポンプＣＰ２はそれぞれ、たとえば、複数の同じ構成の段を備え、各々の段は、１つのダイオードＤｐｕｍｐおよび１つのポンピングコンデンサＣｐｕｍｐを備え、ここでこれらの連続した段のポンピングコンデンサは、少なくとも２つの重なり合わないクロック信号Ｃｌｋ１，Ｃｌｋ２によって駆動される。

連続した段におけるこれらのポンピングコンデンサＣｐｕｍｐは、たとえば、２つのコンプリメンタリなクロック信号Ｃｌｋ１，Ｃｌｋ２によって駆動される。電荷は、１つのポンピングコンデンサＣｐｕｍｐから次のポンピングコンデンサへ、このクロック周期で転送され、入力電圧よりはるかに高い電圧になり得る出力電圧を生成する。

第１および第２のチャージポンプＣＰ１，ＣＰ２から供給される上記の第１および第２の基準電流は、それぞれ以下の簡単な式で表すことができる。

ＩＲｅｆ ＝ （Ｆｃｌｋ＊Ｃ＿ｐｕｍｐ＊Ｖｃｃ）／Ｎ ．．． （１）

ここでＦｃｌｋは、上記のクロック信号Ｃｌｋ１，Ｃｌｋ２の周波数であり、Ｃ＿ｐｕｍｐはポンピングコンデンサＣｐｕｍｐの静電容量であり、Ｎは上記の段の数であり、そしてＶｃｃは、第１のチャージポンプＣＰ１および第２のチャージポンプＣＰ２の電源である。これらの第１および第２のチャージポンプＣＰ１，ＣＰ２は各々、１つの電源入力部Ｖ１，Ｖ２を備える。たとえば、これらの第１および第２のチャージポンプＣＰ１，ＣＰ２の電源入力部Ｖ１，Ｖ２は、上記の主チャージポンプＣＰの出力部とカップリングされている。

たとえば、これらの第１および第２のチャージポンプＣＰ１，ＣＰ２のそれぞれのダイオードＤｐｕｍｐは、ダイオード接続されたＮＭＯＳトランジスタ(複数）を備える。このダイオード接続されたＮＭＯＳトランジスタは、一方向のみにおける電荷の流れを可能とする。

したがって、上記の第１のチャージポンプＣＰ１および上記の第２のチャージポンプＣＰ２は、上記の第１および第２のカレントミラー回路ＣＭ１，ＣＭ２用の上記の第１および第２の基準電流を供給するために、特に背中合わせの構成で配設されている。

好ましくは、上記の第１のチャージポンプおよび上記の第２のチャージポンプは各々、少なくとも１つの出力コンデンサＣｏｕｔを備える。

上記の第１のチャージポンプおよび上記の第２のチャージポンプの回路構成は、極めて対称的なレイアウト設計を可能とし、こうして温度変動およびプロセスバラつきによる電流変動の補償を確実にする。こうしてより安定した、そしてより信頼性のある、第１および第２のカレントミラー回路ＣＭ１，ＣＭ２のバイアスが可能となり、これは上記のフィルタリング性能も改善する。

本チャージポンプ構成体１００のフィルタ素子ＦＥは、プロセスバラつきおよび温度変動に関して補償されたバイアスを特徴とする。上記の電圧リップルは、グラウンドに対するフィルタリングコンデンサのサイズにのみ依存しえるので、適切な静電容量を選択することによって調整することができる。

２０ ： ＭＥＭＳマイクロフォン
１００ ： チャージポンプ構成体
ｂｉａｓ１ ： 第１のバイアス出力部
ｂｉａｓ２ ： 第２のバイアス出力部
ＢｉｇＲ ： インピーダンス回路
Ｃｆ ： フィルタコンデンサ
Ｃｌｋ１，Ｃｌｋ２ ： クロック信号
ＣＭ１ ： 第１のカレントミラー回路
ＣＭ２ ： 第２のカレントミラー回路
Ｃｏｕｔ ： 出力コンデンサ
ＣＰ ： 主チャージポンプ
ＣＰ１ ： 第１のチャージポンプ
ＣＰ２ ： 第２のチャージポンプ
Ｃｐｕｍｐ ： ポンピングコンデンサ
Ｄｃｏｎ ： ドレイン接続部
Ｄｐｕｍｐ ： ダイオード
ＦＥ ： フィルタ素子
Ｇｃｏｎ ： ゲート接続部
ｉｎ１ ： 第１の入力部
ｉｎ２ ： 第２の入力部
ｎｂｉａｓ ： 第２のバイアス
ｏｕｔ１ ： 第１の出力部
ｏｕｔ２ ： 第２の出力部
ｐｂｉａｓ ： 第１のバイアス
Ｒｅｓ ： インピーダンス素子
Ｓｃｏｎ ： ソース接続部
Ｔｎ１ ： 第１のＮＭＯＳトランジスタ
Ｔｎ２ ： 第２のＮＭＯＳトランジスタ
Ｔｎｂｌｏｃｋ ： ＮＭＯＳトランジスタブロック
Ｔｐ１ ： 第１のＰＭＯＳトランジスタ
Ｔｐ２ ： 第２のＰＭＯＳトランジスタ
Ｔｐｂｌｏｃｋ ： ＰＭＯＳトランジスタブロック
ＵＢｉａｓ ： 主チャージポンプの出力部
Ｖ１ ： 第１のチャージポンプの電源入力部
Ｖ２ ： 第２のチャージポンプの電源入力部

Claims (9)

1. チャージポンプ構成体（１００）用のインピーダンス回路（ＢｉｇＲ）であって、
   電流入力端子として用いられる、第１のバイアス（ｐｂｉａｓ）を有する第１のカレントミラー回路（ＣＭ１）、電流出力端子として用いられる第１の出力部（ｏｕｔ１）、およびプリセットされた電位とカップリングされる電流出力端子として用いられる第１の入力部（ｉｎ１）を備え、
   前記第１のカレントミラー回路（ＣＭ１）を第１の基準電流でバイアスするための第１のチャージポンプ（ＣＰ１）を備え、当該第１のチャージポンプ（ＣＰ１）は、前記第１のカレントミラー回路（ＣＭ１）の前記第１のバイアス（ｐｂｉａｓ）にカップリングされた第１のバイアス出力部（ｂｉａｓ１）を備え、
   電流入力端子として用いられる、第２のバイアス（ｎｂｉａｓ）を有する第２のカレントミラー回路（ＣＭ２）、電流出力端子として用いられる第２の出力部（ｏｕｔ２）、および前記プリセットされた電位とカップリングされる電流出力端子として用いられる第２の入力部（ｉｎ２）を備え、
   前記第２のカレントミラー回路（ＣＭ２）を第２の基準電流でバイアスするための第２のチャージポンプ（ＣＰ２）を備え、当該第２のチャージポンプ（ＣＰ２）は、前記第２のカレントミラー回路（ＣＭ２）の前記第２のバイアス（ｎｂｉａｓ）にカップリングされた第２のバイアス出力部（ｂｉａｓ２）を備え、
   １つのデバイス入力部および１つのデバイス出力部を備え、前記１つのデバイス出力部は、前記第１のカレントミラー回路（ＣＭ１）の前記第１の出力部（ｏｕｔ１）および前記第２のカレントミラー回路（ＣＭ２）の第２の出力部（ｏｕｔ２）にカップリングされ、前記１つのデバイス入力部は、前記第１のカレントミラー回路（ＣＭ１）の前記第１の入力部（ｉｎ１）および前記第２のカレントミラー回路（ＣＭ２）の前記第２の入力部（ｉｎ２）にカップリングされることを特徴とする、インピーダンス回路。
2. 前記第１のチャージポンプ（ＣＰ１）および／または前記第２のチャージポンプ（ＣＰ２）は、前記第１のカレントミラー回路（ＣＭ１）および／または前記第２のカレントミラー回路（ＣＭ２）のバイアス用に、前記第１の基準電流および／または前記第２の基準電流を、それぞれその絶対値が１ｎＡ以下で供給するように構成されていることを特徴とする、請求項１に記載のインピーダンス回路。
3. 前記第１のカレントミラー回路（ＣＭ１）は、半導体トランジスタ技術の第１のタイプの複数のトランジスタを備え、前記第２のカレントミラー回路（ＣＭ２）は、半導体トランジスタ技術の第２のタイプの複数のトランジスタを備え、前記第１のタイプの複数のトランジスタは、前記第２のタイプの複数のトランジスタに対してコンプリメンタリになっていることを特徴とする、請求項１乃至２のいずれか１項に記載のインピーダンス回路。
4. 前記第１のカレントミラー回路（ＣＭ１）および／または前記第２のカレントミラー回路（ＣＭ２）は、複数の金属酸化物半導体電界効果トランジスタ、ＭＯＳＦＥＴに基づいており、当該ＭＯＳＦＥＴは弱反転で動作することを特徴とする、請求項１乃至３のいずれか１項に記載のインピーダンス回路。
5. 前記第１のカレントミラー回路（ＣＭ１）は、複数のＮＭＯＳトランジスタを備え、そして前記第２のカレントミラー回路（ＣＭ２）は、複数のＰＭＯＳトランジスタを備えることを特徴とする、請求項１乃至４のいずれか１項に記載のインピーダンス回路。
6. 請求項１乃至５のいずれか１項に記載のインピーダンス回路において、
   前記第１のカレントミラー回路（ＣＭ１）は、
   １つのゲート電極、前記第１のカレントミラー回路（ＣＭ１）の電流入力端子として用いられる１つのドレイン電極、および１つのプリセットされた電位に接続可能な１つのソース電極を備える、１つの第１のＮＭＯＳトランジスタ（Ｔｎ１）を備え、
   １つの第２のＮＭＯＳトランジスタ（Ｔｎ２）および少なくとも１つのさらなるＮＭＯＳトランジスタを備える１つのＮＭＯＳトランジスタブロック（Ｔｎｂｌｏｃｋ）を備え、当該第２のＮＭＯＳトランジスタ（Ｔｎ２）および当該少なくとも１つのさらなるＮＭＯＳトランジスタは直列に配設されており、当該ＮＭＯＳトランジスタブロック（Ｔｎｂｌｏｃｋ）は、前記第１のＮＭＯＳトランジスタ（Ｔｎ１）のゲート電極およびドレイン電極にカップリングされた１つのゲート接続部（Ｇｃｏｎ）、前記第１のカレントミラー回路（ＣＭ１）の前記電流出力端子として用いられる１つのドレイン接続部（Ｄｃｏｎ）、および前記プリセットされた電位に接続可能な１つのソース接続部（Ｓｃｏｎ）を備える、
   ことを特徴とするインピーダンス回路。
7. 請求項１乃至６のいずれか１項に記載のインピーダンス回路において、
   前記第２のカレントミラー回路（ＣＭ２）は、
   １つのゲート電極、前記第２のカレントミラー回路（ＣＭ２）の前記電流入力端子として用いられる１つのドレイン電極、および１つのプリセットされた電位に接続可能な１つのソース電極を備える、１つの第１のＰＭＯＳトランジスタ（Ｔｐ１）を備え、
   １つの第２のＰＭＯＳトランジスタ（Ｔｐ２）および少なくとも１つのさらなるＰＭＯＳトランジスタを備える１つのＰＭＯＳトランジスタブロック（Ｔｐｂｌｏｃｋ）を備え、当該第２のＰＭＯＳトランジスタ（Ｔｐ２）および当該少なくとも１つのさらなるＰＭＯＳトランジスタは直列に配設されており、当該ＰＭＯＳトランジスタブロック（Ｔｐｂｌｏｃｋ）は、前記第１のＰＭＯＳトランジスタ（Ｔｐ１）の前記ゲート電極および前記ドレイン電極にカップリングされた１つのゲート接続部（Ｇｃｏｎ）、前記第２のカレントミラー回路（ＣＭ２）の電流出力端子として用いられる１つのドレイン接続部（Ｄｃｏｎ）、および前記プリセットされた電位に接続可能な１つのソース接続部（Ｓｃｏｎ）を備える、
   ことを特徴とするインピーダンス回路。
8. 前記第１のチャージポンプ（ＣＰ１）および／または前記第２のチャージポンプ（ＣＰ２）はそれぞれ、複数の同じ構成の段を備え、各々の段は、１つのダイオード（Ｄｐｕｍｐ）および１つのポンピングコンデンサ（Ｃｐｕｍｐ）を備え、連続した当該段の当該ポンピングコンデンサは、少なくとも２つの重なり合わないクロック信号（Ｃｌｋ１，Ｃｌｋ２）によって駆動されることを特徴とする、請求項１乃至７のいずれか１項に記載のインピーダンス回路。
9. チャージポンプ構成体であって、
   所与の出力電圧を供給するように構成された１つの主チャージポンプ（ＣＰ）を備え、
   前記主チャージポンプ（ＣＰ）の出力電圧をフィルタするように構成された１つのフィルタ素子（ＦＥ）を備え、
   前記フィルタ素子（ＦＥ）は、請求項１乃至８のいずれか１項に記載のインピーダンス回路を備える、
   ことを特徴とするチャージポンプ構成体。

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