JP2015002279A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の強度低下を抑制しつつ効率的に半導体装置を製造することができる半導体装置の製造方法を提供する。【解決手段】炭化ケイ素を材料とする半導体基板上に形成された第1導電型のドリフト層と、この表面に接する第2導電型のボディ層が存在し、ドライエッチングによりボディ層を貫通してドリフト層まで達するトレンチ971を形成する。エッチングの際、CF系のポリマーをトレンチ内壁950に堆積させ、その後、印加する高周波条件を調整することでトレンチ底部のポリマーを除去し、トレンチ底部へイオン注入を行いイオン注入領域を形成する。ポリマーによりトレンチ側壁951が保護されるため、イオンはトレンチ側壁に注入されることがなくなると共に、注入後の不純物活性化処理においてポリマーが側壁からのSiの昇華を防止する。【選択図】図5
Description
本明細書に記載の技術は、半導体装置の製造方法に関する。
特許文献1に、炭化ケイ素(SiC)を材料とする半導体基板を用いて、半導体基板に不純物イオンを注入する工程と、その後に熱処理を行う工程とを備える半導体装置の製造方法が開示されている。炭化ケイ素を材料とする半導体基板の場合、アニール炉等で熱処理を行う際に半導体基板の表面からケイ素(Si)が昇華し、それによって半導体基板の表面が荒れることがある。このため、上記特許文献1には、熱処理による表面荒れの問題を抑制するために、半導体基板の表面にキャップ層を形成する技術が記載されている。
ところで、半導体装置によっては、半導体基板に形成されたトレンチの底部に特定の導電型の半導体領域を形成するためにイオン注入を行うことがある。このようなイオン注入を行う場合、通常、半導体基板の表面はマスクで保護された状態とされるが、トレンチの側壁はマスクで保護されない状態のまま行われる。その結果、半導体基板のうちトレンチの側壁となる部分にまでイオンが注入され、この部分の不純物濃度が意図した濃度からずれることとなる。そこで、本明細書は、トレンチの底面にイオン注入を行う際に、意図しない部位へのイオン注入を抑制することができる技術を提供する。
本明細書は、第1導電型のドリフト層と、ドリフト層の上方に積層された第2導電型のボディ層と、ボディ層の表面の一部に設けられ、ボディ層によってドリフト層と分離された第1導電型の第1半導体層と、ドリフト層内に形成されている第2導電型の第2半導体層と、を備え、炭化ケイ素を材料とする半導体基板と、半導体基板の上面から第1半導体層及びボディ層を貫通してドリフト層に達するトレンチ内に配置され、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備え、第1半導体層とドリフト層とを分離する範囲のボディ層に対向すると共に底部が第2半導体層に接するトレンチゲートと、を備えた半導体装置の製造方法を提供する。この製造方法は、半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの少なくとも側壁に堆積膜を形成する工程と、トレンチの側壁に堆積膜が形成されている状態で、トレンチの底部に第2導電型の不純物イオンを注入する工程と、を含む。
上記の製造方法によれば、トレンチの底部に不純物イオンを注入するときに、トレンチの側壁に堆積膜が形成されている状態なので、不純物イオンがトレンチの側壁に注入されることが抑制される。これにより、トレンチの側壁を保護することができ、半導体ウェハの側壁部分の不純物濃度が意図しない濃度となることが抑制される。また、ドライエッチングでトレンチの側壁に形成された堆積膜を、イオン注入を防ぐためのマスクとして活用することができるので、別途の保護膜を形成する必要がない。よって、効率的に半導体装置を製造することができる。
上記の製造方法は、トレンチの底部に不純物イオンを注入する工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う工程をさらに含んでいてもよい。このような構成によると、熱処理による表面荒れを抑制することができる。
図1に示すように、実施例1に係る製造方法によって製造される半導体装置10は、炭化ケイ素(SiC)を材料とする半導体基板100と、トレンチゲート120と、絶縁膜135と、半導体基板100の裏面に接する裏面電極131と、半導体基板100の表面に接する表面電極132とを備えている。図1は、半導体装置10の素子領域に形成された縦型のMOSFETの一部を図示している。トレンチゲート120の長手方向はy方向である。図1には1つのトレンチゲート120の断面が図示されているのみであるが、半導体装置10は、トレンチゲート120の短手方向(x方向)に間隔を空けて配置されている複数のトレンチゲート120を備えている。
半導体基板100は、n+型のドレイン層101と、ドレイン層101の表面に接するn型のドリフト層102と、ドリフト層102の上方に積層されてドリフト層102の表面に接するp型のボディ層103と、を備えている。また、半導体基板100は、ボディ層103の表面の一部に設けられたn+型のソース層104(第1導電型の第1半導体層の一例)と、ドリフト層102内に形成され、トレンチゲート120の長手方向(y方向)と直交する断面(x−z断面)においてドリフト層102に周囲を囲まれているp型のフローティング層105(第2導電型の第2半導体層の一例)と、を備えている。トレンチゲート120は、半導体基板100の表面からz軸の負方向に伸びている。トレンチゲート120は、ボディ層103を貫通して、ドリフト層102に達する深さまで形成されている。トレンチゲート120は、トレンチ121の内壁に形成されたゲート絶縁膜122と、ゲート絶縁膜122の内側に配置されたゲート電極124とを備えている。トレンチ121の内壁は傾斜しており、テーパー状になっている。また、x方向におけるトレンチ121の開口の幅が底部の幅より広くなっている。トレンチゲート120の底部は、フローティング層105に接している。フローティング層105は、トレンチゲート120の底部を中心にドリフト層102内で広がっている。ドレイン層101は、半導体基板100の裏面に形成されており、裏面電極131に接している。ボディ層103の一部と、ソース層104とは、半導体基板100の表面に露出しており、表面電極132に接している。ゲート電極124の表面は、絶縁膜135によって覆われており、ゲート電極124と表面電極132とは、絶縁膜135によって絶縁されている。
図2〜8を用いて、実施例1に係る半導体装置10の製造方法を説明する。この製造方法は、半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの内壁全体に堆積膜を形成する第1工程と、トレンチの底部に形成された堆積膜を除去する第2工程と、トレンチの側壁に堆積膜が形成されている状態で、堆積膜が除去されたトレンチの底部に不純物イオンを注入する第3工程と、を含む。また、この製造方法は、第3工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う第4工程をさらに含む。
まず、図2に示すように、炭化ケイ素(SiC)を材料とする半導体ウェハ900を準備する。半導体ウェハ900は、n層902と、n層902の表面に積層されたp層903とを含んでいる。n層902は、図1に示すドリフト層102となる層であり、p層903は、ボディ層103となる層である。半導体ウェハ900の表面に、シリコン酸化膜を材料とするマスク991を形成する。なお、マスク991は、図1に示すトレンチ121を形成する部分に開口部を有している。マスク991は、半導体ウェハ900の表面全体にシリコン酸化膜を形成した後で、開口部のシリコン酸化膜をドライエッチングによって除去することによって形成できる。
(第1工程):第1工程では、図3に示すように、半導体ウェハ900にドライエッチングによりトレンチ971を形成すると共にトレンチ971の内壁950全体に堆積膜961を形成する。ドライエッチング時に用いるプロセスガスを適宜選択することで、トレンチ971の形成と堆積膜961の形成を同時に行うことができる。より詳細には、図2に示す半導体ウェハ900をエッチング装置(図示せず)内に配置し、プロセスガスを導入して異方性のドライエッチングを行う。ドライエッチングの方法としては、例えば、半導体ウェハ900を載置した電極に高周波電力を印加し、発生したバイアス電圧により、プラズマから生成されたイオンを加速して半導体ウェハ900に衝突させる反応性イオンエッチングを用いることができる。また、ドライエッチングに用いるプロセスガスとしては、例えばC4F8,CF4、CHF3等を含むガスが挙げられる。これにより、図3に示すように、内壁950を有するトレンチ971が半導体ウェハ900に形成される。トレンチ971の内壁950は、トレンチ971の深さ方向(z方向)に延びる側壁951と、深さ方向(z方向)の端部に形成された底部952とを有している。トレンチ971の側壁951は傾斜しており、テーパー状になっている。また、x方向におけるトレンチ971の底部952の幅が開口の幅がより狭くなっている。また、炭化ケイ素(SiC)の半導体ウェハ900に対してドライエッチングをしたときに、CF系のポリマーがトレンチ971の内壁950全体に付着して堆積膜961が形成される。これにより、トレンチ971の側壁951及び底部952がCF系のポリマーにより覆われる。なお、堆積膜961はマスク991の表面にも形成される。また、トレンチ971に付着した堆積膜961の膜厚が薄い場合は、この膜厚を厚くするために、追加で堆積膜961を成膜する工程を行ってもよい。なお、本実施例では、第1工程において、トレンチ971のエッチングと堆積物961の成膜を同時に行っているが、トレンチ971をエッチングにより形成するステップと堆積物961を成膜するステップに分けて行ってもよい。さらに、トレンチ971をエッチングにより形成するステップと堆積物961を成膜するステップとをそれぞれ複数回に分けて行ってもよい。
(第2工程):第2工程では、トレンチ971の底部952から半導体ウェハ900のn層902に不純物イオンを注入するために、図4に示すように、トレンチ971の底部952に形成された堆積膜961を除去する。堆積膜961の除去は、例えば半導体ウェハ900をエッチング装置(図示せず)内に配置した状態で、印加する高周波電力を調整し、上記のエッチング時とは異なる値のバイアス電圧をかけることにより行うことができる。これにより、トレンチ971の底部952の堆積膜961を反応性イオンによって除去することができる。また、底部952の堆積膜961と共に、マスク991の表面に形成されていた堆積膜961も除去される。一方、トレンチ971の側壁951に堆積した堆積膜961は除去されずに残存する。堆積膜961の除去方法は特に限定されず、例えば公知のボッシュ法を用いることにより、側壁951の堆積膜961を残しつつ底部952の堆積膜961を除去することもできる。ボッシュ法は、エッチングと堆積膜の堆積との二つのステップを交互に繰り返すことで、シリコンの深堀りを高速かつ高アスペクト比で実現する技術である。
(第3工程):第3工程では、フローティング層105を形成するために、堆積膜961が除去されたトレンチ971の底部952に、p型の不純物イオンを注入する。まず、図5に示すように、トレンチ971の側壁951に堆積膜961が形成されている状態で、トレンチ971の底部952にp型の不純物イオンを注入する。注入した不純物イオンは底部952から半導体ウェハ900内に進入し、n層902にイオン注入領域981が形成される。この第3工程では、堆積膜961がトレンチ971の側壁951に残存した状態でイオン注入が行われるので、側壁951から不純物イオンが注入されることがない。
(第4工程):第4工程では、第3工程でトレンチ971の底部952に不純物イオンを注入した後に、トレンチ971の側壁951に堆積膜961が形成されている状態で熱処理を行う。熱処理は、例えばアニール炉で1420℃以上の高温環境において行われる。これによって、イオン注入領域981が活性化し、フローティング層105であるp層となる。この第4工程では、堆積膜961がトレンチ971の側壁951に残存しているので、熱処理の過程で側壁951が堆積膜961によって保護されている。
その後、図6に示すように、トレンチ971の側壁951及びマスク991の表面に堆積している堆積膜961を除去する。また、半導体ウェハ900の表面のマスク991を除去する。これらは、例えばエッチングにより除去することができる。さらに、図7に示すように、半導体ウェハ900の表面および裏面にn型の不純物イオンを注入して、ソース層104およびドレイン層101となる領域を形成した上で、アニール処理を行う。これによって、ソース層104およびドレイン層101がそれぞれ半導体ウェハ900に形成される。さらに、図8に示すように、従来公知の方法を用いてゲート絶縁膜122及びゲート電極124を形成し、その後、絶縁膜135、裏面電極131および表面電極132を半導体ウェハ900の表裏面にそれぞれ形成することで、図1に示す半導体装置10を製造することができる。
上記の実施例1に係る製造方法によれば、トレンチ971の底部952に不純物イオンを注入するときにトレンチ971の側壁951が堆積膜961により覆われている状態なので、不純物イオンがトレンチ971の側壁951に注入されることが抑制される。これにより、トレンチ971の側壁951を保護することができ、トレンチ971の側壁が意図した不純物濃度からずれることが抑制される。これによって、半導体装置の特性(例えば、耐圧、閾値電圧等)が設計値から変化することが抑制される。また、トレンチ971の側壁951に残存する堆積膜961を、イオン注入を抑制するためのマスクとして活用することができるので、別途の保護膜を形成する必要がない。よって、効率的に半導体装置10を製造することができる。
また、実施例1に係る製造方法によれば、トレンチ971の側壁951に形成された堆積膜961が残存している状態で熱処理を行うので、トレンチ971の側壁951を保護することができ、側壁951からSiが昇華するのを防ぐことができる。これにより、トレンチ971の側壁951の表面荒れを防ぐことができる。また、堆積膜961を活用することにより、Siの昇華防止のための追加の成膜工程を行う必要が無いので、効率的に半導体装置10を製造することができる。
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。例えば、上記実施例ではトレンチ971の底部952に形成された堆積膜961を除去する第2工程を行っていたが、トレンチ971の側壁951の堆積膜961の膜厚に比べて底部952の堆積膜961の膜厚が薄い場合はこの第2工程を省略することもできる。この場合は、トレンチ971の底部952に堆積膜961が残存している状態で、フローティング層105を形成するための不純物イオンを注入する工程(第3工程)を行う。このとき、不純物イオンを確実に注入するために、イオン注入の加速電圧を調整することが好ましい。
また、上述した実施例1は、ゲートトレンチの底部にフローティング層を形成する場合に本発明を適用した例であったが、本発明は、このような形態に限られず、トレンチの底部にイオン注入によって半導体領域を形成する場合に適用することができる。例えば、周辺耐圧領域にFLR(フィールド・リミティング・リング)を形成する場合において、周辺耐圧領域に形成されたトレンチの底部に不純物イオンを注入する場合にも適用することができる。
また、上記実施例1ではドリフト層102の表面にp型のボディ層103が接している構成であったが、この構成に限定されず、ドリフト層102とp型のボディ層103の間に他の層が配置される構成もあり得る。また、トレンチゲート120の長手方向(y方向)において、フローティング層105がボディ層103と接続される構成もあり得る。
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
10 :半導体装置
100 :半導体基板
101 :ドレイン層
102 :ドリフト層
103 :ボディ層
104 :ソース層
105 :フローティング層
120 :トレンチゲート
121,971 :トレンチ
122 :ゲート絶縁膜
124 :ゲート電極
131 :裏面電極
132 :表面電極
135 :絶縁膜
900 :半導体ウェハ
950 :内壁
951 :側壁
952 :底部
961 :堆積膜
100 :半導体基板
101 :ドレイン層
102 :ドリフト層
103 :ボディ層
104 :ソース層
105 :フローティング層
120 :トレンチゲート
121,971 :トレンチ
122 :ゲート絶縁膜
124 :ゲート電極
131 :裏面電極
132 :表面電極
135 :絶縁膜
900 :半導体ウェハ
950 :内壁
951 :側壁
952 :底部
961 :堆積膜
Claims (2)
- 第1導電型のドリフト層と、
ドリフト層の上方に積層された第2導電型のボディ層と、
ボディ層の表面の一部に設けられ、ボディ層によってドリフト層と分離された第1導電型の第1半導体層と、
ドリフト層内に形成されている第2導電型の第2半導体層と、を備え、炭化ケイ素を材料とする半導体基板と、
半導体基板の上面から第1半導体層及びボディ層を貫通してドリフト層に達するトレンチ内に配置され、トレンチの内壁に形成されたゲート絶縁膜と、ゲート絶縁膜の内側に配置されたゲート電極とを備え、第1半導体層とドリフト層とを分離する範囲のボディ層に対向すると共に底部が第2半導体層に接するトレンチゲートと、
を備えた半導体装置の製造方法であって、
半導体ウェハにドライエッチングによりトレンチを形成すると共にトレンチの少なくとも側壁に堆積膜を形成する工程と、
トレンチの側壁に堆積膜が形成されている状態で、トレンチの底部に第2導電型の不純物イオンを注入する工程と、を含む、半導体装置の製造方法。 - トレンチの底部に不純物イオンを注入する工程の後に、トレンチの側壁に堆積膜が形成されている状態で熱処理を行う工程をさらに含む、請求項1に記載の半導体装置の製造方法。
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JP2013126371A JP2015002279A (ja) | 2013-06-17 | 2013-06-17 | 半導体装置の製造方法 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110556431A (zh) * | 2019-09-29 | 2019-12-10 | 宁波铼微半导体有限公司 | 一种垂直导通氮化镓功率二极管及其制备方法 |
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JP2009231545A (ja) * | 2008-03-24 | 2009-10-08 | Fuji Electric Device Technology Co Ltd | 炭化珪素mos型半導体装置 |
-
2013
- 2013-06-17 JP JP2013126371A patent/JP2015002279A/ja active Pending
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CN110556431B (zh) * | 2019-09-29 | 2024-03-08 | 宁波铼微半导体有限公司 | 一种垂直导通氮化镓功率二极管及其制备方法 |
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