JP2014521212A - 半導体基板及び形成する方法 - Google Patents

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Abstract

電子デバイスのための半導体基板材料を形成する方法は、反応チャンバ内で連続成長プロセス中に基板上に複数の半導体層を形成することを含み、連続成長プロセス中に少なくとも1つの成長プロセスパラメータを変更することによって、連続成長プロセス中に基層とエピタキシャル層との間に剥離層が形成される。その方法は、複数の半導体層を基板から分離することも含む。

Description

以下の開示は、半導体基板を形成する方法に関し、詳細には、LED又はLDデバイスを形成する際に用いるための剥離層を含む基板に関する。
窒化ガリウム(GaN)などのIII−V族材料、窒化インジウムガリウム(InGaN)及び窒化ガリウムアルミニウム(GaAlN)などの三元化合物、さらには四元化合物(AlGaInN)を含む半導体系化合物は、直接バンドギャップ半導体である。そのような材料は、短い波長を放出する大きな可能性を有し、それゆえ、発光ダイオード(LED)、レーザダイオード(LD)、UV検出器及び高温電子デバイスの製造に使用するのに適していると認識されてきた。
しかしながら、そのような半導体材料の開発は、そのような材料を処理すること、特に、短い波長を放出する電子回路を製造するのに必要とされる、材料の高品質の単結晶形を形成することを取り巻く難題によって妨げられてきた。GaNは、常圧においてその理論的な融解温度はその解離温度を超えているので、自然発生の化合物としては見いだされず、それゆえ、シリコン、ガリウムヒ素又はサファイアのように、溶融し、ボウル(boule)から引き上げられることはできない。代替形態として、工業界はエピタキシャル成長プロセスを用いてバルクGaN結晶を形成することに向かっている。しかしながら、エピタキシャル手法には、欠陥が少ない適切な密度のバルクGaN材料の形成を含んだ複数の問題が依然として残されている。
広範な欠陥(貫通転位(threading dislocation)、積層欠陥(stacking fault)及び逆位相境界(antiphase boundaries))があると、著しく性能が劣化し、結果として、デバイスの動作寿命が短くなる。より詳細には、転位は非発光中心として挙動し、それにより、これらの材料から作られた発光ダイオード及びレーザダイオードの発光効率を低下させる。また、これらの転位は暗電流も増加させる。貫通転位は高輝度の発光ダイオードの開発を妨げなかったが、転位は、高電子移動度トランジスタ、電界効果トランジスタ、及び他の電子デバイスなどのp−n接合デバイスにおいて、過剰な逆バイアス漏れ電流を引き起こす。さらに、転位はキャリアに対する強い散乱中心として作用する可能性があり、電子及び正孔の移動度を減少させ、多くの半導体デバイスの性能を制限する。
一態様によれば、電子デバイスのための半導体基板材料を形成する方法は、反応チャンバ内で連続成長プロセス中に基板上に複数の半導体層を形成することを含み、連続成長プロセス中に少なくとも1つの成長プロセスパラメータを変更し、基板から複数の半導体層を分離することによって、連続成長プロセス中に基層とエピタキシャル層との間に剥離層が形成される。
別の態様によれば、III−V族材料を形成する方法は、基板の上に重なるIII−V族材料を備える基層を形成することと、基層の上に重なるIII−V族材料を備える剥離層を形成することであって、剥離層は基層内のドーパント濃度とは異なる量のドーパント濃度を含む、形成することと、基層の上に重なるIII−V族材料を備えるエピタキシャル層を形成することとを含む。詳細には、そのプロセスは連続成長プロセスにおいて単一チャンバ内で実施される。
一態様によれば、電子デバイスのための半導体基板材料を形成する方法は、連続成長プロセスを実施して、基板上に複数の半導体層を形成することを含み、連続成長プロセスは、基板の上に重なるIII−V族材料を備える基層を形成することと、III−V族材料を連続的に成長させながら、少なくとも1つの成長プロセスパラメータを変更して、基層の上に重なる剥離層を形成することとを含み、剥離層は基層の組成とは異なる組成を有する。その方法は、III−V族材料を連続的に成長させ、少なくとも1つのプロセスパラメータを変更して、剥離層の上に重なるエピタキシャル層を形成することをさらに含み、エピタキシャル層は剥離層の組成とは異なる組成を有する。
さらに別の態様では、電子デバイスのための半導体基板材料を形成する方法は、反応チャンバ内で基板の上に重なるIII−V族材料を備える基層を形成することであって、基層を堆積することは、水素化気相エピタキシー(HVPE)プロセスを含む、形成することと、III−V族材料を成長させ続け、反応チャンバ内に第1のドーパント材料を導入して、基層の上に重なる第1の剥離層を形成することとを含む。その方法は、III−V族材料を成長させ続け、反応チャンバからドーパントを除去して、剥離層の上に重なる第1のエピタキシャル層部分を形成することと、III−V族材料を成長させ続け、反応チャンバ内に第2のドーパント材料を導入して、第1のエピタキシャル層部分の上に重なる第2の剥離層を形成することと、第1の剥離層上に突き当たる第1の波長の放射を用いて、第1の剥離層において基層から第1のエピタキシャル層部分を分離することとをさらに含む。
さらに別の態様では、半導体デバイスが、III−V族材料を備える基層と、基層の上に重なるIII−V族材料を備える第1の剥離層と、第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分とを含み、第1のエピタキシャル層部分は、第1のエピタキシャル層部分の上面において測定されるときに、約1×10転位/cmから約1×10転位/cmの間の範囲内の転位密度を有する。
別の態様によれば、半導体デバイスが、III−V族材料を備える基層と、基層の上に重なるIII−V族材料を備える第1の剥離層と、第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分と、第1のエピタキシャル層部分の上に重なるIII−V族材料を備える第2の剥離層と、第2の剥離層の上に重なるIII−V族材料を備える第2のエピタキシャル層部分とを含む。
半導体デバイスが、III−V族材料を備える基層と、基層の上に重なるIII−V族材料を備える第1の剥離層と、第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分と、第1のエピタキシャル層部分の上に重なるIII−V族材料を備える第2の剥離層と、第2の剥離層の上に重なるIII−V族材料を備える第2のエピタキシャル層部分とを含む。
本開示は、添付の図面を参照することによって、より良好に理解され、その数多くの特徴及び利点が当業者には明らかになり得る。
実施形態による、電子デバイスのための半導体基板材料を形成する方法を提供する流れ図である。 実施形態による、半導体基板形成プロセスの図である。 実施形態による、半導体基板形成プロセスの図である。 実施形態による、半導体基板形成プロセスの図である。 実施形態による、半導体基板形成プロセスの図である。 実施形態による、半導体デバイスの図である。
異なる図面において同じ参照記号を使用することは、類似又は同一の項目であることを示す。
以下の説明は包括的には基板材料に関し、詳細には、複数の半導体層を有する基板(すなわち、半導体基板)、及びそのような物品を形成する方法に関する。半導体基板は、例えば、窒化ガリウム(GaN)を含む、III−V族材料を含むことができる。III−V族材料を参照することは、元素の周期表のIII族からの少なくとも1つの元素と、元素の周期表のV族からの少なくとも1つの元素とを含む化合物を含むことは理解されるであろう。
図1は、実施形態による半導体基板材料を形成する方法を示す流れ図を含む。図示されるように、プロセスは、ステップ101において基板を用意することによって開始される。基板は、複数の層を支持するのに適した構造とすることができる。基板はさらに、半導体層のヘテロエピタキシャル成長を実施するのに適した構造及び表面を与えることができる。一実施形態によれば、基板は、無機材料とすることができる。幾つかの適切な無機材料には、酸化物、炭化物、窒化物、ホウ化物、オキシ炭化物、オキシホウ化物、オキシ窒化物、及びその組合せを含めることができる。場合によっては、基板はアルミナを含むことができ、より具体的には、単結晶アルミナ(すなわち、サファイア)を含む場合がある。一実施形態は、基本的にサファイアからなる基板を利用する。
そのプロセスは、ステップ103において、基板の上に重なるバッファ層を形成することによって継続する。図2Aを手短に参照すると、実施形態による半導体基板200が示される。とりわけ、半導体基板200は、基板201と、基板201の上に重なるバッファ層203とを含むことができる。具体的には、バッファ層203は、基板201の上側主面の上に重なることができ、より具体的には、バッファ層203は、基板201の上側主面に直に接触することができる。
バッファ層203を形成することは、堆積プロセスを含むことができる。例えば、バッファ層203は、反応チャンバ内で基板201の上側主面上に堆積され得る。1つのプロセスによれば、その基板は反応チャンバ内に装填されることができ、反応チャンバ内に適切な環境を与えた後に、基板上にバッファ層が堆積され得る。一実施形態によれば、適切な堆積技法は、化学気相成長を含むことができる。特定の事例では、堆積プロセスは、金属有機化学気相成長(MOCVD)を含むことができる。
バッファ層203は複数の薄膜から形成されてもよい。例えば、図2Aに示されるように、バッファ層203は、薄膜204と、薄膜206とを含むことができる。一実施形態によれば、薄膜のうちの少なくとも1つは、結晶材料を含むことができる。より具体的な事例では、薄膜204は、基板201の表面に直に接触することができ、シリコンを含むことができ、基本的にシリコンからなる場合がある。薄膜204は、基板201と、本明細書において説明されるような薄膜204の上に重なる半導体層との分離を容易にすることができる。
図2Aに示されるように、薄膜206は薄膜204の上に重なることができ、より具体的には、薄膜204と直に接触することができる。薄膜206は、その上の層のエピタキシャル形成に適した結晶学的特徴を有することができる。とりわけ、一実施形態では、薄膜204は半導体材料を含むことができる。適切な半導体材料は、III−V族材料を含むことができる。1つの特定の事例では、薄膜206は窒化物材料を含むことができる。別の例では、薄膜206は、ガリウム、アルミニウム、インジウム、及びその組合せを含むことができる。さらに、1つの特定の実施形態では、薄膜206は窒化アルミニウムを含むことができ、より具体的には、薄膜206は、基本的に窒化アルミニウムからなることができる。
従って、例示的な構造では、バッファ層203は、薄膜204がシリコンを含み、基板201の主面と直に接触しているように形成され得る。さらに、薄膜206は、薄膜204の或る表面と直に接触することができ、III−V族材料を含む。
ステップ103においてバッファ層を形成した後に、そのプロセスはステップ105において、バッファ層203の上に重なる基層を形成することによって継続することができる。図2Aを手短に参照すると、半導体基板200は、バッファ層203の上に重なる基層205を含むことができる。具体的には、基層205は、バッファ層203の或る表面の上に重なるように形成され得、より具体的には、基層はバッファ層203の薄膜206と直に接触することができる。
一実施形態によれば、バッファ層203を適切に形成すると、基板201及びバッファ層203は反応チャンバ内に置かれ、エピタキシャル成長プロセスを実施することができる。連続成長プロセスは、チャンバから工作物(例えば、半導体基板)を取り出すことなく、単一のチャンバ内で実行されるプロセスを含むことができる。また、連続成長プロセスは、エピタキシャル成長プロセスなどの成長プロセスも含むことができ、そのプロセスでは、全ての層が互いにその場(in−situ)で形成され得るように、工作物を成長温度から著しく冷却することなく、一連の半導体層が形成され得る。連続成長プロセスはさらに、全ての半導体層が同じプロセス(例えば、水素化気相エピタキシー)を用いて、同じ温度範囲内で、すなわち、実質的に同じ成長温度において形成されるが、それらの半導体層が異なる特性を有することができる成長プロセスを含むことができる。例えば、半導体層の化学組成が互いに異なることができ、それにより、連続成長プロセス中に、一連の半導体層が形成されることができ、当接する層の化学組成は成長パラメータの変更を通して異なることができる。
実施形態によれば、連続成長プロセスは、エピタキシャル成長プロセスを利用することができる。より具体的には、その連続成長プロセスは、水素化気相エピタキシー(HVPE)を含むことができる。したがって、基層205は、水素化気相エピタキシー(HVPE)などのエピタキシャル成長プロセスを通して形成され得る。
1つの特定の事例では、基層205はIII−V族材料から形成され得る。幾つかの適切なIII−V族材料は窒化物材料を含むことができる。さらに、基層205は、ガリウムを含む場合がある。特定の事例では、基層205は窒化物ガリウム(GaN)を含む場合があり、より具体的には、基本的に窒化ガリウムからなることができる。
基層205を形成する特定の方法を行うことができる。例えば、種々の成長モードにおいて基層材料のエピタキシャル成長が実施され得る。例えば、一実施形態では、基層は最初に3次元(3D)成長モードにおいて成長したエピタキシャル層として形成される。3D成長モードは、複数の結晶学的方向に沿った基層205の材料の同時成長を含むことができる。そのような例では、3D成長プロセスにおける基層205の形成は、バッファ層203上の島機構の自発的形成を含むことができる。自発的に形成された島機構はバッファ層203上にランダムに位置決めされることができ、複数のファセットを有する種々のメサと、メサ間の谷部とを画定する。
その代わりに、又はそれに加えて、基層205を形成することは、2次元(2D)成長モードにおけるエピタキシャル成長を含むことができる。2D成長モードは、1つの結晶学的方向における材料の優先的成長と、他の結晶学的方向に沿った結晶材料の限られた成長とによって特徴付けられる。例えば、一実施形態では、2D成長モードにおけるGaNを含む基層205の形成は、c面(0001)におけるGaNの優先的成長を含み、それにより、基層材料の縦方向の成長は、横方向の成長よりも安定化され得る。
さらに、基層を形成することは、3D成長モード及び2D成長モードの組合せを組み込むことができる。例えば、基層205は最初に3D成長モードにおいて形成されることができ、島機構が不連続材料層としてバッファ層203上に自発的に形成される。3D成長モード後に、成長パラメータが変更され、2D成長モードに変更することができ、横方向成長よりも縦方向成長が加速される。3D成長モードから2D成長モードに切り替えると、自発的に形成された島が均一な厚さの連続層に合体することができる。3D成長モードと2D成長モードとを組み合わせることにより、特定の転位密度など、所望の特性を有する基層の形成を容易にすることができる。
特定の成長パラメータは、成長温度、成長速度、気相反応物材料及び非反応物材料の圧力、反応雰囲気内の反応物材料と非反応物材料との比、成長チャンバ圧、並びにその組合せを含む。本明細書における反応物材料への参照は、アンモニアなど、窒素含有材料などの反応物材料を含む。他の反応物材料は、例えば、塩化ガリウムなどの金属ハロゲン化物成分を含む、ハロゲン化物相成分を含むことができる。非反応物材料は、例えば、希ガス、不活性ガスなどを含む、特定のタイプのガスを含むことができる。特定の事例では、非反応物材料は、窒素及び/又は水素などのガスを含むことができる。
3D成長モードにおける基層205の作製を含む基層205の形成中に、成長温度は少なくとも約750℃とすることができる。他の実施形態では、成長温度は、少なくとも約800℃、少なくとも約850℃、少なくとも約875℃、少なくとも約900℃、さらには少なくとも約925℃などとさらに高くすることができる。1つの形成方法によれば、基層205の形成中の成長温度は、1200℃以下、例えば、約1150℃以下、約1125℃以下、約1050℃以下、さらには約1000℃以下などとすることができる。成長温度は、先に言及された最大値及び最小値のいずれかの間の範囲内に入ることができることは理解されるであろう。
特定のプロセスの場合、成長温度が変更され、3D成長モードと2D成長モードとの間の変更を容易にすることができる。例えば、3D成長モードから2D成長モードに変更する際に、その温度は、少なくとも約5℃、例えば、少なくとも約10℃、少なくとも約15℃、少なくとも約20℃、少なくとも約30℃、少なくとも約35℃、さらには少なくとも約40℃などと変更可能である。さらに他の実施形態では、3D成長モードから2D成長モードに変更する際に、成長温度は、約100℃以下、例えば、約90℃以下、約80℃以下、約70℃以下、さらには約60℃以下などと変更可能である。成長温度の変化は、3D成長モードから2D成長モードに変更する際の成長温度の上昇を含み得る。成長温度の変更は、先に言及された最大値及び最小値のいずれかの間の範囲内に入ることができることは理解されるであろう。
実施形態によれば、基層205を形成するプロセスは、少なくとも毎時50ミクロンの成長速度で実施され得る。他の実施形態では、基層205の形成速度は、少なくとも毎時75ミクロン、少なくとも毎時100ミクロン、少なくとも毎時150ミクロン、少なくとも毎時200ミクロン、さらには少なくとも毎時約250ミクロンなどとさらに速くすることができる。別の実施形態では、基層205を形成するプロセスは、毎時約1mm以下、例えば、毎時750ミクロン以下、毎時500ミクロン以下、さらには毎時約300ミクロン以下などの速度で実施され得る。基層を形成するプロセスは、先に言及された最大値及び最小値のいずれかの間の範囲内の速度で実施され得ることは理解されるであろう。
特定のプロセスの場合、成長速度が変更され、3D成長モードと2D成長モードとの間の変更を容易にすることができる。例えば、3D成長から2D成長に変更する際に、少なくとも毎時約5ミクロンに成長速度を変更することができ、例えば、少なくとも毎時約5ミクロン(すなわち、ミクロン/hr)、例えば、少なくとも毎時約10ミクロン、少なくとも毎時約15ミクロン、少なくとも毎時約20ミクロン、少なくとも毎時約40ミクロン、少なくとも毎時約50ミクロン、さらには少なくとも毎時約75ミクロンなどと成長速度を変更することを含むことができる。さらに他の実施形態では、3D成長モードから2D成長モードに変更する際に、成長速度は、毎時約200ミクロン以下、例えば、毎時約175ミクロン以下、毎時約150ミクロン以下、毎時約125ミクロン以下、さらには毎時約100ミクロン以下などと変更可能である。
成長速度の変更は、3D成長モードから2D成長モードに変更するときに、成長速度を下げることとすることができることは理解されるであろう。成長速度の変化は、先に言及された最小値から最大値のいずれかの間の範囲内とすることができることは理解されるであろう。
他の実施形態によれば、3D成長モードから2D成長モードに変更するプロセスは、少なくとも2倍に成長速度を変更することによって引き起こされる場合がある。例えば、成長速度は、3D成長モードから2D成長モードに変更する際に少なくとも2分の1に下げられることができる。他の実施形態では、成長速度は、少なくとも約3分の1、少なくとも約4分の1、さらには少なくとも約5分の1に下げられてもよい。特定の事例では、成長速度の下げは、約8分の1以下、約7分の1以下、又は約6分の1以下である。
成長速度を変更する際に、先に特定された因子のうちの1つ又は複数が変更され得ることは理解されるであろう。例えば、成長温度が変更可能であるが、成長速度は安定した状態に保たれる。代替的には、成長速度が変更可能であるが、成長温度は保持される。さらに別の実施形態では、成長速度及び成長温度の両方が変更され、成長モードの変更を達成することができる。
基層205を適切に形成した後に、基層205の平均厚は約5mm以下とすることができる。他の実施形態では、基層205の平均厚は、約4mm以下、約3mm以下、約2mm以下、さらには約1.5mm以下などとさらに薄くすることできる。さらに、基層205は、少なくとも約0.1mm、少なくとも0.2mm、少なくとも0.5mm、少なくとも0.8mm、さらには少なくとも1mmの平均厚を有するように形成され得ることは理解されるであろう。基層205は、例えば、0.1mmから約5mmの間の範囲内を含む、先に言及された最大値及び最小値のいずれかの間の範囲内の平均厚を有することができることは理解されるであろう。
基層205は、特定の転位密度を有するように形成され得る。基層205の転位密度は、形成時に基層の上側表面において測定可能である。転位密度を測定する適切な方法は、室温において操作されるカソードルミネッセンス顕微鏡と、10KeV電子ビーム、スポットサイズ70において、モノクロメータを用いない多色光検出とを使用することを含み、その機器は、JEOL Corporationから市販されるSEM JSM−5510である。約10cm−2の転位密度測定値の場合、倍率は4000Xであり、面積は通常700μmである。約10cm−2の転位密度測定値の場合、倍率は通常500〜1000Xであり、面積は通常0.1mmである。
例えば、基層205は、基層205の上側表面において測定されるときに、約1×10転位/cm以下の転位密度を有することができる。他の実施形態では、基層205の転位密度は、約1×10転位/cm以下、約6×10転位/cm以下、さらには約1×10転位/cm以下などとさらに小さくすることができる。さらに、基層205は、少なくとも約1×10転位/cm、例えば、少なくとも2×10転位/cm、少なくとも3×10転位/cm、さらには少なくとも5×10転位/cmなどの転位密度を有することができる。基層は、先に言及された最大値及び最小値のいずれかの範囲内の転位密度を有することができることは理解されるであろう。
基層205は、特定の放射波長に対して特定の吸収係数を有するように形成され得る。例えば、可視スペクトル内の放射は、約350ナノメートルから約800ナノメートルの間の波長を有する放射を含む。場合によっては、基層205は、約50cm−1以下の吸収係数を有することができる。他の実施形態では、基層205は、約25cm−1以下、例えば、約15cm−1以下、約10cm−1以下、さらには約5cm−1以下などの吸収係数を有するように形成され得る。他の実施形態では、基層205は、可視スペクトル内の放射に対して、少なくとも約0.1cm−1、例えば、少なくとも約0.2cm−1、少なくとも約0.5cm−1、少なくとも約1cm−1、さらには少なくとも約2cm−1などである吸収係数を有することができる。基層205は先に言及された最小値から最大値のいずれかの間の範囲内の吸収係数を有することができることは理解されるであろう。
ステップ105において基層を形成した後に、そのプロセスはステップ107において、基層の上に重なる剥離層を形成することによって継続することができる。図2Aを手短に参照すると、半導体基板200は、基層205の上に重なる剥離層207を含む。詳細には、剥離層207は、連続成長プロセスにおいて基層205とともにin−situで形成され得る。特定の実施形態によれば、剥離層207は、連続成長プロセス中に基層の上に重ねて形成され得る。とりわけ、剥離層207の形成は、基層205の形成中に用いられるエピタキシャル条件から剥離層207の形成中に用いられる成長プロセスパラメータへの変更を容易にする特定の成長プロセスパラメータを変更することによって促進され得る。成長温度、成長速度、気相反応物材料及び非反応物材料の圧力、反応雰囲気中の反応物材料と非反応物材料の比、成長チャンバ圧など、成長プロセスパラメータのうちの1つ又は組合せが変更され、剥離層207の形成を容易にすることができる。
特定の実施形態によれば、剥離層207の形成は、反応チャンバ内の気相反応物材料の濃度を、基層205を形成することから剥離層207を形成することへ変更することによって促進され得る。例えば、ドーパント材料など、特定の気相反応物材料が反応チャンバ内に導入され、剥離層207の形成を容易にすることができる。実施形態によれば、適切なドーパントは、C、Mg、Zn、Si、Sn、O、Fe、Ge及びそれらの組合せなどの元素を含むことができる。
1つの特定の実施形態では、剥離層207の形成中に、2D成長モードが利用され得る。そのような事例では、Fe、Ge又はそれらの組合せなどのドーパント材料が成長チャンバ内に導入され、剥離層の形成を容易にすることができる。
別の実施形態によれば、剥離層は3D成長モードを用いて形成され得る。3D成長モードにおいて用いるのに適したドーパント材料はO、Ge及びそれらの組合せを含むことができる。
ドーパント材料は、特定のやり方で反応チャンバの中に導入され、例えば、吸収係数を含む、所望の特性を有する剥離層207の適切な形成を容易にすることができる。ドーパント材料は、少なくとも約0.001、かつ約0.01以下のドーパント/Ga気相比で注入され得る。
ドーパント材料は特定の持続時間にわたって反応チャンバの中に導入され得る。例えば、ドーパントは少なくとも約1秒、かつ約5分以下の持続時間にわたって反応チャンバ内に存在することができる。
実施形態によれば、剥離層207は、特定の濃度のドーパント材料を有するように形成され得る。例えば、剥離層207内のドーパント濃度は、少なくとも約2x1018cm−3、例えば、少なくとも約4x1018cm−3、少なくとも約8x1018cm−3、さらには少なくとも約1x1019cm−3などとすることができる。さらに、剥離層207は、ドーパント濃度が、約1x1021cm−3以下、例えば、約1x1020cm−3以下、さらには約5x1019cm−3以下などであるように形成され得る。剥離層207内のドーパント濃度は先に言及された最大値から最小値のいずれかの間の範囲内にすることができることは理解されるであろう。
剥離層は、ドーパント材料を含むIII−V族材料を含むことができる。例えば、剥離層は窒化物材料を含むことができる。1つの事例では、剥離層はガリウムを含むことができ、より詳細には、窒化ガリウムを含むことができる。特定の実施形態では、剥離層は、基本的に窒化ガリウムからなるように形成される。基本的に窒化ガリウムからなることは、上記のドーパント材料の特定の濃度を可能にすることは理解されるであろう。
剥離層は、可視スペクトル内の波長を有する放射を含む、特定の波長の放射に対して特定の吸収係数を有するように形成され得る。剥離層207は、基層205よりも著しく多くの放射量を吸収するように、かつ剥離層207の吸収係数が基層205の吸収係数よりも著しく大きくなることができるように形成され得る。
剥離層は、可視スペクトル内の放射に対して、少なくとも800cm−1の吸収係数を有するように形成され得る。他の実施形態では、剥離層207の吸収係数は、少なくとも約1000cm−1、約2000cm−1、少なくとも約3000cm−1、さらには少なくとも約5000cm−1など、さらに大きくすることができる。さらに、剥離層207の吸収係数は、可視スペクトル内の放射に対して、約10,000cm−1以下、例えば、約9,000cm−1以下、約8,000cm−1以下、さらには約7,000cm−1以下などとすることができる。剥離層207は、先に言及された最大値から最小値のいずれかの間の範囲内の吸収係数を有するように形成され得ることは理解されるであろう。
剥離層207は、特定の平均厚を有するように形成され得る。とりわけ、剥離層207の厚さは、基層205の平均厚よりも著しく薄くすることができる。例えば、剥離層は、約100ミクロン以下、例えば、約80ミクロン以下、約50ミクロン以下、さらには約30ミクロン以下などの平均厚を有することができる。他の実施形態では、剥離層は、少なくとも約1ミクロン、例えば、少なくとも約2ミクロン、少なくとも約3ミクロン、少なくとも約5ミクロン、さらには少なくとも約10ミクロンなどの平均厚を有するように形成され得る。剥離層207は、先に言及された最大値から最小値のいずれかの間の範囲内の平均厚を有することができることは理解されるであろう。
実施形態によれば、剥離層207は、層の上面において測定されるときに特定の転位密度を有することができる。例えば、剥離層207の上面における転位密度は、基層205の上面における転位密度と実質的に同じとすることができる。例えば、剥離層は、約1x10転位/cm以下、例えば、約1x10転位/cm以下、さらには約1x10転位/cm以下などである転位密度を有することができる。他の実施形態では、剥離層は、少なくとも約1x10転位/cm、例えば、少なくとも約2x10転位/cm、さらには少なくとも約5x10転位/cmなどである転位密度を有することができる。剥離層は、先に言及された最大値から最小値のいずれかの間の範囲内の転位密度を有することができることは理解されるであろう。
剥離層207は、成長プロセスによるが、基層205と実質的に同じ速度で成長することができる。とりわけ、成長速度は、基層205の形成から剥離層207の形成に移行する際に変更されないことが好ましい。例えば、剥離層207は、少なくとも毎時50ミクロンの成長速度で形成され得る。他の実施形態では、剥離層207を形成する速度は、少なくとも毎時75ミクロン、少なくとも毎時100ミクロン、少なくとも毎時150ミクロン、少なくとも毎時200ミクロン、さらには少なくとも毎時約250ミクロンなど、さらに速くすることができる。別の実施形態では、剥離層207は、毎時約1mm以下、例えば、毎時750ミクロン以下、毎時500ミクロン以下、さらには毎時約300ミクロン以下などの成長速度で形成され得る。剥離層を形成するプロセスは、先に言及された最大値から最小値のいずれかの間の範囲内の速度で実施可能であることは理解されるであろう。
ステップ107において剥離層を形成した後に、そのプロセスはステップ109において、剥離層の上に重なるエピタキシャル層を形成することによって継続することができる。図2Aを手短に参照すると、エピタキシャル層209は、剥離層207上に形成されるように示される。特定の事例では、エピタキシャル層209は、剥離層207の上面と直に接触するように形成され得る。とりわけ、剥離層207は、エピタキシャル層209と基層205との間に配置され得る。
エピタキシャル層209を形成するプロセスは、本明細書において言及されたような1つ又は複数の成長モードを利用するエピタキシャル成長プロセスを含むことができる。例えば、エピタキシャル層209の形成は、3D成長モード、2D成長モード、又は3D成長モード及び2D成長モードの組合せを通して形成することを含むことができる。一実施形態では、エピタキシャル層209の形成は、2D成長モードにおいて完了される。
エピタキシャル層209の形成は、エピタキシャル層209が他の半導体層(例えば、基層205及び剥離層207)とともにin−situで形成されるように、連続成長プロセスによって実施可能である。とりわけ、その成長プロセスは継続的であり、剥離層207の形成からエピタキシャル層209の形成に移行する際に中断しないことが可能である。
一実施形態によれば、連続成長プロセスにおけるエピタキシャル層209の形成は、剥離層の形成中に用いられた条件から少なくとも1つの成長プロセスパラメータを変更することを含むことができる。すなわち、例えば、エピタキシャル層209の成長中に利用される1つ又は複数の成長プロセスパラメータは、剥離層207の形成中に用いられる1つ又は複数の成長プロセスパラメータとは異なることができる。
特定の事例では、エピタキシャル層209の形成中に、少なくとも1つの気相反応物の濃度は、剥離層207の成長中のその気相反応物の濃度と比べて変更してもよい。詳細には、その変更は、剥離層207の形成中に反応チャンバ内に存在するドーパント材料の濃度に比べて、エピタキシャル層209の形成中に反応チャンバ内に存在するドーパント材料の濃度を下げることを含むことができる。したがって、エピタキシャル層209は、剥離層207の組成とは異なる組成を有することができる。とりわけ、組成の差は、少なくとも、剥離層207とエピタキシャル層209との間の例えばドーパント材料など、少なくとも1つの元素量の差によって特徴付けられることができる。
実施形態によれば、エピタキシャル層209は、約5x1019cm−3未満であるドーパント濃度を有することができる。別の実施形態では、エピタキシャル層209内のドーパント濃度は、約2x1019cm−3以下、約1x1019cm−3以下、約1x1018cm−3以下、約8x1017cm−3以下、さらには約5x1017cm−3以下など、さらに低くすることができる。基層205及びエピタキシャル層209内のドーパント濃度は実質的に同じにすることができ、より詳細には、剥離層207内のドーパント濃度よりも著しく低くすることができることは理解されるであろう。
実施形態によれば、エピタキシャル層209は、III−V族材料を含むことができる。特定の事例では、エピタキシャル層は窒化物材料を含むことができる。さらに別の実施形態では、エピタキシャル層はガリウムを含むことができ、より詳細には、窒化ガリウムを含むことができる。特定のエピタキシャル層は基本的に窒化ガリウムからなることができる。
実施形態によれば、エピタキシャル層209は、剥離層207と実質的に同じ速度で成長することができる。さらに、特定の実施形態では、エピタキシャル層209は、基層205と同じ成長速度で形成され得る。
エピタキシャル層209は、剥離層207の平均厚よりも著しく厚い平均厚を有するように形成され得る。例えば、エピタキシャル層209は、少なくとも約5ミクロンの平均厚を有するように形成され得る。他の実施形態では、平均厚は、少なくとも約10ミクロン、少なくとも約15ミクロン、少なくとも約20ミクロン、少なくとも約25ミクロン、少なくとも約40ミクロン、少なくとも約50ミクロン、さらには少なくとも約100ミクロンなど、さらに厚くすることができる。さらに、エピタキシャル層209は、約500ミクロン以下、例えば、約400ミクロン以下、さらには約300ミクロン以下などである平均厚を有するように形成され得る。エピタキシャル層209は、先に言及された最大値から最小値のいずれかの間の範囲内の平均厚を有することができることは理解されるであろう。
エピタキシャル層209は、上面における測定されるときに、特定の転位密度を有するように形成され得る。特定の実施形態では、エピタキシャル層209は、剥離層207の転位密度未満である転位密度を有するように形成され得る。さらに、一実施形態では、エピタキシャル層209は、約1x10転位/cm以下、例えば、約1x10転位/cm以下、さらには約1x10転位/cm以下などである転位密度を有することができる。他の実施形態では、エピタキシャル層209は、少なくとも約1x10転位/cm、例えば、少なくとも約2x10転位/cm、さらには少なくとも約5x10転位/cmなどである転位密度を有することができる。エピタキシャル層209は、先に言及された最大値から最小値のいずれかの間の範囲内の転位密度を有することができることは理解されるであろう。
エピタキシャル層209は、特定の吸収係数を有するように形成され得る。とりわけ、エピタキシャル層209は、可視スペクトル内の放射に関して、剥離層207の吸収係数よりも著しく低い吸収係数を有することができる。エピタキシャル層209はさらに、可視スペクトル内の放射に関して基層205の吸収係数に実質的に類似の吸収係数を有することができる。実施形態によれば、エピタキシャル層は、約50cm−1以下の吸収係数を有することができる。他の実施形態では、エピタキシャル層209は、約25cm−1以下、例えば、約15cm−1以下、約10cm−1以下、さらには約5cm−1以下などの吸収係数を有することができる。他の実施形態では、エピタキシャル層209は、可視スペクトル内の放射に対して、少なくとも約0.1cm−1、例えば、少なくとも約0.2cm−1、少なくとも約0.5cm−1、少なくとも約1cm−1、さらには少なくとも約2cm−1などである吸収係数を有することができる。エピタキシャル層209は先に言及された最小値から最大値のいずれかの間の範囲内の吸収係数を有することができることは理解されるであろう。
例えば、基層205、剥離層207及びエピタキシャル層209を含む、半導体層の形成のプロセス中に、基板201は複数の半導体層から分離され得る。その分離は、バッファ層203の一部、特にバッファ層203内の膜の解離によって促進され得る。一実施形態によれば、バッファ層203は、シリコンなどの膜を含むことができ、連続成長プロセス中に利用される高温において、その膜が熱によって解離される。熱解離は基板201と複数の半導体層との間の分離を容易にする。したがって、連続成長プロセスの完了時に、基層205、剥離層207及びエピタキシャル層209は、基板201から完全に除去され得る。
図2Bを参照すると、基層205と、剥離層207と、エピタキシャル層209とを含む複数の半導体層を有する半導体基板250が示される。半導体基板を形成し、連続成長プロセスを通して形成された複数の半導体層225から基板201を剥離した後に、半導体基板250はさらに処理され得る。1つのそのようなプロセスは半導体基板250を研削し、半導体層225の全厚を薄くし、その上に電子デバイスを形成するために表面の品質を改善することを含むことができる。
図2Cを参照すると、その上に形成された電子デバイスを含む半導体基板の断面図が示される。半導体基板275は、基層205、剥離層207及びエピタキシャル層209を含む、複数の半導体層を有することができる。さらに、半導体基板275は、エピタキシャル層209の上面上に形成された電子デバイス層211を含むことができる。電子デバイス層211は、既知の技法を通して形成され得る、光電子デバイス(例えば、発光ダイオード(LED)又はレーザダイオード(LD))などのデバイスを含むことができる。
電子デバイス層211を適切に形成した後に、分離プロセスが着手され得る。分離は、電子デバイス層211から、半導体基板の層のうちの少なくとも1つを剥離することを含むことができる。図2Dは、電子デバイス層を有し、実施形態による分離プロセスを受けている半導体基板の断面図を含む。
分離プロセスは、複数の半導体層間の分離、とりわけ、剥離層における基層205とエピタキシャル層209との間の分離を含むことができる。分離プロセス中に、スペクトルの可視領域内の波長など、特定の波長の放射220が剥離層207に突き当たる。図2Dは基層205を通して放射を誘導することを示すが、代替的には、放射はエピタキシャル層209を通して誘導される場合もあることは理解されるであろう。剥離層207は基層205及びエピタキシャル層209の吸収係数よりも著しく大きい吸収係数を有し、突き当たる放射が剥離層207において優先的に吸収されるようにし、それにより、剥離層207の化学的性質が変化し、基層205とエピタキシャル層209との間の分離を容易にする。一実施形態では、放射は剥離層207の解離を引き起こすことができる。
剥離層207において複数の半導体層を分離した後に、エピタキシャル層209、電子デバイス層211及び支持層213を含む半導体デバイス295は、さらに処理して市販のデバイスにするのに適している。基層205は、半導体デバイス295から分離され、バルク半導体基板又はシード材料として適切な製造業者によって再生され、再利用可能である。
図3は、一実施形態による半導体基板の断面図を示す。半導体基板300は基板201と、基板の上に重なる膜204及び206を有するバッファ層203と、バッファ層203の上に重なる複数の半導体層325とを含む。基板201及びバッファ層203は、本明細書において複数の実施形態において説明されたものと同じ特徴を有することができる。
半導体層325は、連続成長プロセスに従って形成されることができ、堆積又はエピタキシープロセスを中断することなく、各層が互いの上に連続的に成長する。とりわけ、複数の半導体層325の各層はHVPEを用いて形成され得る。
半導体基板300は基層305を含むことができ、基層はバッファ層203上に最初に形成され、本明細書の実施形態において記述される基層と同じ特徴を有することができる。
半導体基板300を形成するプロセスは、半導体材料を連続的に成長させて、基層305上に第1の剥離層307を形成することを含む。第1の剥離層307は本明細書の実施形態において記述される任意の剥離層と同じ特徴を有することができる。
とりわけ、連続成長プロセス中の第1の剥離層307の形成は、基層305を形成するために用いられた成長パラメータのうちの少なくとも1つを変更することを含むことができる。1つの特定の事例では、第1の剥離層307の形成は、反応チャンバ内に第1のドーパント材料を導入することを含むことができ、第1の剥離層307は、半導体基板300内の基層305及び他の包囲する層と比べて特有の組成を有するようになる。第1の剥離層307は、特定の波長の放射に対して特定の吸収係数を有することができる。
半導体基板300を形成するプロセスは、半導体材料を連続的に成長させて、第1の剥離層307上に第1のエピタキシャル層309を形成することを含む。第1のエピタキシャル層309はIII−V族材料などの半導体材料を含むことができる。第1のエピタキシャル層309は、本明細書の実施形態において記述される任意のエピタキシャル層と同じ特徴を有することができる。
とりわけ、連続成長プロセス中の第1のエピタキシャル層309の形成は、第1の剥離層307を形成するために用いられた成長パラメータのうちの少なくとも1つを変更することを含むことができる。1つの特定の事例では、第1のエピタキシャル層309の形成は、反応チャンバからドーパント材料を除去することを含む。したがって、第1のエピタキシャル層309及び第1の剥離層307は異なる組成を有することができ、とりわけ、少なくともドーパント材料の濃度の差を含む。さらに、場合によっては、第1のエピタキシャル層309は、第1の剥離層307の平均厚よりも著しく厚い平均厚を有することができる。
半導体基板300を形成するプロセスは、半導体材料を連続的に成長させて、第1のエピタキシャル層309上に第2の剥離層311を形成することを含み、第1のエピタキシャル層は第1の剥離層307と第2の剥離層311との間に配置される。第2の剥離層311は、III−V族材料などの半導体材料を含むことができる。第2の剥離層311は、本明細書の実施形態において記述される任意の剥離層と同じ特徴を有することができる。
とりわけ、連続成長プロセス中の第2の剥離層311の形成は、第1のエピタキシャル層を形成するために用いられた成長パラメータのうちの少なくとも1つを変更することを含むことができる。1つの特定の事例では、第2の剥離層311の形成は、反応チャンバ内に第2のドーパント材料を導入することを含むことができ、第2の剥離層311は、基層305、第1の剥離層307及び/又は第1のエピタキシャル層309と比べて特有の組成を有することができる。
半導体基板300を形成するプロセスは、半導体材料を連続的に成長させて、第2の剥離層311上に第2のエピタキシャル層313を形成することを含む。したがって、第2の剥離層311は、第1のエピタキシャル層309と第2のエピタキシャル層313との間に配置され得る。第2のエピタキシャル層313はIII−V族材料などの半導体材料を含むことができる。第2のエピタキシャル層313は、本明細書の実施形態において記述される任意のエピタキシャル層と同じ特徴を有することができる。
とりわけ、連続成長プロセス中の第2のエピタキシャル層313の形成は、第2の剥離層311を形成するために用いられた成長パラメータのうちの少なくとも1つを変更することを含むことができる。1つの特定の事例では、第2のエピタキシャル層313の形成は、反応チャンバからドーパント材料を除去することを含む。したがって、第2のエピタキシャル層313及び第2の剥離層311は異なる組成を有することができ、とりわけ、少なくともドーパント材料の濃度の差を含む。
第1の剥離層307及び第2の剥離層311を参照すると、第2のドーパント材料は、第1の剥離層内に存在する第1のドーパント材料と同じ元素又は組成にすることができる。代替的には、場合によっては、第2のドーパント材料は第1のドーパント材料と異なることができ、第1の剥離層307及び第2の剥離層311が異なる組成を有することができる。例えば、第1のドーパント材料は第1の元素を含むことができ、第2のドーパント材料は、第1のドーパント材料の第1の元素とは異なる第2の元素を含むことができる。
さらに、第1の剥離層307及び第2の剥離層311は互いに対して異なる濃度のドーパント材料を有することができ、それにより、特定の波長の放射に対して第1の剥離層307と第2の剥離層311との間で吸収特性に差をつけるのを容易にすることができる。例えば、第1の剥離層307は第1のドーパント濃度を有することができ、第2の剥離層311は第2のドーパント濃度を有することができ、第1のドーパント濃度は第2のドーパント濃度とは異なる。
さらに、第1の剥離層307及び第2の剥離層311は互いに対して異なる厚さを有することができ、それにより、特定の波長の放射に対して第1の剥離層307と第2の剥離層311との間で吸収特性に差をつけるのを容易にすることができる。例えば、1つの事例では、第1の剥離層307は第2の剥離層311の厚さよりも厚い厚さを有することができる。代替的には、第1の剥離層307は、第2の剥離層311の厚さよりも薄い厚さを有することができる。
第1の剥離層307及び第2の剥離層311は、特定の波長の放射に対して互いに異なる吸収係数を有することができる。例えば、第1の剥離層307は、第1の波長の放射の50%よりも多くの量を第1の剥離層に吸収させる吸収係数を有することができ、一方、第2の剥離層311は、第1の波長の放射の実質的に全てを第2の剥離層に透過させる吸収係数を有することができる。その代わりに、又はそれに加えて、第2の剥離層311は、第2の波長の放射の50%よりも多くの量を第2の剥離層に吸収させる吸収係数を有することができ、一方、第1の剥離層307は、第2の波長の実質的に全てを第1の剥離層に透過させる吸収係数を有することができる。
第1の剥離層307及び第2の剥離層311の選択的な吸収特性は、選択された放射波長に基づいて半導体基板300を選択的に分離するのを容易にする。例えば、第1の放射波長を選択し、第1の放射波長が第1の剥離層307に突き当たることによって、第1のエピタキシャル層309及び/又は他の半導体層325(すなわち、第2の剥離層311及び第2のエピタキシャル層313)から基層305を分離するのを容易にすることができる。第2の放射波長を選択し、第2の放射波長が第2の剥離層311に突き当たることによって、第1のエピタキシャル層309及び/又は他の半導体層325(すなわち、基層305及び第1の剥離層)から第2のエピタキシャル層313を分離するのを容易にすることができる。
半導体基板300の選択的吸収特性は、デバイスの形成の準備が整っている複数の基板を作製するのを容易にすることもできる。すなわち、半導体基板300の第1のエピタキシャル層311及び第2のエピタキシャル層313は選択的に分離されることができ、デバイス作製の準備が整った基板として電子デバイスの製造業者に提供され得る。2つの剥離層のみが示されるが、本明細書において開示された連続成長方法を用いて、さらに多くの剥離層が半導体基板内に効率的に形成され得ることは理解されるであろう。
本明細書の実施形態による半導体基板の形成は、必ずしも真性マスクを作製することなく、溝切り若しくは粗面化により基板の表面を変更することなく、又はエッチング技法を利用することなく達成される場合があることも理解されるであろう。
サファイア基板上にMOVPEによって2つの部分バッファ層を最初に成長させることによって、一実施形態によるサンプルが形成される。バッファ層はサファイア基板上に直に存在する第1のシリコン層と、その後にエピタキシャル成長するAlNとを含む。MOVPE反応器内にサファイア基板を装填した後に、サファイア基板は、シリコン膜を成長させる前に、N下でアニールされなければならない。好ましくは、その温度は870℃である。100torrにおけるN雰囲気内でのシランの熱分解から、約0.4ミクロンの厚みまでのシリコン成長が形成される。
温度は約1140℃まで上げられ、成長蒸気は70torrにおいて純粋なNのままである。最初にNHが反応チャンバ内に導入され、その後、TMAl有機金属材料が導入され、シリコン上にAlN層を形成し始める。約20分の成長後に、Si層の上に0.2μm厚のAlN層が堆積され、バッファ層を形成する。
HVPEによってAlN層上にGaNを成長させることによって初期の基層の製造が開始される。成長は、約150μm/hの成長速度で950℃において実施される3D成長モードにおいて開始される。成長チャンバ内の圧力は約200torrであり、V/III比は約10である。
3D成長モードにおけるGaN成長を十分に形成した後に、約950℃の一定の低温において3D成長モードから2D成長モードへの移行が達成され、成長チャンバ内のGaCl部分蒸気圧を減圧することによって、成長速度は5分の1〜6分の1減速される。成長チャンバ内の全圧は一定に保たれる。
成長モードは、以下のシーケンスを用いて約1mm厚の基層が形成されるように交互に行われる:350μm3D+50μm2D+350μm3D+50μm2D+200μm3D。
剥離層が、下層のGaN層の成長を全く中断することなく形成され得る。剥離層の成長は、HVPEプロセスを用いる連続成長プロセスにおいて形成され、GaN基層を形成するために同じ2D HVPE成長パラメータを用いて2D成長モードにおいてGaN基層を形成する。剥離層の形成中に、ドーパントGeが注入される。ドーパント材料は、約1秒から約5分の持続時間にわたって、少なくとも約0.001から約0.01のドーパント/Gaの気相比において反応チャンバ内に注入され得る。剥離層207内のドーパントの濃度は、約2x1018cm−3から1x1021cm−3の間の範囲内にある。剥離層は、可視スペクトル内の放射に対して、約500cm−1から10,000cm−1の吸収係数を有するように成長する。剥離層は約10μmの厚さを有する。
剥離層を形成した後に、GaNのエピタキシャル層が、基層及び剥離層を形成するために用いられた成長プロセスを中断することなく、HVPEによって形成され得る。エピタキシャル層は、3D成長モード及び2D成長モードを少なくとも一度交互に使用することを含む、GaN基層を成長させるために用いられたのと同じパラメータを用いて形成される。エピタキシャル層は、約100μmの厚さを有するように形成される。
本明細書における実施形態は、最新技術からの脱却を表す。特定のバルクGaN基板が、放射に対して高感度の層を組み込むように形成されたが(例えば、米国特許出願公開第2010/0219505号)、そのような参考文献は、連続成長プロセス中に剥離層を埋め込むことに関連付けられる難題に対処しない。本出願は複数の層を含む複合半導体基板を形成するための連続成長プロセスを開示し、各層は連続成長プロセス中に形成され、特有の特性を有する。さらに、本明細書の実施形態の連続成長プロセスは、正確に形成され、位置決めされた剥離層を有する半導体基板の形成を容易にし、半導体基板の特定の部分のさらなる処理及び再利用を容易にする。半導体基板を形成する従来技術の方法は、連続成長プロセス中に複数の層を適切に形成し、位置決めするという難題に全く対処しない。本明細書の実施形態の連続成長プロセスは、成長速度、反応物材料の比、非反応物材料の比、成長モード、成長温度、成長圧及び材料組成を含む、成長パラメータの特定の組合せを利用する。実施形態において開示される特定の連続成長プロセスは、限定はしないが、特定の層組成、層の平均厚、転位密度、吸収係数及びドーパント濃度を含む、複数の特徴の組合せを有する半導体基板の形成を容易にする。
上記の説明において、具体的な実施形態、及び特定の構成要素の接続を参照するのは例示である。結合又は接続されるような構成要素を参照することは、本明細書において論じられるような方法を実行するために理解されるような、構成要素間の直接接続、又は1つ又は複数の介在する構成要素を通しての間接接続を開示することを意図することは理解されるであろう。したがって、先に開示された発明内容は例示と見なされるべきであり、限定するものと見なされるべきではなく、添付の特許請求の範囲は、本発明の真の範囲内に入る、全てのそのような変更形態、改善形態、及び他の実施形態を包含することを意図している。したがって、法律によって許される最大限の範囲で、本発明の範囲は、添付の特許請求の範囲及びその均等物の最も広い容認可能な解釈によって決定されるべきであり、これまでの詳細な説明によって限定又は制限されるべきでない。
要約書及び開示は特許法に準拠するために提供されており、特許請求の範囲又は請求項の意味を解釈又は制限するために用いられないという了解の下で提示される。さらに、これまでの詳細な説明において、本開示を簡素化する目的で、種々の特徴は群にまとめられる場合があるか、又は単一の実施形態において説明される場合がある。本開示は、特許請求される実施形態が各請求項において明記される特徴よりも多くの特徴を必要とするという意図を反映すると解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明内容は、開示される実施形態のいずれかの実施形態の全ての特徴よりも少ない特徴に向けられる場合がある。添付の特許請求の範囲は詳細な説明に組み込まれており、各請求項はそのままで別々に特許請求される発明内容を規定するものとして有効である。

Claims (48)

  1. 電子デバイスのための半導体基板材料を形成する方法であって、
    反応チャンバ内で連続成長プロセス中に基板上に複数の半導体層を形成することであって、前記連続成長プロセス中に少なくとも1つの成長プロセスパラメータを変更することによって、前記連続成長プロセス中に基層とエピタキシャル層との間に剥離層が形成される、形成することと、
    前記基板から前記複数の半導体層を分離することと
    を含む、方法。
  2. 前記連続成長プロセスは水素化気相エピタキシー(HVPE)プロセスを備える、請求項1に記載の方法。
  3. 前記基板は無機材料を備える、請求項1に記載の方法。
  4. 前記基層は窒化ガリウムを備える、請求項1に記載の方法。
  5. 前記基層は約5mm以下の平均厚を含む、請求項1に記載の方法。
  6. 前記基層は可視スペクトル内の放射に対して約50cm−1以下の吸収係数を含む、請求項1に記載の方法。
  7. 前記基層は可視スペクトル内の放射に対して少なくとも約0.1cm−1の吸収係数を含む、請求項1に記載の方法。
  8. 形成することは、少なくとも約50ミクロン/hrの速度で基層を形成することを含む、請求項1に記載の方法。
  9. 形成することは、3次元成長モードにおいて前記基層を形成することを含む、請求項1に記載の方法。
  10. 前記成長プロセスパラメータは、成長温度、成長速度、気相反応物材料及び非反応物材料の圧力、気相反応物材料及び非反応物材料の温度、反応雰囲気内の反応物材料及び非反応物材料の比、成長チャンバ圧、並びにそれらの組合せを含むパラメータ群から選択される、請求項1に記載の方法。
  11. 前記少なくとも1つの成長プロセスパラメータを変更することは、気相反応物材料の濃度を変更することを含む、請求項1に記載の方法。
  12. 気相反応物材料の濃度を変更することは、前記剥離層の形成中に、前記基層の形成中の元素の濃度と比べて、前記反応チャンバ内の前記元素の濃度を高めることを含む、請求項11に記載の方法。
  13. 前記元素はFe、O、Ge及びその組合せからなるグループから選択されたドーパントである、請求項12に記載の方法。
  14. 前記剥離層は少なくとも約2x1018cm−3のドーパント濃度を含む、請求項1に記載の方法。
  15. 前記剥離層は約1x1021cm−3以下のドーパント濃度を含む、請求項1に記載の方法。
  16. 前記剥離層は可視スペクトル内の放射に対して少なくとも約500cm−1の吸収係数を含む、請求項1に記載の方法。
  17. 前記剥離層は可視スペクトル内の放射に対して約10000cm−1以下の吸収係数を含む、請求項1に記載の方法。
  18. 前記剥離層は約100ミクロン以下の平均厚を含む、請求項1に記載の方法。
  19. 前記剥離層は少なくとも約1ミクロンの平均厚を含む、請求項1に記載の方法。
  20. 前記剥離層は前記基層を成長させるための速度と実質的に同じ速度において成長する、請求項1に記載の方法。
  21. 前記剥離層は窒化ガリウムを備える、請求項1に記載の方法。
  22. 前記エピタキシャル層は窒化ガリウムを備える、請求項1に記載の方法。
  23. 前記エピタキシャル層は前記剥離層と実質的に同じ速度において成長する、請求項1に記載の方法。
  24. 前記エピタキシャル層は前記剥離層の成長速度よりも遅い速度で成長する、請求項1に記載の方法。
  25. 前記エピタキシャル層は前記剥離層の平均厚より厚い平均厚を含む、請求項1に記載の方法。
  26. 前記エピタキシャル層は、可視スペクトル内の放射に対して前記剥離層の吸収係数よりも低い吸収係数を含む、請求項1に記載の方法。
  27. 形成することは、前記剥離層の成長の場合の前記プロセスパラメータと比べて、前記エピタキシャル層の成長中に前記成長プロセスパラメータのうちの少なくとも1つを変更することを含む、請求項1に記載の方法。
  28. 分離することは、前記連続成長プロセス中に実施される、請求項1に記載の方法。
  29. 前記基板から前記複数の半導体層を分離することは、成長温度において完了される、請求項28に記載の方法。
  30. 前記基板から前記複数の半導体層を分離することは、前記連続成長プロセス中に前記基板と前記半導体層との間のバッファ層の少なくとも一部の熱分解を含む、請求項28に記載の方法。
  31. 前記剥離層において前記複数の半導体層を分離することをさらに含む、請求項1に記載の方法。
  32. 分離することは、放射によって前記剥離層の一部を分解することを含む、請求項31に記載の方法。
  33. 分離することは、前記エピタキシャル層又は前記基層の少なくとも1つを通して放射を誘導することと、前記放射を前記剥離層に突き当てることとを含む、請求項31に記載の方法。
  34. 前記剥離層は第1の剥離層であり、前記方法は前記第1の剥離層とは別の第2の剥離層を形成することをさらに含む、請求項1に記載の方法。
  35. 前記エピタキシャル層の一部が前記第1の剥離層と前記第2の剥離層との間に配置される、請求項34に記載の方法。
  36. 前記第1の剥離層及び前記第2の剥離層は放射の特定の波長に対して異なる吸収係数を含む、請求項34に記載の方法。
  37. 分離することは、前記基層を通して放射を誘導することと、前記放射を前記第1の剥離層に突き当てることと、前記エピタキシャル層及び前記第2の剥離を分離することとを含む、請求項34に記載の方法。
  38. 前記第2の剥離層から前記エピタキシャル層を分離することをさらに含む、請求項37に記載の方法。
  39. 前記エピタキシャル層を前記第2の剥離層から分離することは、前記基層を通して放射を誘導することと、前記放射を前記第1の剥離層に突き当てることと、前記エピタキシャル層の一部及び前記第1の剥離層から前記エピタキシャル層の一部及び前記第2の剥離層を分離することとを含む、請求項38に記載の方法。
  40. 電子デバイスのための半導体基板材料を形成する方法であって、
    連続成長プロセスを実施して、基板上に複数の半導体層を形成することを含み、前記連続成長プロセスは、
    前記基板の上に重なるIII−V族材料を備える基層を形成することと、
    前記III−V族材料を連続的に成長させながら、少なくとも1つの成長プロセスパラメータを変更して、前記基層の上に重なる剥離層を形成することであって、前記剥離層は前記基層の組成とは異なる組成を有する、形成することと、
    前記III−V族材料を連続的に成長させ、少なくとも1つの成長プロセスパラメータを変更して、前記剥離層の上に重なるエピタキシャル層を形成することであって、前記エピタキシャル層は前記剥離層の組成とは異なる組成を有する、形成することと
    を含む、方法。
  41. 電子デバイスのための半導体基板材料を形成する方法であって、
    反応チャンバ内で基板の上に重なるIII−V族材料を備える基層を形成することであって、前記基層を堆積することは、水素化気相エピタキシー(HVPE)プロセスを含む、形成することと、
    前記III−V族材料を成長させ続け、第1のドーパント材料を前記反応チャンバに導入して、前記基層の上に重なる第1の剥離層を形成することと、
    前記III−V族材料を成長させ続け、前記反応チャンバから前記ドーパントを除去して、前記剥離層の上に重なる第1のエピタキシャル層部分を形成することと、
    前記III−V族材料を成長させ続け、前記反応チャンバに第2のドーパント材料を導入して、前記第1のエピタキシャル層部分の上に重なる第2の剥離層を形成することと、
    前記第1の剥離層に突き当たる第1の波長の放射を用いて、前記第1の剥離層において前記基層から前記第1のエピタキシャル層部分を分離することと
    を含む、方法。
  42. 前記第1のドーパント及び前記第2のドーパントは異なる元素を含む、請求項41に記載の方法。
  43. 前記第1のドーパントは第1の濃度において存在し、前記第2のドーパントは第2の濃度において存在し、前記第1の濃度及び前記第2の濃度は異なる、請求項41に記載の方法。
  44. 前記第2の剥離層に放射を突き当てることによって、前記第1のエピタキシャル層部分から前記第2のエピタキシャル層部分を分離することをさらに含む、請求項41に記載の方法。
  45. 前記第1の剥離層及び前記第2の剥離層は、前記第1の波長の前記放射に対して異なる吸収係数を含む、請求項41に記載の方法。
  46. III−V族材料を備える基層と、
    前記基層の上に重なるIII−V族材料を備える第1の剥離層と、
    前記第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分と
    を含み、前記第1のエピタキシャル層部分は、前記第1のエピタキシャル層部分の上面において測定されるときに、約1x10転位/cmから約1x10転位/cmの間の範囲内の転位密度を含む、
    半導体デバイス。
  47. III−V族材料を備える基層と、
    前記基層の上に重なるIII−V族材料を備える第1の剥離層と、
    前記第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分と、
    前記第1のエピタキシャル層部分の上に重なるIII−V族材料を備える第2の剥離層と、
    前記第2の剥離層の上に重なるIII−V族材料を備える第2のエピタキシャル層部分と
    を含む、半導体デバイス。
  48. III−V族材料を備える基層と、
    前記基層の上に重なるIII−V族材料を備える第1の剥離層と、
    前記第1の剥離層の上に重なるIII−V族材料を備える第1のエピタキシャル層部分と、
    前記第1のエピタキシャル層部分の上に重なるIII−V族材料を備える第2の剥離層と、
    前記第2の剥離層の上に重なるIII−V族材料を備える第2のエピタキシャル層部分と
    を含む、半導体デバイス。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9312129B2 (en) * 2012-09-05 2016-04-12 Saint-Gobain Cristaux Et Detecteurs Group III-V substrate material with particular crystallographic features and methods of making
CN104465897B (zh) * 2013-09-25 2017-08-15 展晶科技(深圳)有限公司 发光二极管晶粒的制造方法
DE102014105303A1 (de) * 2014-04-14 2015-10-15 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Schichtstruktur als Pufferschicht eines Halbleiterbauelements sowie Schichtstruktur als Pufferschicht eines Halbleiterbauelements
CN104576847B (zh) * 2014-12-17 2017-10-03 华灿光电股份有限公司 一种发光二极管外延片的生长方法及发光二极管外延片
JP2020515052A (ja) * 2017-02-24 2020-05-21 マサチューセッツ インスティテュート オブ テクノロジー 湾曲焦点面アレイのための装置および方法
CN109543228B (zh) * 2018-10-23 2023-05-23 中晟光电设备(上海)股份有限公司 用于指导外延工艺的方法及其系统
US11295949B2 (en) 2019-04-01 2022-04-05 Vishay SIliconix, LLC Virtual wafer techniques for fabricating semiconductor devices
KR20190126261A (ko) * 2019-10-22 2019-11-11 엘지전자 주식회사 마이크로 led를 이용한 디스플레이 장치 및 이의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008656A1 (en) * 1994-01-27 2001-07-19 Michael A. Tischler Bulk single crystal gallium nitride and method of making same
JP2005502193A (ja) * 2001-09-05 2005-01-20 クリー インコーポレイテッド 独立(Al、Ga、In)Nおよびそれを形成するための分割方法
JP2006173148A (ja) * 2004-12-10 2006-06-29 Furukawa Co Ltd Iii族窒化物半導体自立基板およびその製造方法
WO2007023911A1 (ja) * 2005-08-25 2007-03-01 Tohoku Techno Arch Co., Ltd. 半導体基板製造方法
US20070141813A1 (en) * 2005-12-17 2007-06-21 Samsung Corning Co., Ltd. Method of fabricating multi-freestanding GaN wafer
JP2009519202A (ja) * 2005-12-12 2009-05-14 キーマ テクノロジーズ, インク. Iii族窒化物製品及び同製品の作製方法
JP2009152305A (ja) * 2007-12-19 2009-07-09 Furukawa Electric Co Ltd:The 窒化物半導体単結晶基板製造方法、窒化物半導体単結晶基板および該基板の製造用基板
US20100219505A1 (en) * 2008-08-25 2010-09-02 Soraa, Inc. Nitride crystal with removable surface layer and methods of manufacture
JP2012012233A (ja) * 2010-06-29 2012-01-19 Hitachi Cable Ltd 窒化物半導体結晶構造及び窒化物半導体自立基板の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69431333T2 (de) * 1993-10-08 2003-07-31 Mitsubishi Cable Ind Ltd GaN-Einkristall
US6657232B2 (en) * 2000-04-17 2003-12-02 Virginia Commonwealth University Defect reduction in GaN and related materials
US6498113B1 (en) 2001-06-04 2002-12-24 Cbl Technologies, Inc. Free standing substrates by laser-induced decoherency and regrowth
KR100531178B1 (ko) 2003-07-08 2005-11-28 재단법인서울대학교산학협력재단 중간 질화물 반도체 에피층의 금속상 전환을 이용한질화물 반도체 에피층 성장 방법
FR2860248B1 (fr) 2003-09-26 2006-02-17 Centre Nat Rech Scient Procede de realisation de substrats autosupportes de nitrures d'elements iii par hetero-epitaxie sur une couche sacrificielle
KR100728533B1 (ko) * 2004-11-23 2007-06-15 삼성코닝 주식회사 질화갈륨 단결정 후막 및 이의 제조방법
KR100753152B1 (ko) * 2005-08-12 2007-08-30 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
WO2008036837A2 (en) * 2006-09-20 2008-03-27 The Board Of Trustees Of The University Of Illinois Release strategies for making transferable semiconductor structures, devices and device components
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP2009167066A (ja) * 2008-01-18 2009-07-30 Sumitomo Electric Ind Ltd 窒化ガリウムの結晶成長方法および窒化ガリウム基板の製造方法
US9068278B2 (en) * 2008-12-08 2015-06-30 Alta Devices, Inc. Multiple stack deposition for epitaxial lift off

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010008656A1 (en) * 1994-01-27 2001-07-19 Michael A. Tischler Bulk single crystal gallium nitride and method of making same
JP2005502193A (ja) * 2001-09-05 2005-01-20 クリー インコーポレイテッド 独立(Al、Ga、In)Nおよびそれを形成するための分割方法
JP2006173148A (ja) * 2004-12-10 2006-06-29 Furukawa Co Ltd Iii族窒化物半導体自立基板およびその製造方法
WO2007023911A1 (ja) * 2005-08-25 2007-03-01 Tohoku Techno Arch Co., Ltd. 半導体基板製造方法
JP2009519202A (ja) * 2005-12-12 2009-05-14 キーマ テクノロジーズ, インク. Iii族窒化物製品及び同製品の作製方法
US20110198590A1 (en) * 2005-12-12 2011-08-18 Preble Edward A Single crystal group iii nitride articles and method of producing same by hvpe method incorporating a polycrystalline layer for yield enhancement
US20070141813A1 (en) * 2005-12-17 2007-06-21 Samsung Corning Co., Ltd. Method of fabricating multi-freestanding GaN wafer
JP2007176790A (ja) * 2005-12-27 2007-07-12 Samsung Corning Co Ltd マルチ−フリースタンディング窒化ガリウム基板の製造方法
JP2009152305A (ja) * 2007-12-19 2009-07-09 Furukawa Electric Co Ltd:The 窒化物半導体単結晶基板製造方法、窒化物半導体単結晶基板および該基板の製造用基板
US20100219505A1 (en) * 2008-08-25 2010-09-02 Soraa, Inc. Nitride crystal with removable surface layer and methods of manufacture
JP2012012233A (ja) * 2010-06-29 2012-01-19 Hitachi Cable Ltd 窒化物半導体結晶構造及び窒化物半導体自立基板の製造方法

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