JP2014504819A - プリエンファシスを備えた電圧モードドライバ - Google Patents
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Abstract
Description
(Rl×R2)/(R1+R2)=50 (式1)
電源301から引き出される電流は、下記の式2により特定される。
Ipre=Vdd/[Rext+{(2×R1×R2)/(Rl+R2)}](式2)
ここで、Ipreは電源301から引き出される電流であり、Vddは電源電圧301であり、Rextはレジスタ370の抵抗を表し、式2の他の項は上記で定義した通りである。端子145+及び145−の電圧は下記式3により特定される。
Vop−Vom=(Ipre×Rext) (式3)
上記Rext、(Vop−Vom)、及びVddの値に基づいて、下記数式が得られる。
式1及び式5から、Rl及びR2の各々の値が100オームとして得られる。
Iss=Vdd/[2R1+{(Rext×2×R2)/(Rext+(2×R2))}] (式6)
ここで、Issは電源301から引き出される電流であり、式4の他の項は上記で定義した通りである。上述のようにRext、Vdd、Rl、及びR2の値に対応して、Issは3.75mAに等しい。0.25Vの(Vop−Vom)の値は、0.5Vの出力145+/145−のピークトゥピーク差動スイング(図2の矢印220で示す)に対応する。
Claims (13)
- ドライバ回路であって、
制御信号のセットの値の第1のセットに応答して、
第1のレジスタを前記ドライバ回路の一対の差動出力端子の第1の一つと一対の一定参照電位の第1の一つとの間に結合するように、
第4のレジスタを前記一対の差動出力端子の第2の一つと前記一対の一定参照電位の第2の一つとの間に結合するように、
前記第1のレジスタと並列に第2のレジスタを結合するように、及び
前記第4のレジスタと並列に第3のレジスタを結合するように、
動作可能な複数のスイッチを含み、
前記複数のスイッチが更に、制御信号の前記セットの値の第2のセットに応答して、
前記第1のレジスタを前記一対の差動出力端子の前記第1の一つと前記一対の一定参照電位の前記第1の一つとの間に結合するように、
前記第4のレジスタを前記一対の差動出力端子の前記第2の一つと前記一対の一定参照電位の前記第2の一つとの間に結合するように、及び
前記第2のレジスタ及び前記第3のレジスタの直列配置を前記一対の差動出力端子間に結合するように、
動作可能である、回路。 - 請求項1に記載の回路であって、値の前記第1のセットと値の前記第2のセットの各々が、電圧レベルと論理レベルの両方を特定し、それらを用いて、前記ドライバ回路の出力信号が、前記ドライバ回路の入力信号に応答して、前記一対の差動出力端子間に生成されるべきである、回路。
- 請求項2に記載の回路であって、
前記一対の差動出力端子が送信ラインに結合され、
値の前記第1のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する値の前記第2のセットに対応する前記一対の差動端子の電圧より大きく、更に
値の前記第1のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、値の前記第2のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、
回路。 - 請求項3に記載の回路であって、
前記プリエンファシスインタバルが、前記入力信号の論理遷移の直ぐ後に続く1ビット期間のインタバルであり、更に
少なくとも2ビット期間の間前記入力信号の論理レベル遷移がないとき、定常状態インタバルが、存在し、前記少なくとも2ビット期間における前記第2のビットで開始し前記入力信号の次の論理レベル遷移で終了するインタバルである、回路。 - 請求項4に記載の回路であって、前記第1のレジスタ及び前記第2のレジスタの並列配置の抵抗が、前記プリエンファシスインタバル及び前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、回路。
- 請求項5に記載の回路であって、
制御信号の前記セットが論理ブロックにより生成され、
前記一対の一定参照電位の前記第1の一つが電源を受け取り、
前記一対の一定参照電位の前記第2の一つが電源リターン端子であり、前記電源が低ドロップアウトレギュレータ(LDO)により生成され、更に
前記LDOにより生成される前記電源が、前記ドライバ回路及び前記論理ブロックの各々に電力供給するために用いられる、回路。 - 請求項2に記載の回路であって、前記ドライバ回路の電力消費が前記出力信号の前記電圧レベルに直接的に比例する、回路。
- 請求項3に記載の回路であって、
第5のレジスタ、
第6のレジスタ、及び
スイッチの第1のセット、
を更に含み、
前記スイッチの第1のセット及び前記複数のスイッチが、前記プリエンファシスインタバルにおいて、前記第1のレジスタと並列に前記第2のレジスタの代わりに前記第5のレジスタを結合するように、及び前記第4のレジスタと並列に前記第3のレジスタの代わりに前記第6のレジスタを結合するように動作し得、更に
前記スイッチの第1のセット及び前記複数のスイッチが更に、前記定常状態インタバルにおいて、前記前記第2のレジスタ及び前記第3のレジスタの直列配置の代わりに、前記第5のレジスタ及び前記第6のレジスタの直列配置を前記一対の差動出力端子間に結合するように動作し得る、
回路。 - 集積回路であって、
バイナリ値を生成するプロセッサ、及び
電圧レベル及び論理レベルの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記集積回路の一対の差動出力端子間で生成されるべきである、前記ドライバ、
を含み、
前記ドライバが、
制御信号の前記セットの値の第1のセットに応答して、
第1のレジスタを前記一対の差動出力端子の第1の一つと一対の一定参照電位の第1の一つとの間に結合するように、
第4のレジスタを前記一対の差動出力端子の第2の一つと前記一対の一定参照電位の第2の一つとの間に結合するように、
第2のレジスタを前記第1のレジスタと並列に結合するように、及び
第3のレジスタを前記第4のレジスタと並列に結合するように、
動作可能な複数のスイッチを含み、
前記複数のスイッチが更に、制御信号の前記セットの値の第2のセットに応答して、
前記第1のレジスタを前記一対の差動出力端子の前記第1の一つと前記一対の一定参照電位前記第1の一つとの間に結合するように、
前記第4のレジスタを前記一対の差動出力端子の前記第2の一つと前記一対の一定参照電位の前記第2の一つとの間に結合するように、及び
前記第2のレジスタ及び前記第3のレジスタの直列配置を前記一対の差動出力端子間に結合するように、
動作可能である、集積回路。 - 請求項9に記載の集積回路であって、
前記一対の差動出力端子が送信ラインに結合され、
値の前記第1のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する値の前記第2のセットに対応する前記一対の差動端子の電圧より大きく、更に
値の前記第1のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、値の前記第2のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、
集積回路。 - 請求項10に記載の集積回路であって、
前記ドライバが前記集積回路のトランスミッタ内に構成され、
前記トランスミッタが、前記バイナリ値を受信するための及び応答において制御信号の前記セットを生成するための論理ブロックを含む、
集積回路。 - 請求項11に記載の集積回路であって、前記一対の一定参照電位の一つに電源を生成する低ドロップアウトレギュレータ(LDO)を更に含み、前記電源が前記論理ブロック及び前記ドライバの両方に電力供給するために用いられる、集積回路。
- 請求項9に記載の集積回路であって、前記ドライバ回路の電力消費が、前記電圧レベルの値に直接的に比例する、回路。
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