JP2014504819A5 - - Google Patents

Claims (18)

1. ドライバ回路であって、
   制御信号のセットの値の第１のセットに応答して、
   第１のレジスタを一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に結合し、
   第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
   前記第１のレジスタと並列に第２のレジスタを結合し、
   前記第４のレジスタと並列に第３のレジスタを結合する、
   ように動作可能な複数のスイッチを含み、
   前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
   前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に結合し、
   前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
   前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に結合する、
   ように更に動作可能であり、
   前記値の第１のセットと前記値の第２のセットの各々が、電圧レベルと論理レベルとの両方を特定し、それらを用いて、前記ドライバ回路の出力信号が、前記ドライバ回路の入力信号に応答して、前記一対の差動出力端子間に生成されるべきであり、
   前記一対の差動出力端子が送信ラインに結合され、
   前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
   前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、回路。
2. 請求項１に記載の回路であって、
   前記プリエンファシスインタバルが、前記入力信号の論理遷移の直ぐ後に続く１ビット期間のインタバルであり、
   少なくとも２ビット期間の間に前記入力信号の論理レベル遷移がないとき、定常状態インタバルが存在し、それが、前記少なくとも２ビット期間における前記第２のビットの最初で始まり、前記入力信号の次の論理レベル遷移で終了するインタバルである、回路。
3. 請求項２に記載の回路であって、
   前記第１のレジスタと前記第２のレジスタとの並列配置の抵抗が、前記プリエンファシスインタバルと前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、回路。
4. 請求項３に記載の回路であって、
   前記制御信号のセットが論理ブロックにより生成され、
   前記一対の一定参照電位の第１のものが電源を受け取り、
   前記一対の一定参照電位の第２のものが電源リターン端子であり、前記電源が低ドロップアウトレギュレータ（ＬＤＯ）により生成され、
   前記ＬＤＯにより生成される前記電源が、前記ドライバ回路と前記論理ブロックの各々に電力供給するために用いられる、回路。
5. 請求項１に記載の回路であって、
   前記ドライバ回路の電力消費が前記出力信号の前記電圧レベルに直接的に比例する、回路。
6. 請求項１に記載の回路であって、
   第５のレジスタと、
   第６のレジスタと、
   スイッチの第１のセットと、
   を更に含み、
   前記スイッチの第１のセットと前記複数のスイッチとが、前記プリエンファシスインタバルにおいて、前記第１のレジスタと並列に前記第２のレジスタの代わりに前記第５のレジスタを結合するように、前記第４のレジスタと並列に前記第３のレジスタの代わりに前記第６のレジスタを結合するように動作し得、
   前記スイッチの第１のセットと前記複数のスイッチとが、前記定常状態インタバルにおいて、前記前記第２のレジスタと前記第３のレジスタとの直列配置の代わりに前記第５のレジスタと前記第６のレジスタとの直列配置を前記一対の差動出力端子間に結合するように更に動作し得る、回路。
7. 集積回路であって、
   バイナリ値を生成するプロセッサと、
   電圧レベルと論理レベルとの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記集積回路の一対の差動出力端子間で生成されるべきである、前記ドライバと、
   を含み、
   前記ドライバが、
   前記制御信号のセットの値の第１のセットに応答して、
   第１のレジスタを前記一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に結合し、
   第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
   第２のレジスタを前記第１のレジスタと並列に結合し、
   第３のレジスタを前記第４のレジスタと並列に結合する、
   ように動作可能な複数のスイッチを含み、
   前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
   前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に結合し、
   前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に結合し、
   前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に結合する、
   ように更に動作可能であり、
   前記一対の差動出力端子が送信ラインに結合され、
   前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
   前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応する、集積回路。
8. 請求項７に記載の集積回路であって、
   前記ドライバが前記集積回路のトランスミッタ内に構成され、
   前記トランスミッタが、前記バイナリ値を受信し、応答において前記制御信号のセットを生成するための論理ブロックを含む、集積回路。
9. 請求項８に記載の集積回路であって、
   前記一対の一定参照電位の１つに電源を生成する低ドロップアウトレギュレータ（ＬＤＯ）を更に含み、前記電源が前記論理ブロックと前記ドライバとの両方に電力供給するために用いられる、集積回路。
10. 請求項７に記載の集積回路であって、
    前記ドライバ回路の電力消費が前記電圧レベルの値に直接的に比例する、回路。
11. 集積回路であって、
    バイナリ値を生成するプロセッサと、
    電圧レベルと論理レベルとの両方を特定する制御信号のセットを受け取るためのドライバであって、それらのレベルを用いて、前記バイナリ値を表す出力信号が前記ＩＣの一対の差動出力端子間で生成されるべきである、前記ドライバと、
    を含み、
    前記ドライバが、
    前記制御信号のセットの値の第１のセットに応答して、
    第１のレジスタを前記一対の差動出力端子の第１のものと一対の一定参照電位の第１のものとの間に、
    第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に、
    第２のレジスタを前記第１のレジスタと並列に、
    第３のレジスタを前記第４のレジスタと並列に、
    結合するように動作可能な複数のスイッチを含み、
    前記複数のスイッチが、前記制御信号のセットの値の第２のセットに応答して、
    前記第１のレジスタを前記一対の差動出力端子の第１のものと前記一対の一定参照電位の第１のものとの間に、
    前記第４のレジスタを前記一対の差動出力端子の第２のものと前記一対の一定参照電位の第２のものとの間に、
    前記第２のレジスタと前記第３のレジスタとの直列配置を前記一対の差動出力端子間に、
    結合するように更に動作可能であり、
    前記一対の差動出力端子が送信ラインに結合され、
    前記値の第１のセットに対応する前記一対の差動出力端子の電圧レベルが、前記出力信号の同じ論理レベルに対する前記値の第２のセットに対応する前記一対の差動端子の電圧より大きく、
    前記値の第１のセットが前記ドライバ回路のオペレーションのプリエンファシスインタバルに対応し、前記値の第２のセットが前記ドライバ回路のオペレーションの定常状態インタバルに対応し、
    第５のレジスタと第６のレジスタとスイッチの第１のセットとを更に含み、前記スイッチの第１のセットと前記複数のスイッチとが、前記プリエンファシスインタバルにおいて、前記第２のレジスタの代わりに前記第５のレジスタを前記第１のレジスタに並列に、前記第３のレジスタの代わりに前記第６のレジスタを前記第４のレジスタに並列に、接続するように動作可能であり、
    前記スイッチの第１のセットと前記複数のスイッチとが、前記定常状態インタバルにおいて、前記第２のレジスタと前記第３のレジスタとの直列配置の代わりに前記第５のレジスタと前記第６のレジスタとの直列配置を前記一対の差動出力端子の間に接続するように動作可能である、集積回路。
12. 請求項１１に記載のＩＣであって、
    前記ドライバが前記ＩＣのトランスミッタ内に構成され、前記トランスミッタが、前記バイナリ値を受け、応答において前記制御信号のセットを生成する論理ブロックを含む、ＩＣ。
13. 請求項１１に記載のＩＣであって、
    前記一対の一定参照電位の１つに電力を生成するための低ドロップアウトレギュレータ（ＬＤＯ）を更に含み、前記電力が前記論理ブロックと前記ドライバの両方に電力供給する、ＩＣ。
14. 請求項１１に記載のＩＣであって、
    前記ドライバ回路の電力消費が前記電圧レベルの値に直接的に比例する、ＩＣ。
15. 請求項１１に記載のドライバであって、
    前記プリエンファシスインタバルが前記入力信号の論理遷移に直ぐ後に続く１ビット期間のインタバルであり、
    少なくとも２ビット期間の間に前記入力信号の論理レベル遷移がない場合、定常状態インタバルが存在し、それが、前記少なくとも２ビット期間における前記第２ビットの最初から前記入力信号の次の論理レベル遷移の終わりまでのインタバルである、ドライバ。
16. 請求項１５に記載のドレイバであって、
    前記第１のレジスタと前記第２のレジスタとの平行配置の抵抗が、前記プリエンファシスインタバルと前記定常状態インタバルの各々における前記ドライバ回路の出力インピーダンスに等しい、ドライバ。
17. 請求項１６に記載のドライバであって、
    前記制御信号のセットが論理ブロックにより生成され、前記一対の一定参照電位の第１のものが電源を受け、前記一対の一定参照電位の第２のものが電源リターン端子であり、前記電源が低ドロップアウトレギュレータ（ＬＤＯ）により生成され、前記ＬＤＯにより生成された電力が前記ドライバ回路と前記論理ブロックとの双方に電力供給するために用いられる、ドライバ。
18. 請求項１１に記載の回路であって、
    前記ドライバ回路の電力消費が前記出力信号の電圧レベルに直接的に比例する、回路。