JP2014239109A - 半導体装置 - Google Patents

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吉孝 牛山
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千賀子 樋口
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Masaru Saito
優 斉藤
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Abstract

【課題】ビアが、本来接続すべき電極の隣に位置する電極に短絡することを抑制する。
【解決手段】半導体装置ＳＤは、配線基板ＩＰ、半導体チップＳＣ、複数のボンディングワイヤＷＩＲ、及び外部接続電極ＬＮＤを有している。半導体チップＳＣは配線基板ＩＰの第１面ＳＦＣ１に搭載されており、外部接続電極ＬＮＤは配線基板ＩＰの第２面ＳＦＣ２に設けられている。配線基板ＩＰの第１面ＳＦＣ１には、ボンディングワイヤＷＩＲに接続している第１のチップ接続電極ＦＮＧ１が設けられている。そして配線基板ＩＰには、第１ビアＶＡ１が設けられている。第１ビアＶＡ１は、平面視で第１のチップ接続電極ＦＮＧ１と重なっている。そして第１面ＳＦＣ１における第１ビアＶＡ１の幅は、第２面ＳＦＣ２における第１ビアＶＡ１の幅よりも小さい。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば配線基板上に半導体チップを搭載した半導体装置に適用可能な技術である。
半導体装置の一つに、配線基板の第１面に半導体チップを搭載し、配線基板と半導体チップとをボンディングワイヤで接続したものがある。この半導体装置に用いられる配線基板は、第１面にボンディングワイヤが接続される電極を有しており、第１面とは逆側の面である第２面に、外部端子（例えばはんだボール）に接続される電極を有している。そして配線基板には、第１面の電極と第２面の電極とを接続する接続経路を有している。この接続経路には、ビアが含まれている。
特許文献１には、第１面の電極とビアとを、平面視で重ねることが記載されている。そしてビアは、第１面に向けて径が広がる方向にテーパを有している。このようなビアの形成方法の一例として、レーザを用いることも記載されている。
特開２００２−１１８２４０号公報
近年は半導体装置の微細化が進んでおり、配線基板の第１面に設けられた電極の配置間隔も狭くなっている。本発明者は、特許文献１の構造では、配線基板の電極の配置間隔が狭くなると、ビアが、本来接続すべき電極の隣に位置する電極に短絡する可能性が出てくる、と考えた。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、配線基板、半導体チップ、複数のボンディングワイヤ、及び外部接続電極を有している。半導体チップは配線基板の第１面に搭載されており、外部接続電極は配線基板の第２面に設けられている。配線基板の第１面には、ボンディングワイヤに接続している第１のチップ接続電極が設けられている。そして配線基板には、第１ビアが設けられている。第１ビアは、平面視で第１のチップ接続電極と重なっている。第１ビアは、配線基板の第２面に形成された第２面側配線を介して、外部接続電極に接続している。そして第１面における第１ビアの幅は、第２面における第１ビアの幅よりも小さい。
前記一実施の形態によれば、ビアが、本来接続すべき第１のチップ接続電極の隣に位置する第１のチップ接続電極に短絡してしまうことを抑制できる。
（ａ）は実施形態に係る半導体装置の構成を示す断面図であり、（ｂ）は（ａ）の要部を拡大した図である。 半導体装置の平面図である。 配線基板の第１面の構造を示す上面図である。 配線基板の第２面の構造を示す下面図である。 配線基板の製造方法を説明するための断面図である。 半導体装置の製造方法の一例を示す図である。 変形例１に係る半導体装置の構成を示す断面図である。 図７に示した半導体装置の平面図である。 変形例２に係る半導体装置に用いられる配線基板の第１面の構成を示す平面図である。 図９に示した配線基板の第２面の構成を示す平面図である。 変形例３に係る半導体装置に用いられる配線基板の第１面の構成を示す平面図である。 図１１に示した配線基板の第２面の構成を示す平面図である。 図１２の変形例を示す図である。 変形例４に係る半導体装置に用いられる配線基板の第１面の構成を示す平面図である。 図１４に示した配線基板の第２面の構成を示す平面図である。 変形例５に係る半導体装置に用いられる配線基板の第１面の構成を示す平面図である。 図１６に示した配線基板の第２面の構成を示す平面図である。 変形例６に係る半導体装置に用いられる配線基板の第２面の構造を示す平面図である。 変形例７に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１（ａ）は、実施形態に係る半導体装置ＳＤの構成を示す断面図である。実施形態に係る半導体装置ＳＤは、配線基板ＩＰ、半導体チップＳＣ、及び複数のボンディングワイヤＷＩＲを有している。半導体チップＳＣは配線基板ＩＰの第１面ＳＦＣ１上に搭載されている。ボンディングワイヤＷＩＲは、半導体チップＳＣと配線基板ＩＰとを接続している。そして配線基板ＩＰの第１面ＳＦＣ１、半導体チップＳＣ、及び複数のボンディングワイヤＷＩＲは、封止樹脂ＭＤＲによって封止されている。実施形態において、封止樹脂ＭＤＲの側面は配線基板ＩＰの側面と同一面を形成している。ただし、平面視において、封止樹脂ＭＤＲの側面は配線基板ＩＰの内側に位置していても良い。
配線基板ＩＰの第１面ＳＦＣ１とは逆側の面である第２面ＳＦＣ２には、外部接続端子ＳＢが取り付けられている。外部接続端子ＳＢは半導体装置ＳＤを実装基板（例えばマザーボード）に取り付ける際に用いされる。外部接続端子ＳＢは、例えばはんだボールである。
図１（ｂ）は、図１（ａ）の要部を拡大した図である。本図に示すように、配線基板ＩＰは、第１面ＳＦＣ１に第１のチップ接続電極ＦＮＧ１を有している。第１のチップ接続電極ＦＮＧ１は、平面視で半導体チップＳＣと重なっておらず、第１のボンディングワイヤＷＩＲ１に接続している。また配線基板ＩＰは、第１ビアＶＡ１を有している。第１ビアＶＡ１は、平面視で第１のチップ接続電極ＦＮＧ１に重なっており、かつ配線基板ＩＰを貫通している。
ボンディングワイヤＷＩＲ１のうち第１のチップ接続電極ＦＮＧ１に接続している接続部は、平面視で第１ビアＶＡ１とは重なっていない。このようにすると、平面視で第１ビアＶＡ１を第１のチップ接続電極ＦＮＧ１に重ねても、第１のボンディングワイヤＷＩＲ１と第１ビアＶＡ１の接続部分の信頼性は低下しない。また、本図に示す例では、第１のチップ接続電極ＦＮＧ１と第１のボンディングワイヤＷＩＲ１の接続部は、第１ビアＶＡ１よりも半導体チップＳＣの近くに位置している。このようにすると、第１のボンディングワイヤＷＩＲ１が長くなることを抑制できる。
また配線基板ＩＰは、第２面ＳＦＣ２に複数の外部接続電極ＬＮＤを有している。一部の外部接続電極ＬＮＤは、第１の外部接続電極ＬＮＤ１であり、第２面ＳＦＣ２に形成された第２面側配線ＩＮＣ２を介して第１ビアＶＡ１に接続している。第１の外部接続電極ＬＮＤ１には、外部接続端子ＳＢが取り付けられている。平面視において、外部接続端子ＳＢは第１ビアＶＡ１とは重なっていない。
なお、第１ビアＶＡ１の中は、導体（例えばＣｕ）で埋め込まれていても良いし、導体で埋め込まれていなくても良い。前者の場合、外部接続端子ＳＢは第１ビアＶＡ１と重なっていても良い。また後者の場合、導体は、第１ビアＶＡ１の側壁に沿って形成される。第１ビアＶＡ１の内部の残りの空間は、絶縁層ＳＲ１，ＳＲ２（後述）によって埋め込まれる。
そして第１面ＳＦＣ１における第１ビアＶＡ１の幅Ｒ１は、第２面ＳＦＣ２における第１ビアＶＡ１の幅Ｒ２よりも小さい。このため、第１面ＳＦＣ１においてチップ接続電極（第１のチップ接続電極ＦＮＧ１、及び後述する第２のチップ接続電極ＦＮＧ２）が複数並んで配置されていても、第１ビアＶＡ１が、本来接続すべき第１のチップ接続電極ＦＮＧ１以外のチップ接続電極に短絡することを抑制できる。
また、配線基板ＩＰは、第１面ＳＦＣ１に第１絶縁層ＳＲ１を有しており、第２面ＳＦＣ２に第２絶縁層ＳＲ２を有している。第１絶縁層ＳＲ１及び第２絶縁層ＳＲ２は、例えばソルダーレジスト層である。第１絶縁層ＳＲ１は、第１面ＳＦＣ１に形成された第１面側配線ＩＮＣ１を覆っており、第２絶縁層ＳＲ２は、第２面ＳＦＣ２に形成された第２面側配線ＩＮＣ２を覆っている。なお、外部接続電極ＬＮＤの縁は、第２絶縁層ＳＲ２で覆われていない。ただし、外部接続電極ＬＮＤの縁が第２絶縁層ＳＲ２で覆われていても良い。後者のようにすると、外部接続電極ＬＮＤの配置間隔を狭くすることができる。
また第１絶縁層ＳＲ１は第１開口ＳＲＯ１を有しており、第２絶縁層ＳＲ２は第２開口ＳＲＯ２を有している。第１開口ＳＲＯ１は、第１絶縁層ＳＲ１から第１のチップ接続電極ＦＮＧ１及び後述する第２のチップ接続電極ＦＮＧ２を露出するために設けられている。第１開口ＳＲＯ１は、平面視において第１ビアＶＡ１も内側に含んでいる。また第２開口ＳＲＯ２は、第２絶縁層ＳＲ２から第１の外部接続電極ＬＮＤ１及び後述する第２の外部接続電極ＬＮＤ２を露出するために設けられている。第２開口ＳＲＯ２は、第１の外部接続電極ＬＮＤ１及び第２の外部接続電極ＬＮＤ２それぞれに対して個別に設けられている。
また、第１のチップ接続電極ＦＮＧ１の表面及び側面には、Ｎｉ層ＮＩＬが形成されている。Ｎｉ層ＮＩＬの上には、Ａｕ層が形成されている場合もある。そして第１のチップ接続電極ＦＮＧ１には、引出配線ＣＩＮＣ１が接続されている。引出配線ＣＩＮＣ１は、配線基板ＩＰの端部まで伸びており、第１絶縁層ＳＲ１によって覆われている。引出配線ＣＩＮＣ１は、Ｎｉ層ＮＩＬ及びＡｕ層を電解めっき法で形成する際の給電線として使用される。
なお、第１ビアＶＡ１を構成する導体は、第２面側配線ＩＮＣ２と同一工程で形成されており、第２面側配線ＩＮＣ２一体になっている。そしてこの導体は、第１のチップ接続電極ＦＮＧ１とは別工程で形成されているため、第１ビアＶＡ１と第１のチップ接続電極ＦＮＧ１の境界には界面が残っている場合もある。
図２は、半導体装置ＳＤの平面図である。図３は、配線基板ＩＰの第１面ＳＦＣ１の構造を示す上面図であり、図４は、配線基板ＩＰの第２面 ＳＦＣ２の構造を示す下面図である。上記したように、配線基板ＩＰの第１面ＳＦＣ１上には半導体チップＳＣが搭載されており、配線基板ＩＰと半導体チップＳＣはボンディングワイヤＷＩＲによって互いに接続されている。
詳細には、配線基板ＩＰの第１面ＳＦＣ１には、上記した第１のチップ接続電極ＦＮＧ１の他に、第２のチップ接続電極ＦＮＧ２が設けられている。図２に示すように、第２のチップ接続電極ＦＮＧ２は、ボンディングワイヤＷＩＲ２を介して半導体チップＳＣに接続している。図３に示すように、第２のチップ接続電極ＦＮＧ２は、第１面ＳＦＣ１に設けられた第１面側配線ＩＮＣ１、及び第２ビアＶＡ２を介して、図４に示す第２面ＳＦＣ２に設けられた第２の外部接続電極ＬＮＤ２に接続している。第１面側配線ＩＮＣ１及び第２ビアＶＡ２は、第１絶縁層ＳＲ１で覆われている。図４に示すように、第２の外部接続電極ＬＮＤ２の上には、第１の外部接続電極ＬＮＤ１の上と同様に、第２開口ＳＲＯ２及び外部接続端子ＳＢ（図４では図示省略）が設けられている。なお、図２及び図３に示すように、第２のチップ接続電極ＦＮＧ２にも、引出配線ＣＩＮＣ１が接続している。
また、図２及び図３に示すように、第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２は、矩形である配線基板ＩＰの４辺に沿って設けられている。第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２は、同一の列を構成するように配置されている。また第１絶縁層ＳＲ１は、配線基板ＩＰの４辺それぞれに第１開口ＳＲＯ１を有している。一つの第１開口ＳＲＯ１内には、複数の第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２が位置している。本図に示す例では、第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２は、全体が第１開口ＳＲＯ１内に位置している。ただし、第１のチップ接続電極ＦＮＧ１の端及び第２のチップ接続電極ＦＮＧ２の端は、第１絶縁層ＳＲ１で覆われていても良い。
また、第１ビアＶＡ１は、第１開口ＳＲＯ１内に位置している。より詳細には、第１ビアＶＡ１は、配線基板ＩＰの縁（辺）に直交する方向を座標軸とした場合、第１開口ＳＲＯ１の中心よりも、配線基板ＩＰの縁の近くに位置している。このようにすると、第１開口ＳＲＯ１の幅が大きくなることを抑制できる。なお、第１開口ＳＲＯ１の幅が大きくなると、配線基板ＩＰが大型化してしまう。なお、第１ビアＶＡ１が第１のチップ接続電極ＦＮＧ１と第１開口ＳＲＯ１の境界と重なっている場合、第１ビアＶＡ１の少なくとも一部は第１絶縁層ＳＲ１と重なっていても良い。
また、図４に示すように、第１ビアＶＡ１も、配線基板ＩＰの４辺に沿って配置されている。第１ビアＶＡ１が成す列は、外部接続電極ＬＮＤが成す列のうち最も配線基板ＩＰの縁に近い第１列ＬＮＥ１よりも、その縁の近くに位置している。そして第２面側配線ＩＮＣ２は、第１ビアＶＡ１から配線基板ＩＰの内側に向かって延伸している。このようにすると、外部接続電極ＬＮＤの並びを崩すことなく、第１ビアＶＡ１を配置することができる。また、配線基板ＩＰが有するビアのうち第１ビアＶＡ１が占める割合を増やすことができる。
なお、第１列ＬＮＥ１の一つ内側の列である第２列ＬＮＥ２に属する外部接続電極ＬＮＤのうち第１の外部接続電極ＬＮＤ１が占める割合は、第１列ＬＮＥ１に属する外部接続電極ＬＮＤのうち第１の外部接続電極ＬＮＤ１が占める割合と等しいか、それよりも低い。すなわち、第１の外部接続電極ＬＮＤ１は、なるべく第１列ＬＮＥ１に位置させるのが好ましい。このようにすると、第２面側配線ＩＮＣ２の長さの平均値を短くすることができる。
また、配線基板ＩＰの縁のうち第１ビアＶＡ１が沿っている辺と平行な方向を座標軸とした場合、第１ビアＶＡ１は、第１列ＬＮＥ１を構成する外部接続電極ＬＮＤの間に位置しており、かつその辺と直交する方向を座標軸とした場合に、少なくとも一部が第１列ＬＮＥ１を構成する外部接続電極ＬＮＤと重なっている。このようにすると、第１ビアＶＡ１を設けることによって配線基板ＩＰの平面形状が大きくなることを抑制できる。
図５の各図は、配線基板ＩＰの製造方法を説明するための断面図である。ここで説明する工程は、配線基板ＩＰが複数互いに繋がった状態で行われる。
まず、図５（ａ）に示すように、配線基板ＩＰのコア材ＣＲ（例えば絶縁層）の第１面に、導電層ＭＦ１を形成する。導電層ＭＦ１は、例えばＣｕ層である。導電層ＭＦ１は、例えば導体箔をコア材ＣＲの貼り付けることにより形成されても良いし、電解めっき法又は無電解めっき法を用いて導電層ＭＦ１を形成されてもよい。
次いで図５（ｂ）に示すように、コア材ＣＲの第１面とは反対側の面である第２面側から、第１ビアＶＡ１となる貫通孔ＴＨ１を、レーザ加工を用いて形成する。このとき、第２面における貫通孔ＴＨ１の開口面積は、第１面における貫通孔ＴＨ１の開口面積よりも大きくなる。
また、図示しないが、コア材ＣＲに、第２ビアＶＡ２となる貫通孔を形成する。この貫通孔は、例えばドリルを用いて形成される。ただし、第２ビアＶＡ２も、レーザ加工を用いて形成されても良い。
次いで図５（ｃ）に示すように、コア材ＣＲの第２面に、電解めっき法又は無電解めっき法を用いて導電層ＭＦ２を形成する。導電層ＭＦ２は、例えばＣｕ層である。このとき、貫通孔ＴＨ１及び第２ビアＶＡ２となる貫通孔内にも、導電層ＭＦ２が形成される。なお、第２ビアＶＡ２は外部接続端子ＳＢと重ならないため、第２ビアＶＡ２となるとなる貫通孔内は導電層ＭＦ２で埋められなくても良い。この場合、この貫通孔内のうち導電層ＭＦ２で埋まっていない空間は、絶縁層ＳＲ１，ＳＲ２で充填される。
次いで図５（ｄ）に示すように、導電層ＭＦ１上にマスクパターンを形成し、かつ導電層ＭＦ２上にもマスクパターンを形成する。次いで、これらのマスクパターンをマスクとして、導電層ＭＦ１及び導電層ＭＦ２をエッチングする。これにより、コア材ＣＲの第１面には各端子及び各配線が形成され、コア材ＣＲの第２面には各外部接続電極及び書く配線が形成される。また、第１ビアＶＡ１及び第２ビアＶＡ２も形成される。
なお、本図に示す例では、導電層ＭＦ１は、レーザ加工におけるストッパとして機能している。ただし、貫通孔は、導電層ＭＦ１を貫通していても良い。この場合、第１ビアＶＡ１のうち第１面ＳＦＣ１側の端部には、小さな凹部が形成されることがある。
図６の各図は、半導体装置ＳＤの製造方法の一例を示す図である。まず、半導体チップＳＣを製造する。半導体チップＳＣは、例えば以下のようにして製造される。
まず、半導体基板（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。その後、半導体基板をダイシングして半導体チップＳＣに個片化する。
また、配線基板ＩＰを準備する。配線基板ＩＰは、複数が互いに繋がった状態になっている。
次いで、図６（ａ）に示すように、複数の配線基板ＩＰのそれぞれの上に、半導体チップＳＣを、例えば銀ペーストを用いて搭載する。このとき、半導体チップＳＣの電極が形成されている面が、配線基板ＩＰとは逆側を向くようにする。
次いで、図６（ｂ）に示すように、半導体チップＳＣと配線基板ＩＰとを、ボンディングワイヤＷＩＲを用いて接続する。このとき、ボンディングワイヤＷＩＲは、半導体チップＳＣに接続された後、配線基板ＩＰに接続される。
次いで、図６（ｃ）に示すように、複数の配線基板ＩＰ、複数の半導体チップＳＣ、及びボンディングワイヤＷＩＲを、封止樹脂ＭＤＲで一括して封止する。このとき、第１ビアＶＡ１は第１のチップ接続電極ＦＮＧ１と重なっているため、第１ビアＶＡ１が導体を充填していない構成であっても、封止樹脂ＭＤＲが第１ビアＶＡ１を介して配線基板ＩＰの裏側に回りこむことを防止できる。その後、配線基板ＩＰに外部接続端子ＳＢを取り付ける。なお、外部接続端子ＳＢは、後述する図６（ｄ）の工程の後に配線基板ＩＰに取り付けられても良い。
次いで、図６（ｄ）に示すように、配線基板ＩＰ及び封止樹脂ＭＤＲをダイシングして個片化する。
以上、本実施形態によれば、第１ビアＶＡ１は、平面視で第１のチップ接続電極ＦＮＧ１に重なっており、かつ配線基板ＩＰを貫通している。第１面ＳＦＣ１における第１ビアＶＡ１の幅は、第２面ＳＦＣ２における第１ビアＶＡ１の幅よりも小さい。このため、第１面ＳＦＣ１において第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２が複数並んで配置されていても、第１ビアＶＡ１が、本来接続すべき第１のチップ接続電極ＦＮＧ１以外のチップ接続電極に短絡することを抑制できる。
（変形例１）
図７は、変形例１に係る半導体装置ＳＤの構成を示す断面図であり、実施形態における図１（ｂ）に対応している。図８は、図７に示した半導体装置ＳＤの平面図である。本変形例に係る半導体装置ＳＤは、第１のチップ接続電極ＦＮＧ１には引出配線ＣＩＮＣ１が接続されていない点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。そして第１のチップ接続電極ＦＮＧ１は、第１ビアＶＡ１及び第２面側配線ＩＮＣ２を介して、第２面ＳＦＣ２に形成された引出配線に接続されている。
本変形例によっても、実施形態と同様の効果を得ることができる。なお、少なくとも一つの第１のチップ接続電極ＦＮＧ１には、実施形態と同様に引出配線ＣＩＮＣ１が接続されていても良い。
（変形例２）
図９は、変形例２に係る半導体装置ＳＤに用いられる配線基板ＩＰの第１面ＳＦＣ１の構成を示す平面図である。図１０は、図９に示した配線基板ＩＰの第２面ＳＦＣ２の構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下に説明する配線基板ＩＰの構成を除いて、実施形態に係る半導体装置ＳＤと同様の構成を有する。
まず、図１０に示すように、外部接続電極ＬＮＤは、配線基板ＩＰのほぼ全面に渡って設けられている。ただし、外部接続電極ＬＮＤは、配線基板ＩＰの縁に沿った第１領域ＲＧ１と、配線基板ＩＰの中央部では第１の間隔ｗ１で配置されているが、第１領域ＲＧ１と第２領域ＲＧ２の間は、第１の間隔ｗ１よりも広い第２の間隔ｗ２となっている。第１領域ＲＧ１及び第２領域ＲＧ２には、第２ビアＶＡ２も配置されている。そして、第１ビアＶＡ１は、平面視で、第１領域ＲＧ１と第２領域ＲＧ２の間の領域に配置されている。すなわち第１ビアＶＡ１と配線基板ＩＰの縁の間には、外部接続電極ＬＮＤが配置されている。また、第１ビアＶＡ１と配線基板ＩＰの縁の間には、少なくとも一つの第２ビアＶＡ２も配置されている。
また図９に示すように、第１ビアＶＡ１の位置に合わせて、第１のチップ接続電極ＦＮＧ１、第２のチップ接続電極ＦＮＧ２、及び第１開口ＳＲＯ１の位置も、配線基板ＩＰの縁から離れている。そして第２のチップ接続電極ＦＮＧ２は、引出配線ＣＩＮＣ１が設けられている。これに対して第１のチップ接続電極ＦＮＧ１の一部には、引出配線ＣＩＮＣ１が設けられておらず、第１ビアＶＡ１、第２面側配線ＩＮＣ２及び第１の外部接続電極ＬＮＤ１を介して、第２面ＳＦＣ２に設けられた引出配線ＣＩＮＣ２に接続している。引出配線ＣＩＮＣ２も、めっき時の給電線として用いられる。
また複数の第１のチップ接続電極ＦＮＧ１が隣り合う場合もあるが、この場合、第１のチップ接続電極ＦＮＧ１の長手方向を座標軸とした場合に、第１ビアＶＡ１は互い違いとなるように配置されている。このようにすることで、隣り合う第１ビアＶＡ１が第２面ＳＦＣ２で干渉することを抑制できる。
本変形例によっても、実施形態と同様の効果を得ることができる。また、配線基板ＩＰの縁の近くに外部接続電極ＬＮＤを配置することができる。
（変形例３）
図１１は、変形例３に係る半導体装置ＳＤに用いられる配線基板ＩＰの第１面ＳＦＣ１の構成を示す平面図である。図１２は、図１１に示した配線基板ＩＰの第２面ＳＦＣ２の構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下に説明する配線基板ＩＰの構成を除いて、変形例２に係る半導体装置ＳＤと同様の構成を有する。
まず、配線基板ＩＰの第２面ＳＦＣ２のうち第１ビアＶＡ１が設けられている領域には、外部接続電極ＬＮＤが面内に等間隔に設けられている。また、第１開口ＳＲＯ１は、弧に沿った形状を有している。第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２は、いずれも長方形の４角を丸めた形状を有している。そして第１開口ＳＲＯ１の内側において、第１のチップ接続電極ＦＮＧ１及び第２のチップ接続電極ＦＮＧ２は、長軸の向きが徐々に変わっており、その結果、いずれも、第１開口ＳＲＯ１の縁のうち弧を描いている部分とほぼ直交する方向を向いている。
第１のチップ接続電極ＦＮＧ１は、平面視で少なくとも一部がいずれの外部接続電極ＬＮＤとも重ならない位置に設けられている。そして第１ビアＶＡ１は、第１のチップ接続電極ＦＮＧ１のうちいずれの外部接続電極ＬＮＤとも重ならない部分と重なっている。
また、第１ビアＶＡ１は、その第１ビアＶＡ１に最も近い外部接続電極ＬＮＤに接続している。ただし、ある第１ビアＶＡ１に最も近い外部接続電極ＬＮＤにとって、その第１ビアＶＡ１よりも他の第１ビアＶＡ１のほうが近い場合は、その外部接続電極ＬＮＤは他の第１ビアＶＡ１に接続している。そして上記したある第１ビアＶＡ１は、２番目に近い外部接続電極ＬＮＤに接続している
そして第１ビアＶＡ１は、第２面ＳＦＣ２において、細長くなっている。本図に示す例において、第１ビアＶＡ１は、いずれも同一の方向（例えば配線基板ＩＰの縁のうち最もその第１ビアＶＡ１に近い部分に交わる方向）に細長くなっている。平面視において、第１ビアＶＡ１は、第２面ＳＦＣ２側の端部も第１のチップ接続電極ＦＮＧ１の内側に位置している。
なお、第２ビアＶＡ２は、細長くなっていなくても良い。また、第１ビアＶＡ１及び第２ビアＶＡ２の内部が導体で埋め込まれている場合、これらのビアのうち細長くなっているものについては、長軸が同一方向を向いているのが好ましい。このようにすると、めっきの埋め込み性がよくなる。
図１２に示す例では、第１ビアＶＡ１は、第２面ＳＦＣ２において楕円形状を有している。この場合、第１ビアＶＡ１の長軸は、第１ビアＶＡ１の短軸の１．２倍以上となっている。ここで、図１３に示すように、第１ビアＶＡ１は、第２面ＳＦＣ２において長方形の角を丸めた形状を有していても良い。この場合、第１ビアＶＡ１を長方形に近似すると、長辺は短辺の１．２倍以上となっている。
なお、第１ビアＶＡ１のうち第１面ＳＦＣ１に位置する部分は、細長くなっていても良いし、円や正方形に近い形状になっていても良い。
本変形例によっても、変形例２と同様の効果を得ることができる。また、第１ビアＶＡ１を第２面ＳＦＣ２側において細長い形状にしたため、第１ビアＶＡ１を形成するときの導電膜の埋設性が向上する。また、複数の第１ビアＶＡ１を互いに同一の方向に向けたため、隣り合う第１ビアＶＡ１が第２面ＳＦＣ２において干渉することを抑制できる。
（変形例４）
図１４は、変形例４に係る半導体装置ＳＤに用いられる配線基板ＩＰの第１面ＳＦＣ１の構成を示す平面図である。図１５は、図１４に示した配線基板ＩＰの第２面ＳＦＣ２の構成を示す平面図である。本変形例に係る半導体装置ＳＤは、第１ビアＶＡ１の向きを除いて、変形例３に係る半導体装置ＳＤと同様の構成を有する。
本変形例において、第１ビアＶＡ１は、第１のチップ接続電極ＦＮＧ１と同じ方向を向いている。具体的には、第１のチップ接続電極ＦＮＧ１の長辺がなす方向（第１の方向）と、第２面ＳＦＣ２における第１ビアＶＡ１の長軸（又は長辺）がなす方向（第２の方向）は、１５°以内である。
本変形例によっても、変形例３と同様に、第１ビアＶＡ１を形成するときの導電膜の埋設性が向上する。また、第１ビアＶＡ１が第１のチップ接続電極ＦＮＧ１と同じ方向を向いているため、複数の第１のチップ接続電極ＦＮＧ１を互いに隣り合うように配置しても、これらに接続する第１ビアＶＡ１が第２面ＳＦＣ２において互いに干渉することを抑制できる。
（変形例５）
図１６は、変形例５に係る半導体装置ＳＤに用いられる配線基板ＩＰの第１面ＳＦＣ１の構成を示す平面図である。図１７は、図１６に示した配線基板ＩＰの第２面ＳＦＣ２の構成を示す平面図である。本変形例に係る半導体装置ＳＤは、第１ビアＶＡ１の間に第２面側配線ＩＮＣ２が通っている点を除いて、変形例４に係る半導体装置ＳＤと同様の構成を有する。本変形例によっても、変形例４と同様の効果を得ることができる。
（変形例６）
図１８は、変形例６に係る半導体装置ＳＤに用いられる配線基板ＩＰの第２面ＳＦＣ２の構造を示す平面図である。本変形例に係る半導体装置ＳＤは、第１ビアＶＡ１が変形例３と同様の形状を有している点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
詳細には、第１ビアＶＡ１の長軸と、配線基板ＩＰの辺のうちその第１ビアＶＡ１に最も近い辺とのなす角度は８０°以上、好ましくはほぼ直角になっている。具体的には、配線基板ＩＰは、２つの対角線によって４つの領域に分割されている。そして各領域に含まれている第１ビアＶＡ１の長軸は、その領域が有する配線基板ＩＰの縁とほぼ直角になっている。この場合、第１ビアＶＡ１の長軸は配線基板ＩＰの中心を向いているため、第１ビアＶＡ１と第１の外部接続電極ＬＮＤ１の接続信頼性は向上する。
本変形例によっても、第１ビアＶＡ１を形成するときの導電膜の埋設性が向上する。また、複数の第１ビアＶＡ１が互いに同一の方向に向いているため、隣り合う第１ビアＶＡ１が第２面ＳＦＣ２において干渉することを抑制できる。
（変形例７）
図１９は、変形例７に係る半導体装置ＳＤの構成を示す断面図である。本図に示す半導体装置ＳＤは、ボンディングワイヤＷＩＲの形状を除いて、変形例１に係る半導体装置ＳＤと同様の構成である。
本変形例において、ボンディングワイヤＷＩＲは、第１のチップ接続電極ＦＮＧ１に一端が接続された後、半導体チップＳＣに他端が接続されている。このため、変形例１と比較して、ボンディングワイヤＷＩＲのうち第１のチップ接続電極ＦＮＧ１に接続する部分と第１のチップ接続電極ＦＮＧ１がなす角度は、直角に近い。また、ボンディングワイヤＷＩＲのうち半導体チップＳＣに接続する部分と半導体チップＳＣがなす角度は、直角から離れている。
また、上記したように、第１ビアＶＡ１を形成するための貫通孔が、レーザ加工時に導電層ＭＦ１を貫通していた場合、第１ビアＶＡ１のうち第１面ＳＦＣ１側の端部には、小さな凹部が形成される。この凹部は、第１のチップ接続電極ＦＮＧ１の一部となっている。そして、この凹部によって、ボンディングワイヤＷＩＲと第１のチップ接続電極ＦＮＧ１の接続面積は大きくなるため、これらの間の接続信頼性は向上する。
なお、実施形態に係る半導体装置ＳＤにおいても、ボンディングワイヤＷＩＲを本変形例と同様の構造にしても良い。
なお、上記実施の形態及び変形例によれば、以下の発明が開示されている。
（付記１）
配線基板と、
前記配線基板の第１面に搭載された半導体チップと、
前記半導体チップと前記配線基板とを接続する複数のボンディングワイヤと、
前記配線基板の前記第１面、前記半導体チップ、及び前記ボンディングワイヤを封止する封止樹脂と、
前記配線基板の前記第１面とは逆側の面である第２面に形成された複数の外部接続電極と、
前記外部接続電極に設けられた外部接続端子と、
を備え、
前記配線基板は、
前記第１面に形成され、平面視で前記半導体チップと重なっておらず、第１の前記ボンディングワイヤに接続している複数の第１のチップ接続電極と、
前記第１面に形成され、平面視で前記半導体チップと重なっておらず、第２の前記ボンディングワイヤに接続している第２のチップ接続電極と、
平面視でいずれかの前記第１のチップ接続電極と重なっており、前記配線基板を貫通する第１ビアと、
平面視で前記第１のチップ接続電極及び前記第２のチップ接続電極と重なっておらず、前記配線基板を貫通する第２ビアと、
前記第２面に形成され、平面視で前記第１ビアと重ならない第１の前記外部接続電極と、
前記第２面に形成され、前記第２ビアと電気的に接続している第２の前記外部接続電極と、
前記第２面に設けられ、前記第１ビアと前記第１の外部接続電極とを接続する第２面側配線と、
前記第１面に設けられ、前記第２ビアと前記第２のチップ接続電極とを接続する第１面側配線と、
前記第１面に形成された第１絶縁層と、
前記第１絶縁層に形成され、平面視で前記第１のチップ接続電極及び前記第１ビアを内側に含む第１開口と、
前記第２面に形成された第１絶縁層と、
前記第２絶縁層に形成され、複数の前記外部接続端子それぞれに対して設けられており、平面視で前記外部接続端子を内側に含む第２開口と、
を備え、
前記第１面における前記第１ビアの幅は、前記第２面における前記第１ビアの幅よりも小さく、
前記第２面における前記第１ビアの形状は、細長くなっている半導体装置。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＣＩＮＣ１ 引出配線
ＣＩＮＣ２ 引出配線
ＣＲ コア材
ＦＮＧ１ チップ接続電極
ＦＮＧ２ チップ接続電極
ＩＮＣ１ 第１面側配線
ＩＮＣ２ 第２面側配線
ＩＰ 配線基板
ＬＮＤ 外部接続電極
ＬＮＤ１ 外部接続電極
ＬＮＤ２ 外部接続電極
ＬＮＥ１ 第１列
ＬＮＥ２ 第２列
ＭＤＲ 封止樹脂
ＭＦ１ 導電層
ＭＦ２ 導電層
ＮＩＬ Ｎｉ層
ＲＧ１ 第１領域
ＲＧ２ 第２領域
ＳＢ 外部接続端子
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＦＣ１ 第１面
ＳＦＣ２ 第２面
ＳＲ１ 第１絶縁層
ＳＲ２ 第２絶縁層
ＳＲＯ１ 第１開口
ＳＲＯ２ 第２開口
ＴＨ１ 貫通孔
ＶＡ１ 第１ビア
ＶＡ２ 第２ビア
ＷＩＲ ボンディングワイヤ
ＷＩＲ１ ボンディングワイヤ
ＷＩＲ２ ボンディングワイヤ

Claims (9)

  1. 配線基板と、
    前記配線基板の第１面に搭載された半導体チップと、
    前記半導体チップと前記配線基板とを接続する複数のボンディングワイヤと、
    前記配線基板の前記第１面とは逆側の面である第２面に形成された外部接続電極と
    を備え、
    前記配線基板は、
    前記第１面に形成され、平面視で前記半導体チップと重なっておらず、第１の前記ボンディングワイヤに接続している第１のチップ接続電極と、
    平面視で前記第１のチップ接続電極と重なっており、前記配線基板を貫通する第１ビアと、
    前記第２面に形成され、平面視で前記第１ビアと重ならない第１の前記外部接続電極と、
    前記第２面に設けられ、前記第１ビアと前記第１の外部接続電極とを接続する第２面側配線と、
    を備え、
    前記第１面における前記第１ビアの幅は、前記第２面における前記第１ビアの幅よりも小さい半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記配線基板は、
    前記第１面に形成され、平面視で前記半導体チップと重なっておらず、第２の前記ボンディングワイヤに接続している第２のチップ接続電極と、
    平面視で前記第１のチップ接続電極及び前記第２のチップ接続電極と重なっておらず、前記配線基板を貫通する第２ビアと、
    前記第１面に設けられ、前記第２ビアと前記第２のチップ接続電極とを接続する第１面側配線と、
    前記第２面に形成され、前記第２ビアと電気的に接続している第２の前記外部接続電極と、
    を備える半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１ビアは、前記第２面側配線と一体になっている半導体装置。
  4. 請求項１に記載の半導体装置において、
    複数の第１ビアを備え、
    前記第２面において、前記複数の第１ビアは、いずれも、同一の方向に細長くなっている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１端子は、第１の方向に細長くなっており、
    前記第２面において、前記第１ビアは、第２の方向に細長くなっており、
    前記第１の方向と前記第２の方向のなす角度が１５°以下である半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記配線基板は、前記第２面に、前記配線基板の縁に沿って配置された複数の前記外部接続電極を備え、
    平面視において、前記第１ビアは、前記縁の近くに位置する前記外部接続電極よりも、前記縁の近くに位置している半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記配線基板は、前記第２面に、前記配線基板の縁に沿って配置された複数の前記外部接続電極を備え、
    前記縁と平行な方向を座標軸とした場合、前記第１ビアは、前記複数の前記外部接続電極の間に位置しており、かつ前記縁と直交する方向を座標軸とした場合に、少なくとも一部が前記外部接続電極と重なっている半導体装置。
  8. 請求項１に記載の半導体装置において、
    平面視において、前記第１のチップ接続電極のうち前記ボンディングワイヤが接続している接続部は、前記第１ビアとは重なっていない半導体装置。
  9. 請求項８に記載の半導体装置において、
    平面視において、前記接続部は、前記第１ビアよりも前記半導体チップの近くに位置する半導体装置。
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