JP2014236196A - 半導体装置 - Google Patents

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Abstract

【課題】半導体チップの導体柱と配線基板の端子の接続が不良になることを抑制する。
【解決手段】配線基板ＩＰの第１面には半導体チップＳＣが搭載されている。第１面には複数の第１端子ＦＮＧが配置されている。複数の第１端子ＦＮＧは、いずれも第１方向に延伸しており、第１方向と交わる第２方向に並んで配置されている。平面視において、複数の第１端子ＦＮＧは、第１面の第１絶縁層ＳＲ３に設けられた第１開口ＳＲＯの内側に位置している。半導体チップＳＣは、複数の電極ＥＬのそれぞれの上に形成された導体柱ＭＥＰを介して、複数の第１端子に接続している。複数の導体柱ＭＥＰは、第１方向の幅が、第２方向の幅よりも大きい。
【選択図】図１

Description

本発明は、半導体装置に関し、例えば導体柱を有する半導体装置に適用可能な技術である。
半導体装置は、半導体チップを配線基板に実装した状態で使用される。半導体チップを半導体装置に実装する方法としては、ワイヤボンディングを用いる方法と、フリップチップ実装が一般的である。これに対して近年は、半導体チップの電極に導体柱を形成し、導体柱の上にはんだ層を形成することにより、半導体チップを配線基板にフェイスダウン実装することが検討されている。
例えば特許文献１には、半導体チップの電極の上に配線層を再び形成し、この配線層の上に導体柱を設けることが記載されている。特許文献１において、導体柱は封止層によって封止されている。
また特許文献２には、平面視で半導体チップの電極と重なる位置に、導体柱としての銅ピラーバンプを形成することが記載されている。特許文献２において、導体柱の縁はパッシベーションの上に位置している。
特開２００８−２１９３６号公報 国際公開第２０１０／１０３９３４号パンフレット
半導体チップが搭載される配線基板には、半導体チップに接続する端子が複数形成されている。これらの端子は、配線を保護するための絶縁膜に形成された開口から露出している。今までは、この開口は端子別に設けられていた。しかし、近年は半導体チップの微細化が進んでいるため、複数の端子を一つの開口内に位置させることが検討されている。
本発明者は、このような配線基板に対して導体柱を有する半導体チップを搭載すると、半導体チップを配線基板に搭載した後に、半導体チップの導体柱と配線基板の端子が接続不良になる可能性があることを見出した。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、配線基板の第１面には半導体チップが搭載されている。第１面には複数の第１端子が配置されている。複数の第１端子は、いずれも第１方向に延伸しており、第１方向と交わる第２方向に並んで配置されている。平面視において、複数の第１端子は、第１面の第１絶縁層に設けられた第１開口の内側に位置している。半導体チップは、複数の電極のそれぞれの上に形成された導体柱を介して、複数の第１端子に接続している。複数の導体柱は、第１方向の幅が、第２方向の幅よりも大きい。
前記一実施の形態によれば、配線基板の複数の第１端子を同一の第１開口内に位置させた場合において、半導体チップの導体柱と配線基板の端子の接続が不良になることを抑制できる。
（ａ）は実施形態に係る半導体装置の平面図であり、（ｂ）は（ａ）のＡ−Ａ´断面図である。 図１（ｂ）の一部を拡大した構造を模式的に示す図である。 配線基板の第１面の平面図である。 第１端子に接続される前の導体柱の構成の第１例を示す断面図である。 第１端子に接続される前の導体柱の構造の第２例を示す断面図である。 半導体チップの導体柱と配線基板の第１端子の接続構造を説明するための断面図である。 電極、第１端子、及び導体柱の配列の一例を説明するための平面図である。 図４に示した導体柱の製造方法を示す断面図である。 図４に示した導体柱の製造方法を示す断面図である。 図５に示した導体柱の製造方法を示す断面図である。 半導体チップを配線基板に実装する方法の一例を説明するための断面図である。 実装時の配線基板の構造を説明するための平面図である。 実装時の配線基板の構造を説明するための断面図である。 変形例１に係る半導体装置が有する半導体チップの構成を示す断面図である。 変形例２に係る半導体装置が有する半導体チップの構成を示す断面図である。 変形例３に係る半導体装置が有する配線基板の第１面の構成を示す平面図である。 （ａ）は、変形例４に係る半導体装置が有する配線基板の構成を示す斜視図であり、（ｂ）及び（ｃ）は（ａ）に示した配線基板の断面図である。 変形例５に係る半導体装置が有する配線基板の構成を示す平面図である。 （ａ）は変形例６に係る半導体装置の要部を説明するための平面図であり、（ｂ）は（ａ）のＢ−Ｂ´断面図である。 変形例７に係る半導体装置の要部を説明するための平面図である。 半導体装置を有する電子装置の第１例を示す断面図である。 半導体装置を有する電子装置の第２例を示す断面図である。 半導体装置を有する電子装置の第３例を示す断面図である。 半導体装置を有する電子装置の第４例を示す断面図である。 半導体装置を有する電子装置の第５例を示す断面図である。 半導体装置を有する電子装置の第６例を示す断面図である。 半導体装置を有する電子装置の第７例を示す断面図である。 半導体装置を有する電子装置の第８例を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（実施形態）
図１（ａ）は、実施形態に係る半導体装置ＳＤの平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ´断面図である。図１（ａ）では、説明のため封止樹脂ＭＤＲを省略している。
半導体装置ＳＤは、配線基板ＩＰ及び半導体チップＳＣを備えている。半導体チップＳＣは複数の電極を有しており、これら複数の電極が配線基板ＩＰの第１面に対向する向きで、第１面に搭載されている。半導体チップＳＣの電極と配線基板ＩＰの端子は、導体柱ＭＥＰを用いて互いに接続されている。また、半導体チップＳＣと配線基板ＩＰの間の空間は、封止材ＲＬによって封止されている。封止材ＲＬは、例えばＮＣＦ（Non Conductive Film）であるが、後述するようにアンダーフィル樹脂であっても良い。アンダーフィル樹脂の場合、封止材ＲＬは、例えばシリコン系の樹脂、又はエポキシ系の樹脂である。
そして配線基板ＩＰの第１面及び半導体チップＳＣは、封止樹脂ＭＤＲによって封止されている。本図に示す例において、平面視において、封止樹脂ＭＤＲの縁は配線基板ＩＰの内側に位置している。ただし、封止樹脂ＭＤＲの縁と配線基板ＩＰの縁は同一面を形成していてもよい。
また、配線基板ＩＰのうち第１面とは逆側の面である第２面には、複数の外部端子ＳＢ、例えばはんだボールが設けられている。外部端子ＳＢは、半導体装置ＳＤを実装基板（例えばマザーボード）に搭載する際に用いられる。
図２は、図１（ｂ）の一部を拡大した構造を模式的に示す図である。本図に示す例において、配線基板ＩＰはビルトアップ基板であり、配線層を４層有している。最も第２面側（図中下側）に位置している配線層は、複数の第２端子ＬＮＤ（例えばランド）を有している。複数の第２端子ＬＮＤには、それぞれ外部端子ＳＢが取り付けられている。
また、配線基板ＩＰのうち最も第１面側（図中上側）に位置している配線層は、絶縁層ＩＬ上に位置しており、複数の第１端子ＦＮＧを有している。複数の第１端子ＦＮＧは、互いに異なる導体柱ＭＥＰに接続している。また、配線基板ＩＰの第１面には、第１絶縁層ＳＲ３、例えばソルダーレジスト層が設けられている。第１絶縁層ＳＲ３には、第１開口ＳＲＯが形成されている。第１開口ＳＲＯ１内には、複数の第１端子ＦＮＧが位置している。
図３は、配線基板ＩＰの第１面の平面図である。本図に示すように、配線基板ＩＰの第１面には、複数の第１端子ＦＮＧが設けられている。複数の第１端子ＦＮＧは、半導体チップＳＣの４辺（縁）のそれぞれに沿って設けられている。これは、半導体チップＳＣの電極ＥＬが半導体チップＳＣの４辺に沿って設けられているためである。このような半導体チップＳＣとしては、例えばボンディングワイヤ向けに設計されたものが一例として挙げられる。すなわち半導体チップＳＣとしては、ボンディングワイヤ向けに設計された既存の半導体チップＳＣを用いることができる。また、半導体チップＳＣを設計する際に、ワイヤボンディング用の半導体チップで蓄積された知見を用いることができる。
第１端子ＦＮＧは、各辺について２列設けられている。このため、第１端子ＦＮＧの端部は第１絶縁層ＳＲ３で覆われていない。また、第１端子ＦＮＧ１の平面形状は長軸を有する形状（例えば長方形の４つの角を丸めた形状）を有している。いずれの辺においても、第１端子ＦＮＧ１は、半導体チップＳＣの辺に直交する方向（第１方向）に延伸しており、かつ、半導体チップＳＣの辺に平行な方向（第２方向）に並んで配置されている。なお、第１端子ＦＮＧの表面は粗化されていてもよい。
また、第１絶縁層ＳＲ３の第１開口ＳＲＯ１は、半導体チップＳＣの縁に沿って形成されている。第１開口ＳＲＯ１の中には、複数の第１端子ＦＮＧが位置している。本図に示す例では、第１端子ＦＮＧは、半導体チップＳＣの縁に沿って２列に並んで配置されている。ここで、相対的に外側に位置する第１端子ＦＮＧを第１端子ＦＮＧ１として、相対的に内側に位置する第１端子ＦＮＧを第１端子ＦＮＧ２とする。
図４は、第１端子ＦＮＧに接続される前の導体柱ＭＥＰの構成の第１例を示す断面図である。導体柱ＭＥＰは、半導体チップＳＣに設けられている。本図に示す例において、半導体チップＳＣは、基板ＳＵＢ上に多層配線層ＭＩＬを有している。最上層の配線層は、電極ＥＬを有している。多層配線層ＭＩＬの最上層は保護絶縁膜ＰＳＬ（第２絶縁膜）、例えば酸化シリコンと窒化シリコンの積層膜である。電極ＥＬの一部は、保護絶縁膜ＰＳＬに形成された開口によって、保護絶縁膜ＰＳＬから露出している。
保護絶縁膜ＰＳＬ上には、絶縁層ＳＲ１が形成されている。絶縁層ＳＲ１は、例えばソルダーレジスト層である。絶縁層ＳＲ１には、電極ＥＬ上に位置する開口が形成されている。そしてこの開口内に位置する電極ＥＬ上、及びその周囲に位置する絶縁層ＳＲ１の上には、バリアメタル層ＢＲＭ３及び導体層ＳＩＮＣがこの順に形成されている。バリアメタル層ＢＲＭ３は、例えばＴｉＮ層、Ｔｉ層、及びＴｉＷ層の少なくとも一つを含んでいる。導体層ＳＩＮＣは、例えばＣｕ層である。
また、導体層ＳＩＮＣ上及び絶縁層ＳＲ１上には、絶縁層ＳＲ２が形成されている。絶縁層ＳＲ２は、例えばソルダーレジスト層である。絶縁層ＳＲ２には、導体層ＳＩＮＣ上に位置する開口が形成されている。この開口は、平面視において、絶縁層ＳＲ１の開口よりも小さい。そして絶縁層ＳＲ２の開口内及びその周囲に位置する絶縁層ＳＲ２の上には、バリアメタル層ＢＲＭ２及び導体柱ＭＥＰがこの順に形成されている。バリアメタル層ＢＲＭ２は、例えばＴｉＮ層、Ｔｉ層、及びＴｉＷ層の少なくとも一つを含んでいる。導体柱ＭＥＰは、例えば柱状のＣｕである。そして導体柱ＭＥＰの上には、Ｎｉ層ＮＩＬ１及びはんだ層ＳＬＤがこの順に形成されている。Ｎｉ層ＮＩＬ１の厚さは、導体柱ＭＥＰの高さよりも小さい。なお、Ｎｉ層ＮＩＬ１と導体柱ＭＥＰの界面、及びＮｉ層ＮＩＬ１とはんだ層ＳＬＤの界面の少なくとも一方には、合金層（図示せず）が形成されている場合もある。
導体柱ＭＥＰは、第１方向（図中Ｘ方向）の幅が、第２方向（紙面に対して垂直方向）の幅よりも大きい。なお、第１方向の幅は、第２方向の幅の１．２倍以上である。このようにするために、本図に示す例では、導体柱ＭＥＰは、平面視において、一部（図中右側の部分）が電極ＥＬの外側に位置している。なお、保護絶縁膜ＰＳＬ（第２絶縁膜）は、電極ＥＬの縁に沿って凸部を有している。そして導体柱ＭＥＰは、平面視かつ第１方向において、一部が保護絶縁膜ＰＳＬの凸部の外側に位置している。
なお、本図に示す例では、導体柱ＭＥＰは、平面視において、図中左側の部分が、電極ＥＬの内側に位置している。ただし、図中左側の部分の一部も、平面視で電極ＥＬの外側に位置していても良い。すなわち電極ＥＬの全周が平面視で電極ＥＬの外側に位置していても良い。
図５は、第１端子ＦＮＧに接続される前の導体柱ＭＥＰの構造の第２例を示す断面図である。本図に示す例は、バリアメタル層ＢＲＭ３、導体層ＳＩＮＣ、及び絶縁層ＳＲ２を有していない点を除いて、図４に示した第１例と同様である。なお、本図では、Ｎｉ層ＮＩＬ１とはんだ層ＳＬＤの界面の合金層ＡＬＬが図示されている。
図６は、半導体チップＳＣの導体柱ＭＥＰと配線基板ＩＰの第１端子ＦＮＧの接続構造を説明するための断面図である。上記したように、第１端子ＦＮＧは、第１方向（図中Ｘ方向）に延伸している。また、導体柱ＭＥＰも、第１方向に長くなっている。このため、平面視で導体柱ＭＥＰと第１端子ＦＮＧとが重なっている部分の面積が大きくなる。このようにすると、半導体装置ＳＤを実装基板に実装する工程などにおいて、導体柱ＭＥＰと第１端子ＦＮＧの間のはんだ層ＳＬＤが流れ出すことを抑制できる。
図７は、電極ＥＬ、第１端子ＦＮＧ、及び導体柱ＭＥＰの配列の一例を説明するための平面図である。上記したように、第１端子ＦＮＧは２列に並んで配置されている。図３を用いて説明したように、相対的に半導体チップＳＣの縁（辺）の近くである第１列に属する第１端子ＦＮＧを第１端子ＦＮＧ１として、相対的に半導体チップＳＣの縁から離れている第２列に属する第１端子ＦＮＧを第１端子ＦＮＧ２とする。すなわち、図７において図中右側が、半導体チップＳＣの縁になっている。また、第１端子ＦＮＧ１に対応する導体柱ＭＥＰ及び電極ＥＬを導体柱ＭＥＰ１及び電極ＥＬ１として、第１端子ＦＮＧ２に対応する導体柱ＭＥＰ及び電極ＥＬを導体柱ＭＥＰ２及び電極ＥＬ２とする。
第１方向（図中Ｘ方向）を座標軸とした場合、導体柱ＭＥＰ１の中心は、その導体柱ＭＥＰ１の下に位置する電極ＥＬ１の中心よりも、半導体チップＳＣの縁の近く（図中右側）に位置している。また、導体柱ＭＥＰ２の中心は、その導体柱ＭＥＰ２の下に位置する電極ＥＬ１の中心よりも、半導体チップＳＣの縁から離れる方向（図中左側）に位置している。このようにすると、導体柱ＭＥＰを第１方向に細長くしても、導体柱ＭＥＰが互いに近づくことを抑制できる。このため、第１方向において隣り合う第１端子ＦＮＧ（又は電極ＥＬ１）の上に位置するはんだ層ＳＬＤが流れ出したとしても、このはんだ層ＳＬＤが第１方向において隣に位置する第１端子ＦＮＧ（又は電極ＥＬ１）に短絡することを抑制できる。
また、第２方向（図中Ｙ方向）を座標軸とした場合、第１端子ＦＮＧ１及び第１端子ＦＮＧ２は、互い違いに配置されている。導体柱ＭＥＰ１及び導体柱ＭＥＰ２、並びに電極ＥＬ１及び電極ＥＬ２についても同様である。このようにすると、第１端子ＦＮＧ（又は電極ＥＬ１）の上に位置するはんだ層ＳＬＤが流れ出したとしても、このはんだ層ＳＬＤが第１方向において隣に位置する第１端子ＦＮＧ（又は電極ＥＬ１）に短絡することを、さらに抑制できる。
図８及び図９は、図４に示した導体柱ＭＥＰの製造方法を示す断面図である。これらに示す工程の前に、まず、基板ＳＵＢ（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する基板ＳＵＢに、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する基板ＳＵＢに、ソース及びドレインとなる不純物領域を形成する。このようにして、基板ＳＵＢ上にＭＯＳトランジスタが形成される。
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層ＭＩＬを形成する。最上層の配線層には、電極ＥＬが形成される。次いで、多層配線層ＭＩＬ上に、保護絶縁膜ＰＳＬ及び開口を形成する。
次いで、図８（ａ）に示すように、保護絶縁膜ＰＳＬ及び電極ＥＬ上に、絶縁層ＳＲ１及び絶縁層ＳＲ１の開口を形成する。絶縁層ＳＲ１は、例えば塗布法により形成される。また絶縁層ＳＲ１がソルダーレジスト膜などの感光性膜である場合、絶縁層ＳＲ１の開口は、露光及び現像によって形成される。
次いで、図８（ｂ）に示すように、絶縁層ＳＲ１上及び電極ＥＬ上に、バリアメタル層ＢＲＭ３を形成する。次いで、バリアメタル層ＢＲＭ３上に、レジストパターンＲＳ１を形成する。レジストパターンＲＳ１は、導体層ＳＩＮＣを形成すべき領域に開口を有している。
次いで図８（ｃ）に示すように、レジストパターンＲＳ１から露出しているバリアメタル層ＢＲＭ３をシードとしてめっきを行う。これにより、バリアメタル層ＢＲＭ３の一部の上には導体層ＳＩＮＣが形成される。
その後、図８（ｄ）に示すように、レジストパターンＲＳ１を除去する。さらに、導体層ＳＩＮＣをマスクとしてバリアメタル層ＢＲＭ２をウェットエッチングする。これにより、バリアメタル層ＢＲＭ２は、導体層ＳＩＮＣの下に位置する部分を除いて除去される。
次いで図９（ａ）に示すように、導体層ＳＩＮＣ上及び絶縁層ＳＲ１上に、絶縁層ＳＲ２及び絶縁層ＳＲ２の開口を形成する。絶縁層ＳＲ２は、例えば塗布法により形成される。また絶縁層ＳＲ２がソルダーレジスト膜などの感光性膜である場合、絶縁層ＳＲ２の開口は、露光及び現像によって形成される。次いで、絶縁層ＳＲ２上及び導体層ＳＩＮＣ上に、バリアメタル層ＢＲＭ２を形成する。
次いで図９（ｂ）に示すように、バリアメタル層ＢＲＭ２上に、レジストパターンＲＳ２を形成する。レジストパターンＲＳ２は、導体柱ＭＥＰが形成されるべき領域に開口を有している。
次いで図９（ｃ）に示すように、バリアメタル層ＢＲＭ２をマスクとしてめっきを行うことにより、導体柱ＭＥＰ、Ｎｉ層ＮＩＬ１、及びはんだ層ＳＬＤをこの順に形成する。
その後、図９（ｄ）に示すように、レジストパターンＲＳ２を除去する。そして、バリアメタル層ＢＲＭ２のうち導体柱ＭＥＰで覆われていない部分を、例えばウェットエッチングを用いて除去する。
その後、はんだ層ＳＬＤを溶融し、その後凝固させる、このようにして、導体柱ＭＥＰが形成される。そして、導体柱ＭＥＰが形成された後、半導体チップＳＣは、ダイシングにより個片化される。
図１０は、図５に示した導体柱ＭＥＰの製造方法を示す断面図である。電極ＥＬ及び保護絶縁膜ＰＳＬを形成するまでの工程は、図９及び図１０で説明した方法と同様である。
図１０（ａ）に示すように、保護絶縁膜ＰＳＬを形成したのち、保護絶縁膜ＰＳＬ上及び電極ＥＬ上に、絶縁層ＳＲ１及び開口を形成する。これらの形成方法は、図９を用いて説明した方法と同様である。次いで、絶縁層ＳＲ１上にバリアメタル層ＢＲＭ２を形成する。
次いで、図１０（ｂ）に示すように、バリアメタル層ＢＲＭ２上にレジストパターンＲＳ２を形成する。レジストパターンＲＳ２の形状は、図１０を用いて説明した通りである。
次いで、図１０（ｃ）に示すように、バリアメタル層ＢＲＭ２をマスクとしてめっきを行うことにより、導体柱ＭＥＰ、Ｎｉ層ＮＩＬ１、及びはんだ層ＳＬＤをこの順に形成する。
その後、図１０（ｄ）に示すように、レジストパターンＲＳ２を除去する。そして、バリアメタル層ＢＲＭ２のうち導体柱ＭＥＰで覆われていない部分を、例えばウェットエッチングを用いて除去する。
その後、はんだ層ＳＬＤを溶融し、その後凝固させる、このようにして、導体柱ＭＥＰが形成される。そして、導体柱ＭＥＰが形成された後、半導体チップＳＣは、ダイシングにより個片化される。
図１１は、半導体チップＳＣを配線基板ＩＰに実装する方法の一例を説明するための断面図である。本図に示す方法は、封止材ＲＬとしてＮＣＦを使う方法である。まず、配線基板ＩＰを準備する。図１２に示すように、配線基板ＩＰは、複数が互いに繋がった状態になっている。
また図１３（ａ）及び（ｂ）の断面図に示すように、配線基板ＩＰの第１端子ＦＮＧの上面、側面、及び端面には、Ｎｉ層ＮＩＬ２及びＡｕ層ＡＵＬが形成されている。Ｎｉ層ＮＩＬ２とＡｕ層ＡＵＬの間には、Ｐｄ層が形成されていても良い。
次いで、図１１（ａ）に示すように、複数の配線基板ＩＰのそれぞれの上に、封止材ＲＬとしてのＮＣＦを配置する。
次いで、図１１（ｂ）に示すように、封止材ＲＬ上に半導体チップＳＣを、導体柱ＭＥＰが配線基板ＩＰに対向する向きに配置する。次いで、半導体チップＳＣを封止材ＲＬ内に押し込む。これにより、配線基板ＩＰの第１端子ＦＮＧ（本図では図示を省略）と、半導体チップＳＣの導体柱ＭＥＰ上のはんだ層ＳＬＤ（本図では図示を省略）は接触する。この状態で、半導体チップＳＣ及び配線基板ＩＰを加熱し、その後、冷却する。これにより、はんだ層ＳＬＤは第１端子ＦＮＧと接合する。
次いで、図１１（ｃ）に示すように、複数の配線基板ＩＰ及び複数の半導体チップＳＣを、封止樹脂ＭＤＲで個別に封止する。また、配線基板ＩＰの第２面に外部端子ＳＢを取り付ける。
次いで、図１１（ｄ）に示すように、配線基板ＩＰをダイシングして、半導体装置ＳＤを個片化する。
なお、封止材ＲＬとしてアンダーフィル樹脂を用いる場合、図１１（ａ）の工程において、ＮＣＦの代わりに液状のアンダーフィル樹脂を塗布しても良いし、半導体チップＳＣを配線基板ＩＰに搭載した後に、毛細管現象を利用して半導体チップＳＣと配線基板ＩＰの間にアンダーフィル樹脂を浸透させても良い。
次に、本実施形態の作用及び効果について説明する。半導体チップＳＣを配線基板ＩＰの第１面に搭載した後、配線基板ＩＰの第２面には、外部端子ＳＢが接続される。このとき、外部端子ＳＢを構成するはんだの融点がはんだ層ＳＬＤの融点以上である場合、はんだ層ＳＬＤが溶融する可能性が出てくる。また半導体装置ＳＤは、外部端子ＳＢを用いて実装基板に実装される。このとき、半導体装置ＳＤには熱が加わる。この熱により、はんだ層ＳＬＤが溶融することがある。これらの場合において、複数の第１端子ＦＮＧは同一の第１開口ＳＲＯ内に位置しているため、はんだ層ＳＬＤが溶融して第１端子ＦＮＧ１と導体柱ＭＥＰの間から流出し、第１端子ＦＮＧと導体柱ＭＥＰの接続が不良になる可能性が出てくる。
これに対して本実施形態では、第１端子ＦＮＧは、第１方向に延伸している。また、導体柱ＭＥＰも、第１方向に長くなっている。このため、平面視で導体柱ＭＥＰと第１端子ＦＮＧとが重なっている部分の面積が大きくなる。このため、はんだ層ＳＬＤが溶融しても、第１端子ＦＮＧ１と導体柱ＭＥＰの間から流出することを抑制できる。また、第１端子ＦＮＧ１と導体柱ＭＥＰの間からはんだ層ＳＬＤが流出することを抑制できるため、流出したはんだ層ＳＬＤを介して隣り合う第１端子ＦＮＧが短絡することを抑制できる。
（変形例１）
図１４は、変形例１に係る半導体装置ＳＤが有する半導体チップＳＣの構成を示す断面図である。本図に示す半導体チップＳＣは、導体柱ＭＥＰとはんだ層ＳＬＤの間にＮｉ層ＮＩＬ１及び合金層ＡＬＬがない点を除いて、実施形態に係る半導体チップＳＣと同様の構成である。
本変形例によっても、実施形態に係る半導体装置ＳＤと同様の効果を得ることができる。
（変形例２）
図１５は、変形例２に係る半導体装置ＳＤが有する半導体チップＳＣの構成を示す断面図である。本図に示す半導体チップＳＣは、少なくとも一部の導体柱ＭＥＰが、平面視で半導体チップＳＣのガードリングＧＤＬと重なっている点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
本変形例によっても、実施形態に係る半導体装置ＳＤと同様の効果を得ることができる。
（変形例３）
図１６は、変形例３に係る半導体装置ＳＤが有する配線基板ＩＰの第１面の構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
まず、配線基板ＩＰの第１面に第３端子ＦＮＧ３が設けられている。第３端子ＦＮＧ３は、平面視で第１端子ＦＮＧ１及び第１端子ＦＮＧ２で囲まれた領域の中に位置している。また、第１絶縁層ＳＲ３には、第３端子ＦＮＧ３を第１絶縁層ＳＲ３から露出させるための第２開口ＳＲＯ２が設けられている。本図に示す例では、複数の第２開口ＳＲＯ２が互いに平行に設けられており、それら複数の第２開口ＳＲＯ２の中には、それぞれ複数の第３端子ＦＮＧ３が設けられている。一つの第２開口ＳＲＯ２内には、２列の第３端子ＦＮＧ３が千鳥配列を形成するように配置されている。
また、半導体チップＳＣにも、第３端子ＦＮＧ３に対向する位置に、電極ＥＬ、導体柱ＭＥＰ、及びはんだ層ＳＬＤが設けられている。これらの電極ＥＬ、導体柱ＭＥＰ、及びはんだ層ＳＬＤは、平面視で半導体チップＳＣの中央部に設けられている。そして第３端子ＦＮＧ３は、はんだ層ＳＬＤ及び導体柱ＭＥＰを介して電極ＥＬに接続している。なお、第３端子ＦＮＧ３に対向する導体柱ＭＥＰも、第１端子ＦＮＧに対向する導体柱ＭＥＰと同様の構成を有している。
本変形例によっても、実施形態と同様の効果を得ることができる。また、半導体チップＳＣの中央部にも電極ＥＬを配置することができる。
（変形例４）
図１７（ａ）は、変形例４に係る半導体装置ＳＤが有する配線基板ＩＰの構成を示す斜視図である。本変形例に係る半導体装置ＳＤは、配線基板ＩＰの第１端子ＦＮＧが配線基板ＩＰの絶縁層ＩＬに埋め込まれている点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。なお、第１端子ＦＮＧ上のＮｉ層ＮＩＬ２及びＡｕ層ＡＵＬは、図１７（ｂ）の断面図に示すように絶縁層ＩＬから突出していない場合もあるし、図１７（ｃ）の断面図に示すように絶縁層ＩＬから突出している場合もある。
本変形例によっても、実施形態と同様の効果を得ることができる。
（変形例５）
図１８の各図は、変形例５に係る半導体装置ＳＤが有する配線基板ＩＰの構成を示す平面図である。本図に示す半導体装置ＳＤは、第１端子ＦＮＧの平面形状を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
図１８（ａ）に示す例において、一つの第１開口ＳＲＯ内に第１端子ＦＮＧ１は一列のみ配置されている。そして第１端子ＦＮＧ１の端部も、第１絶縁層ＳＲ３によって覆われている。
図１８（ｂ）に示す例は、第１端子ＦＮＧの中央部が他の部分より幅広になっている点を除いて、図１８（ａ）に示す例と同様である。そしてこの幅広の部分は、半導体チップＳＣの導体柱ＭＥＰに対向しており、はんだ層ＳＬＤを介して導体柱ＭＥＰに接続する。なお、第１端子ＦＮＧの幅広の部分とそれ以外の部分の境界には、平面視で内側に窪んだ角部が形成されている。
図１８（ｃ）に示す例は、第１端子ＦＮＧの先端が幅広になっている点を除いて、実施形態に係る第１端子ＦＮＧと同様の構成である。本変形例においても、第１端子ＦＮＧの幅広の部分とそれ以外の部分の境界には、平面視で内側に窪んだ角部が形成されている。
これらの変形例によっても、実施形態と同様の効果を得ることができる。また、図１８（ｂ）及び（ｃ）に示す例では、第１端子ＦＮＧと導体柱ＭＥＰの間からはんだ層ＳＬＤが流出しても、流出したはんだ層ＳＬＤは、第１端子ＦＮＧの角部に留まりやすい。このため、はんだ層ＳＬＤが大量に流出して第１端子ＦＮＧと導体柱ＭＥＰの接続が不良になることを、さらに抑制できる。
（変形例６）
図１９（ａ）は、変形例６に係る半導体装置ＳＤの要部を説明するための平面図である。図１９（ｂ）は、図１９（ａ）のＢ−Ｂ´断面図である。この半導体装置ＳＤは、以下の点を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。なお、図１９（ａ）では、説明のため半導体チップＳＣの本体を省略している。
まず、半導体チップＳＣの導体柱ＭＥＰは、一部が第１端子ＦＮＧの先端と重なっているが、残りの部分が、第１端子ＦＮＧの先端から第１端子ＦＮＧが延伸する方向（図中Ｘ方向）に外れている。すなわち、はんだ層ＳＬＤは、第１端子ＦＮＧの上面の先端、及び第１端子ＦＮＧの端面に接合している。
なお、本変形例において、導体柱ＭＥＰは、第１方向（図１９（ａ）のＸ方向）の幅が第２方向（図１９（ａ）のＹ方向）の幅の１．２倍未満であっても良い。すなわち導体柱ＭＥＰの平面形状は、細長くなっていなくても良い。
本変形例によれば、配線基板ＩＰの第１端子ＦＮＧに半導体チップＳＣのはんだ層ＳＬＤが接触したときに、はんだ層ＳＬＤが第２方向（図１９（ａ）のＹ方向）に広がることを抑制できる。
（変形例７）
図２０は、変形例７に係る半導体装置ＳＤの要部を説明するための平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、変形例６に係る半導体装置ＳＤと同様の構成である。まず、配線基板ＩＰの第１端子ＦＮＧの先端が他の部分よりも細くなっている。そして第１端子ＦＮＧの細い部分とそれ以外の部分の境界には角部が形成されている。この角部は、平面視で内側に窪んでいる。言い換えると、第１端子ＦＮＧの細井部分とそれ以外の部分の境界は鋭角になっている。
本変形例によっても、変形例６と同様の効果を得ることができる。また、第１端子ＦＮＧには、平面視で内側に窪んだ角部が形成されているため、はんだ層ＳＬＤが第２方向（図２０のＹ方向）に広がることをさらに抑制できる。
（変形例８）
図２１は、半導体装置ＳＤを有する電子装置の第１例を示す断面図である。この電子装置は、半導体装置ＳＤの上に半導体装置ＳＤ２を搭載した、所謂ＰＯＰ（Package on Package）構造を有している。
詳細には、封止樹脂ＭＤＲは、配線基板ＩＰの周辺部を覆っていない。そして配線基板ＩＰの第１面のうち封止樹脂ＭＤＲで覆われていない部分には、半導体装置ＳＤ２の外部端子ＳＢ２に接続するための端子が設けられている。
半導体装置ＳＤ２は、配線基板ＩＰ２の上に半導体チップＳＣ２を搭載し、半導体チップＳＣ２と配線基板ＩＰ２とをボンディングワイヤＷＩＲで接続した構成を有している。なお、半導体チップＳＣ２及びボンディングワイヤＷＩＲは、封止樹脂ＭＤＲ２で封止されている。封止樹脂ＭＤＲ２の端面は、半導体チップＳＣ２の端面と同一面を形成している。ただし、封止樹脂ＭＤＲ２の端面は、半導体チップＳＣ２の端面よりも内側に位置していても良い。
本図に示す例において、半導体装置ＳＤの上に半導体装置ＳＤ２を搭載するとき、外部端子ＳＢ２を溶融させるために熱が加わる。外部端子ＳＢ２の融点がはんだ層ＳＬＤの融点以上である場合、はんだ層ＳＬＤが溶融する可能性が出てくる。本変形例では、実施形態で説明した作用によって、第１端子ＦＮＧ１と導体柱ＭＥＰの間からはんだ層ＳＬＤが流出することは抑制される。
図２２は、半導体装置ＳＤを有する電子装置の第２例を示す断面図である。本図に示す例は、半導体装置ＳＤが封止樹脂ＭＤＲを有していない点を除いて、図２１に示した例と同様の構造を有している。
図２３は、半導体装置ＳＤを有する電子装置の第３例を示す断面図である。本図において、半導体装置ＳＤは、半導体チップＳＣ１上の半導体チップＳＣ２を搭載した、所謂ＣＯＣ（Chip on Chip）構造を有している。半導体チップＳＣ２と配線基板ＩＰは、ボンディングワイヤＷＩＲによって接続されている。そして半導体チップＳＣ、半導体チップＳＣ２、及びボンディングワイヤＷＩＲは、封止樹脂ＭＤＲで封止されている。
図２４は、半導体装置ＳＤを有する電子装置の第４例を示す断面図である。この変形例において、半導体チップＳＣの上には、樹脂層ＢＮＬ１を介して金属体ＨＳが搭載されている。金属体ＨＳの縁は配線基板ＩＰに近づく方向に折れ曲がっており、樹脂層ＢＮＬ２を介して配線基板ＩＰに接続している。すなわち本例では、半導体チップＳＣで発生した熱は、金属体ＨＳを介して他の部分に放熱される。樹脂層ＢＮＬ１は、例えば、酸無水系又はアミン系のエポキシ樹脂である。
図２５は、半導体装置ＳＤを有する電子装置の第５例を示す断面図である。この変形例に係る電子装置は、以下の点を除いて、図２４に示した電子装置と同様の構成である。まず、金属体ＨＳは平板である。そして金属体ＨＳの縁は、樹脂層ＢＮＬ２、リング状の金属板ＳＴＦ（例えばスティフナ）、及び樹脂層ＢＮＬ３を介して配線基板ＩＰに接続している。樹脂層ＢＮＬ２は、例えばシリコン系の樹脂又はエポキシ系の樹脂である。
図２６は、半導体装置ＳＤを有する電子装置の第６例を示す断面図である。この変形例に係る電子装置は、金属体ＨＳ及び樹脂層ＢＮＬ２を有していない点、及び樹脂層ＢＮＬが平面視で金属体ＨＳと半導体チップＳＣの間にも形成されている点を除いて、図２５に示した例と同様の構成である。
図２７は、半導体装置ＳＤを有する電子装置の第７例を示す断面図である。本変形例に係る電子装置は、以下の点を除いて、図２４に示した電子装置と同様の構成である。まず、金属体ＨＳは平板上であり、半導体チップＳＣの裏面上に搭載されている。そして、金属体ＨＳの縁は配線基板ＩＰに接続していない。
図２８は、半導体装置ＳＤを有する電子装置の第８例を示す断面図である。本変形例に係る電子装置は、金属体ＨＳ及び樹脂層ＢＮＬ１，ＢＮＬ２を有していない点を除いて、図２４に示した電子装置と同様の構成である。
なお、第１例〜第３例は、例えば携帯通信端末や携帯型ゲーム機器などの携帯型電子機器である。また、第４例〜第８例は、例えばナビゲーション装置やテレビなどの映像再生装置である。
これらの変形例によっても、実施形態と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＡＬＬ 合金層
ＡＵＬ Ａｕ層
ＢＮＬ 樹脂層
ＢＮＬ１ 樹脂層
ＢＮＬ２ 樹脂層
ＢＮＬ３ 樹脂層
ＢＲＭ２ バリアメタル層
ＢＲＭ３ バリアメタル層
ＥＬ 電極
ＥＬ１ 電極
ＥＬ２ 電極
ＦＮＧ 第１端子
ＦＮＧ１ 第１端子
ＦＮＧ２ 第１端子
ＦＮＧ３ 第３端子
ＧＤＬ ガードリング
ＨＳ 金属体
ＩＬ 絶縁層
ＩＰ 配線基板
ＩＰ２ 配線基板
ＬＮＤ 第２端子
ＬＮＤ 電極
ＮＩＬ１ Ｎｉ層
ＮＩＬ２ Ｎｉ層
ＭＤＲ 封止樹脂
ＭＤＲ２ 封止樹脂
ＭＥＰ 導体柱
ＭＥＰ１ 導体柱
ＭＥＰ２ 導体柱
ＭＩＬ 多層配線層
ＰＳＬ 保護絶縁膜
ＲＬ 封止材
ＳＢ 外部端子
ＳＢ２ 外部端子
ＳＣ 半導体チップ
ＳＣ２ 半導体チップ
ＳＤ 半導体装置
ＳＤ２ 半導体装置
ＳＩＮＣ 導体層
ＳＲ１ 絶縁層
ＳＲ２ 絶縁層
ＳＲ３ 第１絶縁層
ＳＲＯ 第１開口
ＳＲＯ１ 第１開口
ＳＲＯ２ 第２開口
ＳＴＦ 金属板
ＳＵＢ 基板
ＷＩＲ ボンディングワイヤ

Claims (6)

  1. 配線基板と、
    複数の電極を有しており、前記複数の電極が前記配線基板の第１面に面する向きで前記第１面に搭載された半導体チップと、
    を備え、
    前記配線基板は、前記第１面に、
    第１方向に延伸し、前記第１方向と交わる第２方向に並んで配置された複数の第１端子と、
    前記第１面に形成された第１絶縁層と、
    前記第１絶縁層に形成され、平面視で前記複数の第１端子を内側に含んでいる第１開口と、
    を有し、
    前記半導体チップは、前記複数の電極のそれぞれの上に形成された複数の導体柱を備えており、
    前記複数の導体柱は、互いに異なる前記第１端子にはんだを介して接続しており、かつ、前記第１方向の幅が前記第２方向の幅よりも大きい半導体装置。
  2. 請求項１に記載の半導体装置において、
    平面視かつ前記第１方向において、前記導体柱の一部は前記電極の外側に位置している半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記半導体チップは、
    前記電極の縁を覆っている第２絶縁膜と、
    を備え、
    前記第２絶縁膜は、前記電極の縁に沿った凸部を有しており、
    平面視かつ前記第１方向において、前記導体柱の一部は、前記凸部の外側に位置している半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記複数の電極は、前記半導体チップの縁に沿って２列に配置されており、
    前記第１方向を座標軸とした場合、
    外側の前記列に位置する前記導体柱の中心は、当該導体柱の下に位置する前記電極の中心よりも前記半導体チップの縁の近くに位置しており、
    内側の前記列に位置する前記導体柱の中心は、当該導体柱の下に位置する前記電極の中心よりも前記半導体チップの縁から離れている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記第１方向に直交する方向を座標軸とした場合、前記外側の列に位置する前記電極と前記内側の列に位置する前記電極とは互い違いに配置されている半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記導体柱の前記第１方向の幅は、前記導体柱の前記第２方向の幅の１．２倍以上である半導体装置。
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