JP6018672B1 - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】個片ＣＳＰがＷＬＣＳＰに実装された半導体装置において、ウェハ状態のＷＬＣＳＰに個片ＣＳＰを実装する際に確実にセルフアラインメントが行われて個片ＣＳＰのバンプとＷＬＣＳＰの接続パッドが接続されるようにするためのダミーポスト電極が形成されたＷＬＣＳＰを備えた半導体装置とその製造方法を提供することを目的とする。【解決手段】基板と、該基板上に形成された再配線層と、該再配線層に接続されて前記基板上に形成された接続パッドと、前記基板上に形成されたポスト電極と、該ポスト電極間の前記基板上に形成されたダミーポスト電極と、前記ポスト電極の表面に形成された突起状電極と備えたＷＬＣＳＰと、フェイスダウンにより、前記ＷＬＣＳＰに実装された個片ＣＳＰとを備え、前記個片ＣＳＰが前記ＷＬＣＳＰに実装される際に、前記個片ＣＳＰの所定位置からの変動が、前記ダミーポスト電極で制限されることを特徴とする。【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、ウェハ状態においてＷＬＣＳＰ（Wafer Level Chip Size Package：ウェハレベルチップサイズパッケージ）に個片ＣＳＰが実装された半導体装置およびその製造方法に関するものである。

近年、パッケージングされて形成された半導体装置には、電子機器の小型化、高機能化、高性能化等に伴ってパッケージ自体の小型化および高密度化等が要求されており、この高密度化の要求により多端子化が必要とされている。小型でかつ多端子を有するパッケージとしては、種々のチップサイズパッケージ（CSP:Chip Size Package）が開発されている。ＣＳＰは、複数の集積回路が形成された半導体ウェハをダイシングにより分割して個片化された半導体チップに、絶縁樹脂層、再配線層、封止層、半田バンプ（外部端子）を形成したものであり、半導体チップと同等あるいは少し大きなサイズのパッケージである。

これに対して、ウェハレベルＣＳＰ（ＷＬＣＳＰ：Wafer Level Chip Size Package)は、複数の集積回路が形成された半導体ウェハの全面に、絶縁性樹脂膜を形成し、形成した絶縁性樹脂膜の上にコンタクトホールを介して集積回路のパッド電極とバンプ等の外部端子とを電気的に接続する配線を形成し、さらに、最終工程において、半導体ウェハをチップ状に分割して個片化されたＣＳＰであり、ベアチップと同サイズの小型パッケージを実現可能とする技術として近年注目されてきた。

また、最近のＷＬＣＳＰでは、半導体チップ状に再配線およびこれを被覆する封止樹脂層が形成され、封止樹脂層にポスト電極が埋設されて、そのポスト電極を介して樹脂層の表面に配置されるバンプと再配線とが電気的に接続された構造のものが一般的である。

下記特許文献１には、一括して複数の半導体素子を形成し、その後、ダイシングにより個片化して素子を得る、半導体ウェハと呼ばれる半導体基板に関し、ダイシングの際のアラインメントマークとして、アラインメントマーク形成領域に半導体素子と非接続のダミーポスト電極を設け、このダミー電極ポストをアラインメントマークおよび防御用ポストとして利用することで、半導体ウェハ製造過程時のハンドリング等によって当該アラインメントマークが外的要因（例えば、ウェハピンセットや運搬時等の衝撃）により欠落することを防止することが記載されている（段落「０００１」〜「００３７」、図１〜図５参照。）。

また、下記特許文献２には、シリコン基板と、前記シリコン基板上に形成された受動素子と、前記受動素子を被覆する絶縁層と、前記受動素子に接続するように前記絶縁層内に形成された配線部と、前記配線部に接続するように前記絶縁層内に内蔵された能動素子を含む半導体チップと、前記配線部に接続するように前記絶縁層の表面に形成された突起電極とを有する半導体装置が記載されている。また、引用文献２には、前記半導体装置の製造工程はウェハレベルでプロセスが進められることが記載されている（段落「０００１」〜「００２４」、「００４８」〜「００５６」、図１〜図３、図７〜図９参照。）。

さらに、下記特許文献３には、イメージセンサをＷ−ＣＳＰ（ＷＬＣＳＰ）で構成することにより、装置の小型化、軽量化を実現できるのみならず、クリーンルーム内でフリップチップボンダを使用するような高価な個別実装方式によらず、一般的な一括リフローにより実装基板への実装が可能となることが記載されている（段落「０００５」参照。）。

特開２０１４−０３３２０９号公報 特開２００４−３４２８９５号公報 特開２００９−２６６８６２号公報

上記特許文献１には、ＷＬＣＳＰにおいてポスト電極の表面に外部端子（バンプ）を形成した後、最終工程で半導体ウェハをダイシングする際のアラインメント用にダミーポストを設けることが記載されており、ウェハ状態のＷＬＣＳＰに個片ＣＳＰを実装することについては、何ら記載されていない。

また、上記特許文献２には、シリコン基板上の絶縁層に、能動素子を含む半導体チップをフェイスアップで接着剤で接着することが記載されており、能動素子を含む半導体チップをフェイスダウンでシリコン基板に実装することは何ら記載されていない。

そして、上記特許文献３には、一括リフローによりウェハ状態のＷＬＣＳＰに個片ＣＳＰを実装すること、および、その際の課題については何ら記載されていない。

例えば、半導体ウェハが８インチサイズ、このウェハから個片化する半導体チップ（以下、「チップ」という。）が１．２平方ｍｍサイズであるような場合、１ウェハ当たりの有効チップ数は、約２万個と膨大な数になる。このような半導体ウェハにＷＬＣＳＰ技術を適用して、ウェハ状態のＷＬＣＳＰに別に取得した個片ＣＳＰをフェイスダウンにより実装するときに、上記約２万個のＷＬＣＳＰに、別に取得した個片ＣＳＰを個別に実装すると、莫大な時間と費用を要する。そこで、本出願人は、ウェハ状態のＷＬＣＳＰに個片ＣＳＰを一括リフローにより実装することで、実装に要する時間を大幅に短縮し、実装費用を大幅に削減することを見いだした。

図６に、ウェハ状態のＷＬＣＳＰ１０２（以下、単に「ＷＬＣＳＰ１０２」という。）に、別に取得された個片ＣＳＰ３０が実装された半導体装置１００を示す。ＷＬＣＳＰ１０２は、便宜上、１ウェハ内の１つのＷＬＣＳＰを示しているが、同一ウェハ内の他のＷＬＣＳＰは、図６に記載のＷＬＣＳＰ１０２と同一構成である。

図６において、正方形の基板１０３上に、基板１０３の端縁に沿って、等間隔で８個の柱状のポスト電極１１０が配設されている。隣接するポスト電極１１０は、全て等間隔で配置されている。

ここで、本願発明において、「個片ＣＳＰ」とは、段落「０００３」に記載したように、ウェハ状態のＷＬＣＳＰをダイシングして個片化されたＣＳＰのことであり、単に「ＣＳＰ」と表記した場合は、段落「０００２」に記載したように、半導体ウェハをダイシングにより分割して個片化された半導体チップをパッケージングしたＣＳＰのことである。本願発明では、ウェハ状態のＷＬＣＳＰに個片ＣＳＰを実装する例を説明するが、可能であればウェハ状態のＷＬＣＳＰにＣＳＰを実装してもよい。

個片ＣＳＰ３０は、別のＷＬＣＳＰから個片化されたものであり、ＷＬＣＳＰ１０２に実装するために、ＷＬＣＳＰ１０２よりもチップサイズは小さい。個片ＣＳＰ３０には、フェイスダウンによりＷＬＣＳＰ１０２に実装可能なように、最上面に外部端子としての突起状電極のバンプ３８が形成されている。

個片ＣＳＰ３０は、リフローによりフェイスダウンでＷＬＣＳＰ１０２に実装される。ＷＬＣＳＰ１０２には、接続パッド１０９が形成され、個片ＣＳＰ３０のバンプ３８（詳細は後述する。）は、ＷＬＣＳＰ１０２の対応する接続パッド１０９に接続される。個片ＣＳＰ３０がフェイスダウンで実装されるため、実際には、殆どの接続パッド１０９およびバンプ３８は、個片ＣＳＰに隠れて上面方向から視認することはできないのであるが、図６は、接続パッド１０９とバンプ３８との位置関係が理解しやすいように、便宜上、全ての接続パッド１０９およびバンプ３８が視認できるように記載している。

一括リフローは、短時間に安価な費用で実装できるという利点を有する。しかし、一括リフローでは、個片ＣＳＰ３０が略水平面内で回転あるいは移動してしまい、個片ＣＳＰ３０のバンプ３８の位置が、ＷＬＣＳＰ１０２の対応する接続パッド１０９の位置からズレてしまう。この回転や移動の変動量が所定範囲内であれば、バンプ３８は、セルフアラインメントの効果により、対応する接続パッド１０９に自動的に位置ズレが修復されて接続されるが、この変動量が所定範囲を超えてしまうと、セルフアラインメントが効かずに、図６に示すようにＷＬＣＳＰ１０２の接続パッド１０９と個片ＣＳＰ３０のバンプ３８とが非接続になり実装不良となる問題が発生することが想定された。実装不良は、品質・歩留まりの低下を招くので、この実装不良の問題の対策が必要である。

そこで、本発明は、上記の状況に鑑みてなされたものであり、個片ＣＳＰがＷＬＣＳＰに実装された半導体装置において、ウェハ状態のＷＬＣＳＰに個片ＣＳＰを実装する際に確実にセルフアラインメントが行われて個片ＣＳＰのバンプとＷＬＣＳＰの接続パッドが接続されるようにするためのダミーポスト電極が形成されたＷＬＣＳＰを備えた半導体装置とその製造方法を提供することを目的とする。

上記の目的を達成するため、本発明の半導体装置は、基板と、該基板上に形成された再配線層と、該再配線層に接続されて前記基板上に形成された接続パッドと、前記基板上に形成されたポスト電極と、該ポスト電極間の前記基板上に形成されたダミーポスト電極と、前記ポスト電極の表面に形成された突起状電極とを備えたＷＬＣＳＰと、フェイスダウンにより、前記ＷＬＣＳＰに実装された個片ＣＳＰとを備え、前記ポスト電極と、該ポスト電極間に形成される前記ダミーポスト電極とは、前記基板の端縁に沿って配置され、前記個片ＣＳＰが前記ＷＬＣＳＰに実装される際に、前記個片ＣＳＰの所定位置からの変動が、前記ダミーポスト電極で制限されることを特徴とする。

また、本発明の半導体装置は、ウェハ上に形成された前記ＷＬＣＳＰへの前記個片ＣＳＰの実装は、リフローで行われることを第２の特徴とする。

また、本発明の半導体装置は、前記個片ＣＳＰが所定位置から変動する際に、前記ダミーポスト電極に当接することで、前記個片ＣＳＰの所定位置からの変動量が制限されることを第３の特徴とする。

また、本発明の半導体装置は、前記ダミーポスト電極は、前記ＷＬＣＳＰ内に形成された素子および前記個片ＣＳＰとは電気的に非接続状態に形成されることを第４の特徴とする。

また、本発明の半導体装置は、ウェハ上に形成されたＷＬＣＳＰの基板上に再配線層を形成する第１の工程と、該再配線層に接続して接続パッドを形成する第２の工程と、前記基板上にポスト電極を形成し、前記基板上の前記ポスト電極間に、ダミーポスト電極を形成する第３の工程と、前記ポスト電極の表面に突起状電極を形成する第４の工程と、前記ウェハ上に形成されたＷＬＣＳＰにフェイスダウンにより個片ＣＳＰを実装する第５の工程とを備え、前記第３の工程において、前記ポスト電極と、該ポスト電極間に形成される前記ダミーポスト電極とは、前記基板の端縁に沿って配置され、前記ダミーポスト電極は、前記第５の工程の際に、前記個片ＣＳＰの所定位置からの変動が前記ダミーポスト電極で制限される位置に配置されて形成されることを第５の特徴とする。

また、本発明の半導体装置は、前記第５の工程は、リフローにより、前記個片ＣＳＰに形成された外部端子としての突起状電極を、前記接続パッドに接続する工程を含むことを第６の特徴とする。

本発明によれば、ＷＬＣＳＰに個片ＣＳＰが実装された半導体装置において、ＷＬＣＳＰのポスト電極間にダミーポスト電極を設け、ウェハ状態のＷＬＣＳＰに個片ＣＳＰをリフローで実装する際に、個片ＣＳＰの位置が回転や移動により変動しても、ダミーポスト電極に個片ＣＳＰが当接することで個片ＣＳＰの位置の変動量が制限され、確実にセルフアラインメントが行われるようにするための半導体装置とその製造方法を提供することが可能となる。

半導体装置の実装完了後の模式的平面図である。 ウェハ状態のＷＬＣＳＰの外観を示す模式的平面図である。 半導体装置の実装完了後の模式的断面図である。 本半導体装置の実装工程の一部を説明するための模式図である。 ＷＬＣＳＰのダミーポスト電極の変形例を説明するための模式的側面図である。 本発明の課題を説明するための模式的平面図である。

以下、好適な実施の形態を用いて本発明をさらに具体的に説明する。但し、下記の実施の形態は本発明を具現化した例に過ぎず、本発明はこれに限定されるものではない。

図１〜図５を参照しながら、本発明の半導体装置およびその製造方法について説明する。まず、図１，図３，図４に示すように、半導体装置１は、ウェハレベルＣＳＰ２（以下、「ＷＬＣＳＰ２」という。）と、ＷＬＣＳＰ２の基板３上に形成された複数のポスト電極１０と、ＷＬＣＳＰ２の基板３上であって複数のポスト電極１０の間に形成されたダミーポスト電極１２と、基板３上に形成された第１および第２の再配線層７，１１と、基板３上であって第２の再配線層１１に接続された接続パッド９と、ＷＬＣＳＰ２にフェイスダウンで実装された個片ＣＳＰ３０と、突起状の電極であるバンプ１３とを備えている。図１，図３，図４において、ＷＬＣＳＰ２は、ウェハ状態のＷＬＣＳＰの一つを示したものであり、実際には、図１に示すＷＬＣＳＰ２と同一構成のＷＬＣＳＰが半導体ウェハ２００上に複数形成されている。ＷＬＣＳＰ２は正方形をなしており、ＷＬＳＰ２の４つの端縁に沿ったダイシングラインでダイシングされ、個片化される。

図２に、ウェハ状態のＷＬＣＳＰ２を示す。ウェハ状態では、半導体ウェハ２００の全面の有効領域内に、複数のＷＬＣＳＰ２が配列されている。図２の半導体ウェハ２００は、ＷＬＣＳＰ２に個片ＣＳＰ３０が実装される前の状態を示す。この複数のＷＬＣＳＰ２が集合したウェハ状態で、個片ＣＳＰ３０の実装工程が完了され、その後ダイシングによって切り出された個々のＷＬＣＳＰ２のサイズがパッケージサイズと等しくなる。

本実施例では、図１に示すように、正方形の基板３上に、基板３の端縁に沿って、等間隔で８個の柱状のポスト電極１０が配設され、それらの複数のポスト電極１０の間に８個の柱状のダミーポスト電極１２が配設されている。隣接するポスト電極１０とダミーポスト電極１２の間隔は、全て同一である。つまり、基板３上に、基板３の端縁に沿って８個のポスト電極１０と８個のダミーポスト電極１２とが等間隔で交互に配置されている。

ポスト電極１０の底面は、第２の再配線層１１を介して接続パッド９に接続されている。ダミーポスト電極１２は、個片ＣＳＰ３０の回転や移動の変動量を制限するために設けられるので、ＷＬＣＳＰ２内の回路素子や個片ＣＳＰ３０内の回路素子と電気的に接続される必要はない。なお、ダミーポスト電極１２の表面および底面に、バンプおよび配線領域が設けられても、そのバンプおよび配線領域が、ＷＬＣＳＰ２内の回路素子や個片ＣＳＰ３０内の回路素子と電気的に非接続に構成されればよい。また、本実施例では、ダミーポスト電極１２自体は、ポスト電極１０と同様のＣｕ（銅）またはＣｕ合金等のＣｕ系導電性材料で、ポスト電極１０と同じ工程で形成されるが、ダミーポスト電極１２を非導電材料にして、ポスト電極１０とは別の工程で形成されてもよい。

ポスト電極１０およびダミーポスト電極１２で囲まれた領域内には、接続パッド９が形成される。図１では、１６個の接続パッド９が等間隔で格子状に配置されている。個片ＣＳＰ３０をＷＬＣＳＰ２にリフローで実装するとき、つまり、個片ＣＳＰ３０のバンプ３８を接続パッド９にリフローで接続するとき、図示するように、個片ＣＳＰ３０が略水平面内で回転あるいは移動しても、ダミーポスト電極１２の側壁に当接することで、個片ＣＳＰ３０の回転あるいは移動の変動量が所定範囲内に制限される。これにより、個片ＣＳＰ３０に設けられたバンプ３８と接続パッド９との位置ズレによる離間距離が所定範囲内に制限され、セルフアラインメント効果により、バンプ３８と接続パッド９とが確実に接続されて、リフロー時の個片ＣＳＰ３０の回転あるいは移動による実装不良が防止される。比較例として、図６を参照されたい。図６では、前述したように、リフロー時の個片ＣＳＰ３０の回転あるいは移動の変動量が所定範囲を超えてしまったため、セルフアラインメントが効かずに、ＷＬＣＳＰ１０２の接続パッド１０９と個片ＣＳＰ３０のバンプ３８とが非接続になり実装不良となっている。

図３は、半導体装置の実装完了後の模式的断面図である。ＷＬＣＳＰ２の基板３のシリコン基板３ａには、周知の製造方法によって、集積回路が形成され（不図示）、この集積回路上に複数の絶縁層と複数の配線層が積層されて形成され（不図示）、シリコン基板３ａの最上層には、パッシベーション層４と、パッシベーション層４を開口して形成されたデバイスパッド５が形成されている。デバイスパッド５は、集積回路の外部端子として設けられている。ここで、シリコン基板３ａとパッシベーション層４とデバイスパッド５からなる構成を基板３と称する。この「基板」は「ベースチップ」ともいう。このパッシベーション層４およびデバイスパッド５の上層には、第１の絶縁層６が形成され、その上層に第１の再配線層７が形成されている。第１の再配線層７は、デバイスパッド５上の第１の絶縁層６を開口して形成された開口部６ａを介してデバイスパッド５と接続されている。さらに、第１の再配線層７の上層には第２の絶縁層８が形成されている。第２の絶縁層８の上層には、接続パッド９とポスト電極１０と第２の再配線層１１が形成されており、ポスト電極１０と接続パッド９とは、第２の再配線層１１で接続され、第２の再配線層１１は、第２の絶縁層８に形成された開口部８ａを介して第１の再配線層７と接続されている。接続パッド９の上層には、バンプ金属の拡散を防止するためのバリアメタルとしてのニッケルめっき層１４が形成され、ニッケルめっき層１４の表面には金めっき層１５が形成されている。

ポスト電極１０の形成後に、個片ＣＳＰ３０が実装されたＷＬＣＳＰ２は、絶縁性樹脂の液状封止材１６により封止される。その後、ポスト電極１０の表面に突起状電極のバンプ１３が形成され、全ての実装工程が完了すると、個片ＣＳＰ３０が実装されたＷＬＣＳＰ２を備えた半導体装置１は、ダイシングにより個片化される。個片化された半導体装置１は、例えばＰＣＢ回路基板（不図示）等の実装基板にフェイスダウンで実装される。

ここで、個片ＣＳＰ３０の構成について、図３、図４を参照しながら説明する。図３において、点線枠内が個片ＣＳＰであることを示す。
図３、図４に示した個片ＣＳＰ３０の構造や製造方法は、周知である。個片ＣＳＰ３０の基板３１内には、シリコン基板３１ａ内に集積回路が形成され（不図示）、この集積回路上に複数の絶縁層と複数の配線層が積層されて形成され（不図示）、最上層には、パッシベーション層３２と、パッシベーション層３２を開口して形成されたデバイスパッド３３が形成されている。デバイスパッド３３は、集積回路の外部端子として設けられている。

ここで、シリコン基板３１ａとパッシベーション層３２とデバイスパッド３３とからなる構成を基板３１と称する。この「基板」は「ベースチップ」ともいう。基板３１の上層には、絶縁層３４，３６、および、再配線層３５が積層されて形成されている。再配線層３５は、デバイスパッド３３上の絶縁層３４を開口して形成された開口部３４ａを介してデバイスパッド３３と接続されている。さらに、再配線層３５の上層には絶縁層３６が形成されている。絶縁層３６の上層にはバリアメタルとしてのニッケルめっき層３７が形成され、ニッケルめっき層３７は、絶縁層３６を開口して形成された開口部３６ａを介して再配線層３５と接続されている。ニッケルめっき層３７の上層には突起状電極のバンプ３８が形成されている。バンプ３８は、ニッケルめっき層３７を介して再配線層３５と接続されている。なお、個片ＣＳＰ３０は、封止は行われていない。

個片ＣＳＰ３０は、ＷＬＣＳＰ２にフェイスダウンでマウントされ、リフローにより実装される。つまり、ＷＬＣＳＰ２の接続パッド９には、ニッケルめっき層１４およｂ金めっき層１５を介して、個片ＣＳＰ３０のバンプ３８が接続される。

半導体装置１の外部端子としてのバンプ１３は、ポスト電極１０の表面に形成されている。なお、ポスト電極１０の表面とバンプ１３との間にニッケルめっき層を設けてもよい。このバンプ１３は、半導体装置１を、個片ＣＳＰが実装されたウェハ状態のＷＬＣＳＰ２から切り出して個片化されたＷＬＣＳＰとして、別の実装基板（不図示）に実装する際に、実装基板の接続端子にリフロー等で接続されるためのＷＬＣＳＰ２の外部端子であり、突起状の電極である。

ＷＬＣＳＰ２への個片ＣＳＰ３０の実装には、リフローが用いられる。リフローは、従来のフリップチップボンダによる個別実装より低コストである。図３では、個片ＣＳＰ３０の回転あるいは移動の変動量が許容範囲内に制限されたので、セルフアラインメントの作用により、正常に実装された様子を示す。また、ダミーポスト電極１２は不図示である。
ここで、ダミーポスト電極１２は、予めシミュレーションや実験等により、個片ＣＳＰ３０がリフローで実装されたときに回転あるいは移動による所定位置からの変動が発生したときに、個片ＣＳＰ３０がダミーポスト電極１２の側壁に当接することで、これらの変動量が所定範囲に制限され、確実にセルフアラインメントが作用して、バンプ３８と接続パッド９が正常に接続されるような位置を算出して、配置されている。したがって、隣接するポスト電極１０との間隔は、必ずしも等間隔にならない場合もある。

個片ＣＳＰ３０のＷＬＣＳＰ２への実装が完了すると、ＷＬＣＳＰ２と個片ＣＳＰ３０は、絶縁性樹脂の液状封止材１６により封止される。その後、液状封止材１６を加工して、ポスト電極１０の表面を露出し、バンプ１３を搭載して、バンプ１３とポスト電極１０が接合される。バンプ１３のポスト電極１０への搭載・接続工程が終了すると、個片ＣＳＰ３０が実装されたＷＬＣＳＰ２がダイシングされ、半導体装置１の製造が完了する。なお、ＷＬＣＳＰ２には、複数・異種の個片ＣＳＰが実装されてもよい。また、個片ＣＳＰ３０内に形成される回路については、特に限定されず、受動素子、能動素子、あるいは、それらの混成素子（集積回路）であってもよい。従来、実装基板に複数のパッケージまたはベアチップを搭載した半導体装置は、ＭＣＰ(Multi Chip Package)、あるいは、ＳＩＰ(System In Package)と称される。本発明は、ＷＬＣＳＰを用いているので、ＭＣ(Multi Chip)-ＷＬＣＳＰと称してもよい。

図４は、本発明の半導体装置１の実装工程の一部を示す図であり、ＷＬＣＳＰ２に個片ＣＳＰ３０を実装する前の工程を示す。マウンタ（不図示）を用いて、ＷＬＣＳＰ２上に個片ＣＳＰ３０をフェイスダウンで搭載し、その後リフローにより実装を行う。マウント、リフローを行う装置は周知のものでよい。マウント時は、バンプ３８と対応する接続パッド９との位置合わせが行なわれるが、前述したように、リフロー時に、個片ＣＳＰ３０の回転または移動によりバンプ３８と対応する接続パッド９との位置ズレが発生する場合がある。図３は、前述したように、回転または移動した個片ＣＳＰ３０がダミーポスト１２の側壁に当接することで、回転または移動の変動量が所定範囲内に制限され、セルフアラインメントの効果により、位置ズレが自動的に修復されてバンプ３８と接続パッド９が正常に接続された状態を示している。なお、リフロー時には、液状封止材１６での封止は行われていない。したがって、個片ＣＳＰ３０には、モールドレスの個片ＣＳＰが用いられる。

図５に、ダミーポスト電極の変形例を示す。図５（ａ）は、上述した実施例のダミーポスト電極１２と同じであり、ダミーポスト電極１２ａは、ポスト電極１０と同一の形状・大きさで、ポスト電極１０と同一工程で同時に形成されている。図５（ｂ）は、ダミーポスト電極１２ｂを、ポスト電極１０の高さよりも低くして形成した変形例である。図５（ｃ）は、ダミーポスト電極１２ｃを平面視楕円形状、あるいは、ポスト電極１０よりも拡径で形成した変形例である。図５（ｄ）は、ダミーポスト電極１２ｃの平面視を示す図であり、ダミーポスト電極１２ｃは楕円形状である。また、図５（ｅ）は、ダミーポスト電極１２ｄの平面視を示す図であり、ダミーポスト電極１２ｄは、ポスト電極１０よりも拡径された円形状である。

ここで、半導体装置１の製造工程について概略説明する。半導体装置１は、概ね、以下の（１）〜（１２）の工程フローにしたがって製造される。
（１）ウェハ状態のＷＬＣＳＰ２において、シリコン基板３ａを形成する。シリコン基板３ａ内には、集積回路、この集積回路上に積層された層間絶縁層および配線層が形成される。
（２）シリコン基板３ａの上層にパッシベーション層４を形成し、パッシベーション層４の所定位置を開口して、デバイスパッド５を形成する。ここまでの工程で、基板３が形成される。
（３）基板３の上層に、第１の絶縁層６を形成し、第１の絶縁層６のデバイスパッド５に対応する位置を開口して開口部６ａを形成する。
（４）第１の絶縁層６の上層に第１の再配線層７を形成する。このとき、第１の再配線層７は、前記開口部６ａを介してデバイスパッド５と接続される。
（５）第１の再配線層７の上層に第２の絶縁層８を形成し、第２の絶縁層８の所定の位置を開口して開口部８ａを形成する。
（６）第２の絶縁層８の上層に、接続パッド９、ポスト電極１０、ダミーポスト電極１２、第２の再配線層１１を同一導電性材料で形成する。接続パッド９とポスト電極１０は第２の配線層１１によって接続される。また、第２の配線層１１は、開口部８ａを介して第１の再配線層７に接続される。
（７）接続パッド９の上層にニッケルめっき層１４が形成され，ニッケルめっき層１４の上層には金めっき層１５が形成される。
（８）ウェハ状態のＷＬＣＳＰ２に個片ＣＳＰ３０を実装する。具体的には、ＷＬＣＳＰ２の接続パッド９の位置に、個片ＣＳＰ３０のバンプ３８の位置が対応するように、個片ＣＳＰ３０をフェイスダウンでＷＬＣＳＰ２にマウントした後、リフローにより、ＷＬＣＳＰ２の接続パッド９に個片ＣＳＰ３０のバンプ３８を接続する。リフロー時に、個片ＣＳＰ３０が回転または移動により所定位置から変動した場合、変動した個片ＣＳＰ３０がＷＬＣＳＰ２のダミーポスト電極１２の側壁に当接することで、個片ＣＳＰ３０の変動量が所定範囲内に制限されるので、セルフアラインメント効果により、バンプ３８が確実に接続パッド９に接続される。
（９）個片ＣＳＰ３０が実装されたＷＬＣＳＰ２をウェハ状態のまま、液状封止材１６により封止する。
（１０）液状封止材１６を加工して各ＷＬＣＳＰ２のポスト電極１０の表面を露出させる。
（１１）バンプ１３をポスト電極１０に搭載して接続する。バンプ１３の搭載方法は、吸引によりハンダボールを持ち上げてパッド位置に置く方法や、マスクにハンダボールが落ちる穴を開け、振り込みにより搭載する方法等、周知の半田ボール搭載方法が用いられる。
（１２）ダイシングラインに沿ってダイシングし、個片ＣＳＰ３０が実装されたウェハ状態のＷＬＣＳＰ２を分割して、個片化された半導体装置１を得る。
以上で、半導体装置１の製造が完了する。

なお、本実施の形態において、第１の絶縁層６、第２の絶縁層８、液状封止材１６は、ポリイミド系絶縁材料で形成され、ポスト電極１０、ダミーポスト電極１２，１２ａ，１２ｂ，１２ｃ，第１の再配線層７，第２の再配線層１１，接続パッド９は、Ｃｕ系導電性材料で形成され、デバイスパッド５は、アルミ系導電性材料で形成され、バンプ１０は、錫−銀系の合金半田からなる半田ボールで形成されているが、これらの材料・構造自体は周知であるし、必要に応じてその他の周知の材料または構造に適宜変更されてもよい。個片ＣＳＰ３０についても同様である。また、個片ＣＳＰ、ＷＬＣＳＰの形状は、正方形に限らず、長方形であってもよい。

以上、説明したように、本発明の半導体装置によれば、ウェハ状態のＷＬＣＳＰの複数のポスト電極間にそれぞれダミーポスト電極を設け、ＷＬＣＳＰに個片ＣＳＰを実装する際に、個片ＣＳＰが回転または移動により変動しても、ダミーポスト電極に個片ＣＳＰが当接することで個片ＣＳＰの回転または移動の変動量が所定範囲内に制限され、確実にセルフアラインメントが行われるようにするための半導体装置とその製造方法を提供することが可能となる。これにより、半導体装置１の工期・品質・歩留まりが向上することが期待でき、その結果、製品コストが低減される。

また、本発明は、技術的には、１ウェハ当たりのチップ取得数が少ないＷＬＣＳＰへの個片ＣＳＰの実装にも適用できるが、ウェハ状態で一括リフローを行うので、例えば、１ウェハ当たりのチップ取得数が少ない場合であって、かつ、歩留まりが低いような場合には、無駄な実装、つまり、不良ＷＬＣＳＰに個片ＣＳＰを実装する割合が多くなり、大幅な経費削減にならないことが、一般論としては懸念されるが、近年、様々な歩留まり向上対策が施されているので、現実的には問題ない。また、段落「００１２」で記載したようなチップサイズが小さく１ウェハ当たりのチップ取得数が多い場合には、通常歩留まりが非常に高いので、無駄な実装が極めて少なくなり、大幅な経費削減が期待できる。なお、チップサイズが小さい程、１ウェハ当たりの歩留まりが指数的に高くなることは、当業者に周知のことである。

１，１００ 半導体装置
２，１０２ ＷＬＣＳＰ
３，３１，１０３ 基板
３ａ，３１ａ シリコン基板
４，３２ パッシベーション層
５，３３ デバイスパッド
６ 第１の絶縁層
６ａ，８ａ 開口部
７ 第１の配線層
８ 第２の絶縁層
９，１０９ 接続パッド
１０ ポスト電極
１１ 第２の再配線層
１２ ダミーポスト電極
１３，３８ バンプ
１４，３７ ニッケルめっき層
１５ 金めっき層
１６ 液状封止材
３０ 個片ＣＳＰ
３４，３６ 絶縁層
３５ 再配線層
２００ 半導体ウェハ

Claims (6)

1. 基板と、該基板上に形成された再配線層と、該再配線層に接続されて前記基板上に形成された接続パッドと、前記基板上に形成されたポスト電極と、該ポスト電極間の前記基板上に形成されたダミーポスト電極と、前記ポスト電極の表面に形成された突起状電極とを備えたＷＬＣＳＰと、
   フェイスダウンにより、前記ＷＬＣＳＰに実装された個片ＣＳＰと
   を備え、
   前記ポスト電極と、該ポスト電極間に形成される前記ダミーポスト電極とは、前記基板の端縁に沿って配置され、
   前記個片ＣＳＰが前記ＷＬＣＳＰに実装される際に、前記個片ＣＳＰの所定位置からの変動が、前記ダミーポスト電極で制限される
   ことを特徴とする半導体装置。
2. ウェハ上に形成された前記ＷＬＣＳＰへの前記個片ＣＳＰの実装は、リフローで行われる
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記個片ＣＳＰが所定位置から変動する際に、前記ダミーポスト電極に当接することで、前記個片ＣＳＰの所定位置からの変動量が制限される
   ことを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記ダミーポスト電極は、前記ＷＬＣＳＰ内に形成された素子および前記個片ＣＳＰとは電気的に非接続状態に形成される
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
5. ウェハ上に形成されたＷＬＣＳＰの基板上に再配線層を形成する第１の工程と、
   該再配線層に接続して接続パッドを形成する第２の工程と、
   前記基板上にポスト電極を形成し、前記基板上の前記ポスト電極間に、ダミーポスト電極を形成する第３の工程と、
   前記ポスト電極の表面に突起状電極を形成する第４の工程と、
   前記ウェハ上に形成されたＷＬＣＳＰにフェイスダウンにより個片ＣＳＰを実装する第５の工程とを備え、
   前記第３の工程において、前記ポスト電極と、該ポスト電極間に形成される前記ダミーポスト電極とは、前記基板の端縁に沿って配置され、前記ダミーポスト電極は、前記第５の工程の際に、前記個片ＣＳＰの所定位置からの変動が前記ダミーポスト電極で制限される位置に配置されて形成される
   ことを特徴とする半導体装置の製造方法。
6. 前記第５の工程は、リフローにより、前記個片ＣＳＰに形成された外部端子としての突起状電極を、前記接続パッドに接続する工程を含む
   ことを特徴とする請求項５に記載の半導体装置の製造方法。

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