JP2014220460A - 半導体装置 - Google Patents

Abstract

【課題】チップ面積を増加させることなく、ＰＴ試験の実施回数の制限を緩和することができる半導体装置を提供する。【解決手段】制御パッドと、第１グループから第Ｎグループの入力パッド及び出力パッドと、制御用パッドに入力される信号をデコードして制御信号を出力する制御回路と、制御信号に応じて、第１グループから第Ｎグループの入力パッドの内の第ｉグループの入力パッドに入力される入力信号を内部回路に入力する入力選択回路と、制御信号に応じて、内部回路の出力信号を第ｉグループの出力パッドに出力する出力選択回路とを有し、半導体装置が有するパッドを複数のグループに分けて、各グループでウェハ試験を行うことで、半導体装置におけるパッドの針当て回数の制限によるウェハ試験の実施回数の制限を緩和する。【選択図】図２

Description

本発明は、半導体装置に関する。

製造した半導体装置の良否を判断するための試験には、ウェハ状態で行うウェハ試験（Primary Test：ＰＴ試験）や、組み立て後（パッケージングした後）のパッケージした状態で行うパッケージ試験（Final Test：ＦＴ試験）がある。ウェハ試験やパッケージ試験は、テスタ等により対象の回路にテストパターン等を入力し、入力されたテストパターン等に基づいて動作した回路の出力結果が正しいか否かによって判断される。

また、半導体装置の試験手法として、チップのすべてのＩＯ又は対応するパッドを使わずに一部を用いて行うＲＰＣＴ（Reduced Pin Count Test）や、すべてのＩＯ又は対応するパッドを用いて行うＦＰＣＴ（Full Pin Count Test）が知られている。例えば、ＲＰＣＴはウェハ状態で行われ、ＦＰＣＴはウェハ状態及びパッケージ状態で行われる。

ウェハ試験は、プローブカードのプローブ針を半導体装置（チップ）のパッドに接触させて（針当てして）、テストパターン等の入力及び結果の出力を行い実施している。そのため、パッドにプローブ針を当てる度にパッドが損傷し、組み立て時（パッケージング時）におけるワイヤボンディング不良の原因となる。パッドの損傷によるワイヤボンディング不良を防ぐために、通常、パッドに対するプローブ針の針当て回数が制限されている。

１つの入力について複数個のパッドが設けられ、複数個のパッドの内の少なくとも１個は、試験に際して使用し、ワイヤボンディングには使用しないようにすることで、ワイヤボンディングの歩留まり低下を抑制する技術が提案されている（例えば、特許文献１参照）。また、試験に際してプローブ針を複数回当てるパッドは分割して複数個のパッドとし、その他のパッドはそれぞれ１個のパッドとして、試験によるパッドの損傷を抑制しチップ面積の増大を抑制する技術が提案されている（例えば、特許文献２参照）。

特開平４−７８５３号公報 特開２００７−１８８９３１号公報 特開２０００−３５３７８３号公報

前述のように、半導体装置（チップ）のパッドに対する針当て回数が制限されているために、ウェハ試験を実施できる回数も制限される。そのため、一般的な試験条件でウェハ試験を行い不良と判断されたが、ユーザ等の使用条件に応じて緩和して試験条件を変えて再びウェハ試験を行えば良品と判断されるような場合でも、パッドの針当て回数の制限によりウェハ試験が行えないことがある。

ウェハ試験の実施可能回数を増加させる方法として、パッドを大きくしてプローブ針を当てる領域とボンディングを行う領域とを分ける方法や、１つのＩＯセル（入出力セル）に対して針当て用とボンディング用の複数のパッドを設ける方法が考えられる。しかし、何れも半導体装置（チップ）におけるパッドの面積が増えてチップ面積が増加し、チップのコストが増大してしまう。

本発明の目的は、チップ面積を増加させることなく、ウェハ試験の実施回数の制限を緩和することができる半導体装置を提供することにある。

半導体装置の一態様は、制御パッドと、第１グループから第Ｎグループ（Ｎは２以上の自然数）の入力パッド及び出力パッドと、制御パッドに入力される信号をデコードし、デコード結果に応じた制御信号を出力する制御回路と、制御信号に応じて、第１グループから第Ｎグループの入力パッドの内の第ｉグループ（ｉは１〜Ｎ）の入力パッドに入力される入力信号を内部回路に入力する入力選択回路と、制御信号に応じて、内部回路の出力信号を第ｉグループの出力パッドに出力する出力選択回路とを有する。

開示の半導体装置は、半導体装置が有するパッドを複数のグループに分けて、各グループでウェハ試験を行うことで、半導体装置におけるパッドの針当て回数の制限によるウェハ試験の実施回数の制限を緩和することができ、チップ面積を増加させることなく、ウェハ試験の実施回数の制限を緩和することができる。

本発明の実施形態における半導体装置を説明するための図である。 第１の実施形態における半導体装置の構成例を示す図である。 第１の実施形態における制御回路の動作例を示す図である。 第１の実施形態における半導体装置でのウェハ試験の例を示す図である。 第１の実施形態における半導体装置でのウェハ試験の例を示す図である。 第１の実施形態における半導体装置でのパッケージ試験の例を示す図である。 第２の実施形態における半導体装置の構成例を示す図である。 第２の実施形態における半導体装置でのスキャンテストの例を示すタイミングチャートである。 第２の実施形態における半導体装置の他の構成例を示す図である。 第２の実施形態における半導体装置でのパッケージ試験の例を示す図である。 第３の実施形態における半導体装置の構成例を示す図である。 第３の実施形態における制御回路の動作例を示す図である。 第３の実施形態における半導体装置の他の構成例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
本発明の実施形態における半導体装置は、チップにおいてウェハ試験（Primary Test：ＰＴ試験）に使用するパッドを複数のグループにグループ化し、それら複数のグループの各々で、半導体装置におけるウェハ試験を行えるようにする。複数のグループのうちの何れのグループのパッドを用いてウェハ試験を行うかは、制御用に割り当てたパッドへの信号供給により制御する。

ウェハ試験に使用するパッドを２つのグループに分けた例を、図１を参照して説明する。本実施形態における半導体装置は、図１（Ａ）に示すように、チップ１０１上にパッドＰＡ１〜ＰＡ６、ＩＯセル（入出力セル）ＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ６、及びプルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ６を有する。

パッドＰＡ１〜ＰＡ６は、ウェハ試験で使用されるパッドである。パッドＰＡ１、ＰＡ２は、ウェハ試験における制御用パッドであり、パッドＰＡ３は、ウェハ試験におけるテスト専用パッドである。これらのパッドＰＡ１〜ＰＡ３は、ウェハ試験専用であってボンディングされないパッドであり、パッケージになったときには使用されない。パッドＰＡ４、ＰＡ５、ＰＡ６は、ウェハ試験におけるテスト用パッドであり、システム動作時のユーザ用パッドとしても使用される。なお、図１においては３つのテスト用パッドＰＡ４、ＰＡ５、ＰＡ６を図示したが、本実施形態における半導体装置は、システム動作時にユーザ用パッドとして使用されるテスト用パッドを多数有している。

ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ６は、チップ１０１内の内部回路（図示せず）に対して信号を入力、出力、又は入出力するための回路である。ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ６とパッドＰＡ１、ＰＡ２、ＰＡ４〜ＰＡ６とがそれぞれ接続されている。また、ＩＯセルＣＡ４とパッドＰＡ３とが接続されている。ここで、ウェハ試験に使用するパッドが接続されるＩＯセルの各々は、プルダウン抵抗又はプルアップ抵抗を有しており、接続されているパッドに信号が印加されていない場合には、ローレベル又はハイレベルの論理信号がチップ１０１内部に入力される。図１には、プルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ６を有する場合を一例として示している。

図１においては、パッドＰＡ１、ＰＡ３、ＰＡ５が第１のグループのパッドとし、パッドＰＡ２、ＰＡ４、ＰＡ６が第２のグループのパッドとする。第１のグループのパッドを使用してウェハ試験を行う場合には、図１（Ｂ）に示すようにプローブカード１０２Ａのプローブ針ＰＲ１１、ＰＲ１２、ＰＲ１３が、パッドＰＡ１、ＰＡ３、ＰＡ５にそれぞれ当てられ、テスタ等からの信号が印加される。こうすることで、プローブ針ＰＲ１１により印加される信号がパッドＰＡ１及びＩＯセルＣＡ１を介してチップ１０１内部に入力され、プローブ針ＰＲ１２により印加される信号がパッドＰＡ３及びＩＯセルＣＡ４を介してチップ１０１内部に入力される。また、プローブ針ＰＲ１３により印加される信号がパッドＰＡ５及びＩＯセルＣＡ５を介してチップ１０１内部に入力される。ＩＯセルＣＡ２、ＣＡ６は、接続されているパッドＰＡ２、ＰＡ６に信号が印加されないので、プルダウン抵抗ＰＤＡ２、ＰＤＡ６によりローレベルの信号がチップ１０１内部に入力される。

また、第２のグループのパッドを使用してウェハ試験を行う場合には、図１（Ｃ）に示すようにプローブカード１０２Ｂのプローブ針ＰＲ２１、ＰＲ２２、ＰＲ２３が、パッドＰＡ２、ＰＡ４、ＰＡ６にそれぞれ当てられ、テスタ等からの信号が印加される。こうすることで、プローブ針ＰＲ２１により印加される信号がパッドＰＡ２及びＩＯセルＣＡ２を介してチップ１０１内部に入力され、プローブ針ＰＲ２２により印加される信号がパッドＰＡ４及びＩＯセルＣＡ４を介してチップ１０１内部に入力される。また、プローブ針ＰＲ２３により印加される信号がパッドＰＡ６及びＩＯセルＣＡ６を介してチップ１０１内部に入力される。ＩＯセルＣＡ１、ＣＡ５は、接続されているパッドＰＡ１、ＰＡ５に信号が印加されないので、プルダウン抵抗ＰＤＡ１、ＰＤＡ５によりローレベルの信号がチップ１０１内部に入力される。

図１（Ｄ）には、パッケージングした本実施形態における半導体装置を示している。チップ１０１のパッドＰＡ４、ＰＡ５、ＰＡ６が、ワイヤボンディングによってパッケージ１０３の外部端子ＴＡ１、ＴＡ２、ＴＡ３にそれぞれ接続される。これにより、外部端子ＴＡ１より印加される信号がパッドＰＡ４及びＩＯセルＣＡ４を介してチップ１０１内部に入力され、外部端子ＴＡ２より印加される信号がパッドＰＡ５及びＩＯセルＣＡ５を介してチップ１０１内部に入力される。また、外部端子ＴＡ３より印加される信号がパッドＰＡ６及びＩＯセルＣＡ６を介してチップ１０１内部に入力される。ＩＯセルＣＡ１、ＣＡ２は、接続されているパッドＰＡ１、ＰＡ２がボンディングされず信号が印加されないので、プルダウン抵抗ＰＤＡ１、ＰＤＡ２によりローレベルの信号がチップ１０１内部に入力される。

このように、ウェハ試験に使用するパッドを複数のグループに分けて、各グループでウェハ試験を行うことで、半導体装置におけるパッドの針当て回数の制限によるウェハ試験の実施回数の制限を緩和することができる。したがって、半導体装置当たりのウェハ試験の実施可能回数を増加させることが可能になる。なお、各グループのパッドの配置を、例えばパッドの配置間隔を規則化するなどして、グループ間で相対的に同じにすれば、異なるグループでのウェハ試験を同じプローブカードを用いて行うことが可能になり、試験コストを低減することができる。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図２は、第１の実施形態における半導体装置の構成例を示す図である。第１の実施形態における半導体装置は、チップ２０１にパッドＰＡ１〜ＰＡ８、ＰＢ１〜ＰＢ４、ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ８、ＣＢ１〜ＣＢ４、及びプルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ８を有する。また、第１の本実施形態における半導体装置は、制御回路２１０、入力選択回路２２０、出力選択回路２３０、マスク回路２４０、及びロジック回路等の内部回路２５０を有する。

パッドＰＡ１〜ＰＡ８、ＰＢ１〜ＰＢ４は、ウェハ試験で使用されるパッドである。パッドＰＡ１、ＰＡ２は、ウェハ試験の制御用パッドであり、パッドＰＡ３は、ウェハ試験のテスト専用パッドである。パッドＰＡ１〜ＰＡ３は、ウェハ試験専用であってボンディングされない（外部端子とは接続されない）パッドであり、パッケージになったときには使用されない。パッドＰＡ４〜ＰＡ８は、ウェハ試験におけるテスト用パッドであり、パッドＰＢ１〜ＰＢ４は、ウェハ試験における出力パッドである。パッドＰＡ４〜ＰＡ８、ＰＢ１〜ＰＢ４は、システム動作時のユーザ用パッドとしても使用される。

第１の実施形態では、チップ２０１においてウェハ試験に使用するパッドを２つのグループに分ける。ここでは、パッドＰＡ１、ＰＡ３、ＰＡ５、ＰＡ７、ＰＢ１、ＰＢ３が第１のグループのパッドとし、パッドＰＡ２、ＰＡ４、ＰＡ６、ＰＡ８、ＰＢ２、ＰＢ４が第２のグループのパッドとする。なお、図２に示したものに限らず、本実施形態における半導体装置は、システム動作時にユーザ用パッドとして使用されるテスト用パッドを多数有している。

ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ８は、制御回路２１０や内部回路２５０に対して信号を入力するための回路である。ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ８とパッドＰＡ１、ＰＡ２、ＰＡ４〜ＰＡ９とがそれぞれ接続されている。また、ＩＯセルＣＡ４とパッドＰＡ３とが接続されている。また、ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ８は、プルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ８をそれぞれ有する。ＩＯセルＣＢ１〜ＣＢ４は、内部回路２５０からの信号を出力するための回路である。ＩＯセルＣＢ１〜ＣＢ４とパッドＰＢ１〜ＰＢ４とがそれぞれ接続されている。

制御回路２１０は、制御用パッドＰＡ１、ＰＡ２に印加される信号をデコードし、デコード結果に応じて、制御信号ＰＴＧ、ＰＴＭを出力する。制御信号ＰＴＧは、ウェハ試験で使用するパッドのグループを選択する信号であり、制御信号ＰＴＭは、ウェハ試験の実施を示す、すなわちウェハ試験であるか否かを示す信号である。制御回路２１０は、論理和演算回路（ＯＲ回路）２１１及び論理積演算回路（ＡＮＤ回路）２１２を有する。ＯＲ回路２１１は、制御用パッドＰＡ１が接続されているＩＯセルＣＡ１の出力信号ＩＯ−１及び制御用パッドＰＡ２が接続されているＩＯセルＣＡ２の出力信号ＩＯ−２が入力され、演算結果を制御信号ＰＴＭとして出力する。また、ＡＮＤ回路２１２は、ＯＲ回路２１１の出力及びＩＯセルＣＡ２の出力信号ＩＯ−２が入力され、演算結果を制御信号ＰＴＧとして出力する。

本実施形態では、第１のグループのパッドを用いてウェハ試験を実施するときには制御用パッドＰＡ１にハイレベルの信号が印加され、第２のグループのパッドを用いてウェハ試験を実施するときには制御用パッドＰＡ２にハイレベルの信号が印加される。また、ウェハ試験の実施時以外、例えばパッケージ試験（Final Test：ＦＴ試験）を実施するときやシステム動作時には、制御用パッドＰＡ１、ＰＡ２ともに信号が印加されない。

したがって、制御回路２１０が出力する制御信号ＰＴＧは、図３に示すように、第１のグループのパッドを用いてウェハ試験を行う（ＰＴ１）ときに“０”となり、第２のグループのパッドを用いてウェハ試験を行う（ＰＴ２）ときに“１”となる。また、制御回路２１０が出力する制御信号ＰＴＭは、図３に示すように、ウェハ試験の実施時（ＰＴ１又はＰＴ２）に“１”となり、それ以外（パッケージ試験の実施時やシステム動作時）（ＦＴ／Ｓｙｓｔｅｍ）に“０”となる。

入力選択回路２２０は、制御信号ＰＴＧにより制御される複数のセレクタ２２１、２２２を有し、制御信号ＰＴＧに応じて内部回路２５０に入力する入力信号を選択する。入力選択回路２２０は、制御信号ＰＴＧが“０”であるとき、すなわち第１のグループのパッドを用いてウェハ試験を行うときには、第１のグループのパッドに印加される信号を内部回路２５０に入力する。また、入力選択回路２２０は、制御信号ＰＴＧが“１”であるとき、すなわち第２のグループのパッドを用いてウェハ試験を行うときには、第２のグループのパッドに印加される信号を内部回路２５０に入力する。

例えば、セレクタ２２１は、パッドＰＡ５が接続されているＩＯセルＣＡ５の出力信号、及びパッドＰＡ６が接続されているＩＯセルＣＡ６の出力信号が入力される。また、例えばセレクタ２２２は、パッドＰＡ７が接続されているＩＯセルＣＡ７の出力信号、及びパッドＰＡ８が接続されているＩＯセルＣＡ８の出力信号が入力される。制御信号ＰＴＧが“０”であるときには、セレクタ２２１はＩＯセルＣＡ５の出力信号を選択して内部回路２５０に入力し、セレクタ２２２はＩＯセルＣＡ７の出力信号を選択して内部回路２５０に入力する。また、制御信号ＰＴＧが“１”であるときには、セレクタ２２１はＩＯセルＣＡ６の出力信号を選択して内部回路２５０に入力し、セレクタ２２２はＩＯセルＣＡ８の出力信号を選択して内部回路２５０に入力する。このようにして、入力選択回路２２０は、使用するパッドのグループが異なっても同じ値の信号を内部回路２５０に入力することができる。

出力選択回路２３０は、制御信号ＰＴＭにより制御される複数のセレクタ２３１、２３２を有し、制御信号ＰＴＭに応じて出力する信号を選択する。出力選択回路２３０は、制御信号ＰＴＭが“０”であるとき、すなわちウェハ試験の実施時以外（例えばパッケージ試験の実施時やシステム動作時）には、内部回路２５０の出力信号ＳＧ１〜ＳＧ４をＩＯセルＣＢ１〜ＣＢ４を介してパッドＰＢ１〜ＰＢ４にそれぞれ出力する。また、出力選択回路２３０は、制御信号ＰＴＭが“１”であるとき、すなわちウェハ試験を実施しているときには、ウェハ試験の出力である内部回路２５０の出力信号ＳＧ２をＩＯセルＣＢ１、ＣＢ２を介してパッドＰＢ１、ＰＢ２に出力し、出力信号ＳＧ４をＩＯセルＣＢ３、ＣＢ４を介してパッドＰＢ３、ＰＢ４に出力する。

例えば、セレクタ２３１は、内部回路２５０の出力信号ＳＧ１、ＳＧ２が入力され、セレクタ２３２は、内部回路２５０の出力信号ＳＧ３、ＳＧ４が入力される。制御信号ＰＴＭが“０”であるときには、セレクタ２３１により出力信号ＳＧ１が選択されＩＯセルＣＢ１を介してパッドＰＢ１に出力され、セレクタ２３２により出力信号ＳＧ３が選択されＩＯセルＣＢ３を介してパッドＰＢ３に出力される。また、制御信号ＰＴＭが“１”であるときには、セレクタ２３１により出力信号ＳＧ２が選択されＩＯセルＣＢ１を介してパッドＰＢ１に出力され、セレクタ２３２により出力信号ＳＧ４が選択されＩＯセルＣＢ３を介してパッドＰＢ３に出力される。これにより、使用するパッドのグループが異なっても、同じテストパターンを入力した場合に対応するパッドで同じ出力信号を観測することができる。

マスク回路２４０は、必要に応じてウェハ試験を実施するときに内部回路２５０の入力端に入力する信号をマスクするための回路である。ウェハ試験を実施するときに内部回路２５０の所定の入力端に固定値“０”を与える場合には、例えばＡＮＤ回路２４１のように制御信号ＰＴＭが反転入力されるＡＮＤ回路の出力を接続する。一方、ウェハ試験を実施するときに内部回路２５０の所定の入力端に固定値“１”を与える場合には、例えばＯＲ回路２４２のように制御信号ＰＴＭが入力されるＯＲ回路の出力を接続する。なお、本実施形態における半導体装置において、第１のグループのパッドを用いたウェハ試験と第２のグループのパッドを用いたウェハ試験とで異なるテストパターンを用いる場合には、入力選択回路２２０、出力選択回路２３０、及びマスク回路２４０は省略しても良い。

図４は、第１の実施形態における半導体装置でのウェハ試験の例を示す図である。図４には、第１のグループのパッドを使用してウェハ試験を行う場合を示している。第１のグループのパッドを使用してウェハ試験を行う場合には、プローブカード４０１のプローブ針ＰＲ３１、ＰＲ３２、ＰＲ３３、ＰＲ３４、ＰＲ３５、ＰＲ３６が、パッドＰＡ１、ＰＡ３、ＰＡ５、ＰＡ７、ＰＢ１、ＰＢ３にそれぞれ当てられる。

プローブ針ＰＲ３１により印加されるテスタ等からのハイレベルの信号がパッドＰＡ１及びＩＯセルＣＡ１を介して、信号ＩＯ−１として制御回路２１０に入力される。また、ＩＯセルＣＡ２は、接続されているパッドＰＡ２に信号が印加されないので、プルダウン抵抗ＰＤＡ２によりローレベルの信号が信号ＩＯ−２として制御回路２１０に入力される。したがって、制御回路２１０が出力する制御信号ＰＴＧが“０”となり、制御信号ＰＴＭが“１”となる。

また、プローブ針ＰＲ３２により印加されるテスタ等からの信号がパッドＰＡ３及びＩＯセルＣＡ４を介して内部回路２５０に入力される。ここで、制御信号ＰＴＧは“０”であるので、入力選択回路２２０のセレクタ２２１はＩＯセルＣＡ５の出力信号を選択して出力し、セレクタ２２２はＩＯセルＣＡ７の出力信号を選択して出力する。したがって、プローブ針ＰＲ３３により印加されるテスタ等からの信号がパッドＰＡ５、ＩＯセルＣＡ５、及びセレクタ２２１を介して内部回路２５０に入力される。また、プローブ針ＰＲ３４により印加されるテスタ等からの信号がパッドＰＡ７、ＩＯセルＣＡ７、及びセレクタ２２２を介して内部回路２５０に入力される。

また、制御信号ＰＴＭは“１”であるので、出力選択回路２３０のセレクタ２３１は内部回路２５０の出力信号ＳＧ２を選択して出力し、セレクタ２３２は内部回路２５０の出力信号ＳＧ４を選択して出力する。したがって、ウェハ試験の出力である内部回路２５０の出力信号ＳＧ２が、セレクタ２３１、ＩＯセルＣＢ１、及びパッドＰＢ１を介してプローブ針ＰＲ３５により読み出される。また、ウェハ試験の出力である内部回路２５０の出力信号ＳＧ４が、セレクタ２３２、ＩＯセルＣＢ３、及びパッドＰＢ３を介してプローブ針ＰＲ３６により読み出される。

図５は、第１の実施形態における半導体装置でのウェハ試験の例を示す図である。図５には、第２のグループのパッドを使用してウェハ試験を行う場合を示している。第２のグループのパッドを使用してウェハ試験を行う場合には、プローブカード５０１のプローブ針ＰＲ４１、ＰＲ４２、ＰＲ４３、ＰＲ４４、ＰＲ４５、ＰＲ４６が、パッドＰＡ２、ＰＡ４、ＰＡ６、ＰＡ８、ＰＢ２、ＰＢ４にそれぞれ当てられる。

ＩＯセルＣＡ１は、接続されているパッドＰＡ１に信号が印加されないので、プルダウン抵抗ＰＤＡ１によりローレベルの信号が信号ＩＯ−１として制御回路２１０に入力される。また、プローブ針ＰＲ４１により印加されるテスタ等からのハイレベルの信号がパッドＰＡ２及びＩＯセルＣＡ２を介して、信号ＩＯ−２として制御回路２１０に入力される。したがって、制御回路２１０が出力する制御信号ＰＴＧが“１”となり、制御信号ＰＴＭが“１”となる。

また、プローブ針ＰＲ４２により印加されるテスタ等からの信号がパッドＰＡ４及びＩＯセルＣＡ４を介して内部回路２５０に入力される。ここで、制御信号ＰＴＧは“１”であるので、入力選択回路２２０のセレクタ２２１はＩＯセルＣＡ６の出力信号を選択して出力し、セレクタ２２２はＩＯセルＣＡ８の出力信号を選択して出力する。したがって、プローブ針ＰＲ４３により印加されるテスタ等からの信号がパッドＰＡ６、ＩＯセルＣＡ６、及びセレクタ２２１を介して内部回路２５０に入力される。また、プローブ針ＰＲ４４により印加されるテスタ等からの信号がパッドＰＡ８、ＩＯセルＣＡ８、及びセレクタ２２２を介して内部回路２５０に入力される。

また、ウェハ試験の出力である内部回路２５０の出力信号ＳＧ２が、ＩＯセルＣＢ２及びパッドＰＢ２を介してプローブ針ＰＲ４５により読み出される。また、ウェハ試験の出力である内部回路２５０の出力信号ＳＧ４が、ＩＯセルＣＢ４及びパッドＰＢ４を介してプローブ針ＰＲ４６により読み出される。

図６は、第１の実施形態における半導体装置でのパッケージ試験の例を示す図である。本実施形態における半導体装置がパッケージングされており、ワイヤボンディングによって、チップ２０１のパッドＰＡ４〜ＰＡ８がパッケージ６０１の外部端子ＴＡ１〜ＴＡ５にそれぞれ接続され、チップ２０１のパッドＰＢ１〜ＰＢ４がパッケージ６０１の外部端子ＴＢ１〜ＴＢ４にそれぞれ接続される。パッケージ６０１では、パッドＰＡ１、ＰＡ２はボンディングされないので、プルダウン抵抗ＰＤＡ１、ＰＤＡ２によりローレベルの信号がＩＯセルＣＡ１、ＣＡ２の出力信号ＩＯ−１、ＩＯ−２として制御回路２１０に入力される。したがって、制御回路２１０が出力する制御信号ＰＴＧが“０”となり、制御信号ＰＴＭが“０”となる。

制御信号ＰＴＧが“０”であるので、入力選択回路２２０のセレクタ２２１はＩＯセルＣＡ５の出力信号を選択して出力し、セレクタ２２２はＩＯセルＣＡ７の出力信号を選択して出力する。また、制御信号ＰＴＭが“０”であるので、ＡＮＤ回路２４１及びＯＲ回路２４２は、対応するＩＯセルから入力される信号を出力信号として出力する。したがって、外部端子ＴＡ１より印加される信号がパッドＰＡ４及びＩＯセルＣＡ４を介して内部回路２５０に入力される。また、外部端子ＴＡ２より印加される信号がパッドＰＡ５、ＩＯセルＣＡ５、及びセレクタ２２１を介して内部回路２５０に入力され、外部端子ＴＡ３より印加される信号がパッドＰＡ６、ＩＯセルＣＡ６、及びマスク回路２４０を介して内部回路２５０に入力される。外部端子ＴＡ４より印加される信号がパッドＰＡ７、ＩＯセルＣＡ７、及びセレクタ２２２を介して内部回路２５０に入力され、外部端子ＴＡ５より印加される信号がパッドＰＡ８、ＩＯセルＣＡ８、及びマスク回路２４０を介して内部回路２５０に入力される。

また、制御信号ＰＴＭが“０”であるので、出力選択回路２３０のセレクタ２３１は内部回路２５０の出力信号ＳＧ１を選択して出力し、セレクタ２３２は内部回路２５０の出力信号ＳＧ３を選択して出力する。したがって、内部回路２５０の出力信号ＳＧ１が、セレクタ２３１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して外部端子ＴＢ１より出力され、内部回路２５０の出力信号ＳＧ２が、ＩＯセルＣＢ２及びパッドＰＢ２を介して外部端子ＴＢ２より出力される。また、内部回路２５０の出力信号ＳＧ３が、セレクタ２３２、ＩＯセルＣＢ３、及びパッドＰＢ３を介して外部端子ＴＢ３より出力され、内部回路２５０の出力信号ＳＧ４が、ＩＯセルＣＢ４及びパッドＰＢ４を介して外部端子ＴＢ４より出力される。なお、システム動作時もパッケージ試験時と同様である。

第１の実施形態によれば、ウェハ試験に使用するパッドを２つのグループに分けて、各グループでウェハ試験を行うことで、半導体装置におけるパッドの針当て回数の制限によるウェハ試験の実施回数の制限を緩和することができる。したがって、半導体装置当たりのウェハ試験の実施可能回数を増加させることが可能になる。なお、各グループのパッドの配置を、例えばパッドの配置間隔を規則化するなどして、グループ間で相対的に同じにすれば、異なるグループでのウェハ試験を同じプローブカードを用いて行うことが可能になり、試験コストを低減することができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
試験時に、半導体装置内のフリップフロップをチェーン状に繋げてスキャンチェーンを形成しシフトレジスタとして動作させることで、内部回路の信号値を外部から設定及び観測できるようにして行うスキャンテストがある。第２の実施形態では、チップにおいてウェハ試験に使用するパッドを２つのグループに分け、ウェハ試験でのスキャンテストを実行可能にする。

図７は、第２の実施形態における半導体装置の構成例を示す図である。第２の実施形態における半導体装置は、チップ７０１にパッドＰＡ１〜ＰＡ１０、ＰＢ１〜ＰＢ４、ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ１０、ＣＢ１〜ＣＢ４、及びプルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ１０を有する。また、第２の実施形態における半導体装置は、制御回路２１０、スキャンチェーン７１１を含むロジック回路等の内部回路７１０、セレクタ７２１〜７２３、７４１、７５１、７５２、ＡＮＤ回路７３１、及びＯＲ回路７１４、７３２、７３３を有する。

パッドＰＡ１〜ＰＡ１０、ＰＢ１〜ＰＢ４は、ウェハ試験で使用されるパッドである。パッドＰＡ１、ＰＡ２は、ウェハ試験の制御用パッドであり、パッドＰＡ３は、ウェハ試験のテスト専用パッドである。パッドＰＡ１〜ＰＡ３は、ウェハ試験専用のものであり、パッケージになったときには使用されず、外部端子とは接続されない。パッドＰＡ４〜ＰＡ１０は、ウェハ試験におけるテスト用パッドであり、パッドＰＢ１〜ＰＢ４は、ウェハ試験における出力パッドである。パッドＰＡ４〜ＰＡ１０、ＰＢ１〜ＰＢ４は、システム動作時のユーザ用パッドとしても使用される。

第２の実施形態においては、チップ７０１においてウェハ試験に使用するパッドを２つのグループに分ける。ここでは、パッドＰＡ１、ＰＡ３、ＰＡ５、ＰＡ７、ＰＡ９、ＰＢ１、ＰＢ３が第１のグループのパッドとし、パッドＰＡ２、ＰＡ４、ＰＡ６、ＰＡ８、ＰＡ１０、ＰＢ２、ＰＢ４が第２のグループのパッドとする。なお、図７に示したものに限らず、本実施形態における半導体装置は、システム動作時にユーザ用パッドとして使用されるテスト用パッドを多数有している。

ウェハ試験でのスキャンテストにおいては、プローブカードのプローブ針により、パッドＰＡ１又はＰＡ２にウェハ試験の制御信号が印加され、パッドＰＡ３又はＰＡ４にテストモード信号が印加される。テストモード信号は、クロックをマスクするために使用される信号であり、例えば内部回路７１０においてスキャンチェーン７１１に接続しない回路に対するクロックをマスクするために使用される。また、パッドＰＡ５又はＰＡ６にスキャン入力（ＳＩＮ）が印加され、パッドＰＡ７又はパッドＰＡ８にスキャンモード（スキャンイネーブル）信号（ＳＥ）が印加され、パッドＰＡ９又はＰＡ１０にテストクロック（ＣＬＯＣＫ）が印加される。また、パッドＰＢ１又はＰＢ２から内部回路７１０のロジックの出力が読み出され、パッドＰＢ３又はＰＢ４からスキャン出力（ＳＯＵＴ）が読み出される。

ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ１０は、制御回路２１０や内部回路７１０に対して信号を入力するための回路である。ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ１０とパッドＰＡ１、ＰＡ２、ＰＡ４〜ＰＡ１０とがそれぞれ接続されている。また、ＩＯセルＣＡ４とパッドＰＡ３とが接続されている。ＩＯセルＣＡ１、ＣＡ２、ＣＡ４〜ＣＡ１０は、プルダウン抵抗ＰＤＡ１、ＰＤＡ２、ＰＤＡ４〜ＰＤＡ１０をそれぞれ有する。ＩＯセルＣＢ１〜ＣＢ４は、内部回路７１０からの信号を出力するための回路である。ＩＯセルＣＢ１〜ＣＢ４とパッドＰＢ１〜ＰＢ４とがそれぞれ接続されている。制御回路２１０は、図２に示した第１の実施形態における制御回路２１０と同様である。

セレクタ７２１、７２２、７２３は、入力選択回路の一部であり、制御信号ＰＴＧに応じて信号を選択して内部回路７１０のスキャンチェーン７１１に入力する。セレクタ７２１は、ＩＯセルＣＡ５、ＣＡ６の出力信号（ＳＩＮ）が入力され、セレクタ７２２は、ＩＯセルＣＡ７、ＣＡ８の出力信号（ＳＥ）が入力され、セレクタ７２３は、ＩＯセルＣＡ９、ＣＡ１０の出力信号（ＣＬＯＣＫ）が入力される。

制御信号ＰＴＧが“０”であるときには、セレクタ７２１はＩＯセルＣＡ５の出力信号を選択し、セレクタ７２２はＩＯセルＣＡ７の出力信号を選択し、セレクタ７２３はＩＯセルＣＡ９の出力信号を選択してスキャンチェーン７１１に入力する。また、制御信号ＰＴＧが“１”であるときには、セレクタ７２１はＩＯセルＣＡ６の出力信号を選択し、セレクタ７２２はＩＯセルＣＡ８の出力信号を選択し、セレクタ７２３はＩＯセルＣＡ１０の出力信号を選択してスキャンチェーン７１１に入力する。

内部回路７１０は、チェーン状に複数のフリップフロップを繋げたスキャンチェーン７１１を有する。図７に示すスキャンチェーン７１１においては、図示の都合上、２つのフリップフロップ７１２、７１３を示しているが、スキャンチェーン７１１は多数のフリップフロップで形成されている。スキャンチェーン７１１内のフリップフロップは、前段のフリップフロップの出力Ｑが次段のフリップフロップのスキャンイン端子ＳＩＮに接続される。なお、初段のフリップフロップのスキャンイン端子ＳＩＮにはスキャン入力（ＳＩＮ）が入力され、最後段のフリップフロップの出力Ｑがスキャン出力（ＳＯＵＴ）として出力される。また、スキャンチェーン７１１内のフリップフロップの各々は、スキャンモード信号（ＳＥ）がスキャンイネーブル端子ＳＥに入力され、テストクロック（ＣＬＯＣＫ）がクロック端子に入力される。

ＯＲ回路７１４は、テストモード信号及びテストクロック（ＣＬＯＣＫ）が入力され、演算結果を出力する。つまり、ＯＲ回路７１４は、テストモード信号がハイレベルであるときにテストクロック（ＣＬＯＣＫ）をマスクし、テストモード信号がローレベルであるときにテストクロック（ＣＬＯＣＫ）を出力する。

ＡＮＤ回路７３１、ＯＲ回路７３２、７３３は、マスク回路の一部であり、必要に応じてウェハ試験を実施するときに内部回路７１０の入力端に入力する信号をマスクする。ウェハ試験を実施するときに内部回路７１０の所定の入力端に固定値“０”を与える場合には、例えばＡＮＤ回路７３１のように制御信号ＰＴＭが反転入力されるＡＮＤ回路の出力を接続する。一方、ウェハ試験を実施するときに内部回路７１０の所定の入力端に固定値“１”を与える場合には、例えばＯＲ回路７３２、７３３のように制御信号ＰＴＭが入力されるＯＲ回路の出力を接続する。

セレクタ７４１は、スキャンモード信号（ＳＥ）に応じて、内部回路７１０のスキャンチェーン７１１とは異なる回路の出力又はスキャンチェーン７１１の出力であるスキャン出力（ＳＯＵＴ）を選択して出力する。セレクタ７５１、７５２は、出力選択回路の一部であり、制御信号ＰＴＭに応じて出力する信号を選択する。セレクタ７５１、７５２は、制御信号ＰＴＭが“０”であるとき、すなわちウェハ試験の実施時以外（例えばパッケージ試験の実施時やシステム動作時）には、内部回路２５０の出力信号をＩＯセルＣＢ１、ＣＢ３を介してパッドＰＢ１、ＰＢ３に出力する。また、制御信号ＰＴＭが“１”であるとき、すなわちウェハ試験を実施しているときには、セレクタ７５１は、内部回路７１０のロジックの出力をＩＯセルＣＢ１を介してパッドＰＢ１に出力し、セレクタ７５２は、セレクタ７４１の出力をＩＯセルＣＢ３を介してパッドＰＢ３に出力する。

例えば、第１のグループのパッドを使用してウェハ試験でのスキャンテストを行う場合には、図７に示すようにパッドＰＡ１、ＰＡ３、ＰＡ５、ＰＡ７、ＰＡ９、ＰＢ１、ＰＢ３にプローブカードのプローブ針が当てられ、テスタ等からの信号が印加される。第１のグループのパッドでウェハ試験を行うとき、パッドＰＡ１にはハイレベルの信号が印加されて、制御回路２１０が出力する制御信号ＰＴＧが“０”となり、制御信号ＰＴＭが“１”となる。

また、ハイレベルのテストモード信号がパッドＰＡ３に印加され、ＯＲ回路７１４により内部回路７１０内の所定の回路に供給されるクロックがマスクされる。ここで、制御信号ＰＴＧは“０”であるので、セレクタ７２１はＩＯセルＣＡ５の出力信号を選択して出力し、セレクタ７２２はＩＯセルＣＡ７の出力信号を選択して出力し、セレクタ７２３はＩＯセルＣＡ９の出力信号を選択して出力する。したがって、パッドＰＡ５に入力されるスキャン入力（ＳＩＮ）が、ＩＯセルＣＡ５及びセレクタ７２１を介してスキャンチェーン７１１の初段のフリップフロップのスキャンイン端子ＳＩＮに入力される。また、パッドＰＡ７に入力されるスキャンモード信号（ＳＥ）が、ＩＯセルＣＡ７及びセレクタ７２２を介してスキャンチェーン７１１の各フリップフロップのスキャンイネーブル端子ＳＥに入力される。また、パッドＰＡ９に入力されるテストクロック（ＣＬＯＣＫ）が、ＩＯセルＣＡ９及びセレクタ７２３を介してスキャンチェーン７１１の各フリップフロップのクロック端子に入力される。

また、制御信号ＰＴＭは“１”であるので、セレクタ７５１は内部回路７１０のロジックの出力を選択して出力し、セレクタ７５２はセレクタ７４１の出力を選択して出力する。したがって、内部回路７１０のロジックの出力が、セレクタ７５１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して読み出され、セレクタ７４１の出力が、セレクタ７５２、ＩＯセルＣＢ３、及びパッドＰＢ３を介して読み出される。ここで、セレクタ７４１の出力は、スキャンモード信号（ＳＥ）が“１”であるとき、スキャンチェーン７１１の出力であるスキャン出力（ＳＯＵＴ）となる。したがって、ウェハ試験時であって、かつスキャンモード信号（ＳＥ）が“１”であるときに、スキャンチェーン７１１のスキャン出力（ＳＯＵＴ）がパッドＰＢ３を介して読み出される。

図８は、第２の実施形態における半導体装置でのスキャンテストの例を示すタイミングチャートである。なお、図８には、第１のグループのパッドを使用してウェハ試験でのスキャンテストを行った場合を示している。時刻Ｔ１１において、ウェハ試験が開始されると、パッドＰＡ１に印加される制御信号がハイレベルとなる。なお、パッドＰＡ２には信号が印加されないので、プルダウン抵抗ＰＤＡ２によりパッドＰＡ２に係る制御信号はローレベルである。また、パッドＰＡ３に印加されるテストモード信号がハイレベルとなる。第１のグループのパッドを使用したウェハ試験時は、この状態を維持する。

図８に示す例において、時刻Ｔ１１〜Ｔ１２の期間及び時刻Ｔ１３〜Ｔ１４の期間が、スキャンシフト期間である。スキャンシフト期間においては、パッドＰＡ７から入力されるスキャンモード信号（ＳＥ）がハイレベルとなるとともに、パッドＰＡ５からスキャン入力（ＳＩＮ）が入力され、パッドＰＡ９からテストクロック（ＣＬＯＣＫ）が入力される。これにより、スキャンチェーン７１１のフリップフロップに対する信号値（入力データ）の設定やフリップフロップからの信号値（出力データ）の観測を行う。

また、時刻Ｔ１２〜Ｔ１３の期間及び時刻Ｔ１４〜Ｔ１５の期間が、キャプチャ期間である。キャプチャ期間においては、パッドＰＡ７から入力されるスキャンモード信号（ＳＥ）がローレベルとなるとともに、パッドＰＡ９からテストクロック（ＣＬＯＣＫ）が入力される。これにより、前のスキャンシフト期間において設定された信号値（入力データ）で回路を動作させて得られる信号値（出力データ）がスキャンチェーン７１１のフリップフロップに取り込まれ、次のスキャンシフト期間でのシフト動作により出力される。

前述の図７に示した構成では、ＲＰＣＴであるウェハ試験とＦＰＣＴであるパッケージ試験とでスキャンチェーン構成が同じになり、パッケージ試験を行う場合に、使用できるパッド数（端子数）がウェハ試験時より増えるにもかかわらずウェハ試験と同じ試験時間を要してしまう。図９に示すような構成にすることで、ウェハ試験とパッケージ試験とでスキャンチェーン構成を変更し、パッケージ試験に要する試験時間を短縮することが可能になる。

図９は、第２の実施形態における半導体装置の他の構成例を示す図である。図９において、図７に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。図９に示す第２の実施形態における半導体装置の内部回路７１０は、スキャンチェーン９１１、９１３、及びセレクタ９１２を有する。第１のスキャンチェーン９１１と第２のスキャンチェーン９１３との間にセレクタ９１２が配置されている。スキャンチェーン９１１、９１３は、チェーン状に繋がった複数のフリップフロップをそれぞれ有する。

第１のスキャンチェーン９１１は、初段のフリップフロップのスキャンイン端子にセレクタ７２１の出力がスキャン入力（ＳＩＮ）として入力され、最後段のフリップフロップの出力がセレクタ９１２及び出力選択回路９２０に入力される。また、第２のスキャンチェーン９１３は、初段のフリップフロップのスキャンイン端子にセレクタ９１２の出力がスキャン入力（ＳＩＮ）として入力され、最後段のフリップフロップの出力がセレクタ７４１に入力される。

セレクタ９１２は、制御信号ＰＴＭに応じて信号を選択して第２のスキャンチェーン９１３に入力する。セレクタ９１２は、制御信号ＰＴＭが“１”であるとき、すなわちウェハ試験の実施時には、第１のスキャンチェーン９１１の出力信号を選択して第２のスキャンチェーン９１３に入力する。また、セレクタ９１２は、制御信号ＰＴＭが“０”であるとき、例えばパッケージ試験を実施しているときには、ＡＮＤ回路７３１の出力、つまりＩＯセルＣＡ６の出力信号を選択して第２のスキャンチェーン９１３に入力する。

出力選択回路９２０は、ＡＮＤ回路９２１及びセレクタ９２２を有する。ＡＮＤ回路９２１は、制御信号ＰＴＭが反転入力されるとともにスキャンモード信号（ＳＥ）が入力され、演算結果を出力する。セレクタ９２２は、ＡＮＤ回路９２１の出力に応じて、内部回路７１０の出力信号又は第１のスキャンチェーン９１１の出力信号を選択してセレクタ７５１に入力する。すなわち、出力選択回路９２０は、制御信号ＰＴＭが“０”であり、例えばパッケージ試験時であり、かつスキャンモード信号（ＳＥ）が“１”であるときに、第１のスキャンチェーン９１１の出力信号を選択して出力し、それ以外は内部回路７１０の出力信号を選択して出力する。

例えば、第１のグループのパッドを使用してウェハ試験でのスキャンテストを行う場合には、図９に示すようにパッドＰＡ１、ＰＡ３、ＰＡ５、ＰＡ７、ＰＡ９、ＰＢ１、ＰＢ３にプローブカードのプローブ針が当てられ、テスタ等からの信号が印加される。このとき、パッドＰＡ５に入力されるスキャン入力（ＳＩＮ）が、ＩＯセルＣＡ５及びセレクタ７２１を介して第１のスキャンチェーン９１１の初段のフリップフロップのスキャンイン端子に入力される。また、制御信号ＰＴＭは“１”であるので、第１のスキャンチェーン９１１の最後段のフリップフロップの出力が、セレクタ９１２を介して第２のスキャンチェーン９１３の初段のフリップフロップのスキャンイン端子に入力される。

また、制御信号ＰＴＭは“１”であるので、内部回路７１０のロジックの出力が、出力選択回路９２０のセレクタ９２２、セレクタ７５１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して読み出される。また、セレクタ７４１の出力が、セレクタ７５２、ＩＯセルＣＢ３、及びパッドＰＢ３を介して読み出される。ここで、セレクタ７４１の出力は、スキャンモード信号（ＳＥ）が“１”であるとき、第２のスキャンチェーン９１３の出力信号であるスキャン出力（ＳＯＵＴ）となる。したがって、ウェハ試験時であって、かつスキャンモード信号（ＳＥ）が“１”であるときには、第２のスキャンチェーン９１３のスキャン出力（ＳＯＵＴ）がパッドＰＢ３を介して読み出される。

このように、ウェハ試験を実施するときには、第１のスキャンチェーン９１１と第２のスキャンチェーン９１３とが直列に接続され、スキャンテストが実施される。なお、第２のグループのパッドＰＡ２、ＰＡ４、ＰＡ６、ＰＡ８、ＰＡ１０、ＰＢ２、ＰＢ４を使用してウェハ試験でのスキャンテストを行う場合も同様である。

図１０は、図９に示した第２の実施形態における半導体装置でのパッケージ試験の例を示す図である。図１０に示すように、半導体装置がパッケージングされており、ワイヤボンディングによって、チップ７０１のパッドＰＡ４〜ＰＡ１０がパッケージ１００１の外部端子ＴＡ１〜ＴＡ７にそれぞれ接続され、チップ７０１のパッドＰＢ１〜ＰＢ４がパッケージ１００１の外部端子ＴＢ１〜ＴＢ４にそれぞれ接続される。パッケージ１００１では、パッドＰＡ１、ＰＡ２はボンディングされないので、プルダウン抵抗ＰＤＡ１、ＰＤＡ２により信号ＩＯ−１、ＩＯ−２がローレベルとなり、制御信号ＰＴＧが“０”、制御信号ＰＴＭが“０”となる。

外部端子ＴＡ１よりパッドＰＡ４にテストモード信号、外部端子ＴＡ２よりパッドＰＡ５に第１のスキャン入力（ＳＩＮ−１）、外部端子ＴＡ３よりパッドＰＡ６に第２のスキャン入力（ＳＩＮ−２）をそれぞれ入力する。また、外部端子ＴＡ４よりパッドＰＡ７にスキャンモード信号（ＳＥ）、外部端子ＴＡ６よりパッドＰＡ９にテストクロック（ＣＬＯＣＫ）をそれぞれ入力する。

前述のように、パッケージ試験を実施しているときには、制御信号ＰＴＧが“０”であり、制御信号ＰＴＭが“０”である。したがって、外部端子ＴＡ２よりパッドＰＡ５に入力される第１のスキャン入力（ＳＩＮ−１）は、ＩＯセルＣＡ５及びセレクタ７２１を介して第１のスキャンチェーン９１１の初段のフリップフロップのスキャンイン端子に入力される。また、外部端子ＴＡ３よりパッドＰＡ６に入力される第２のスキャン入力（ＳＩＮ−２）は、ＩＯセルＣＡ６、ＡＮＤ回路７３１、及びセレクタ９１２を介して、第２のスキャンチェーン９１３の初段のフリップフロップのスキャンイン端子に入力される。

また、制御信号ＰＴＭは“０”であるので、出力選択回路９２０のセレクタ９２２の出力が、セレクタ７５１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して外部端子ＴＢ１より出力される。ここで、セレクタ９２２の出力は、制御信号ＰＴＭが“０”、かつスキャンモード信号（ＳＥ）が“１”であるとき、第１のスキャンチェーン９１１の出力信号である第１のスキャン出力（ＳＯＵＴ−１）となる。したがって、パッケージ試験時であって、かつスキャンモード信号（ＳＥ）が“１”であるときには、第１のスキャンチェーン９１１からの第１のスキャン出力（ＳＯＵＴ−１）が外部端子ＴＢ１より出力される。

また、セレクタ７４１の出力が、ＩＯセルＣＢ４及びパッドＰＢ４を介して外部端子ＴＢ４より出力される。ここで、セレクタ７４１の出力は、スキャンモード信号（ＳＥ）が“１”であるとき、第２のスキャンチェーン９１３の出力信号である第２のスキャン出力（ＳＯＵＴ−２）となる。したがって、スキャンモード信号（ＳＥ）が“１”であるときには、第２のスキャンチェーン９１３からの第２のスキャン出力（ＳＯＵＴ−２）が外部端子ＴＢ４より出力される。

このようにスキャンチェーン構成を変更することで、パッケージ試験時には、第１のスキャンチェーン９１１と第２のスキャンチェーン９１３とに独立して信号値を設定し、並列してスキャンテストを実施することができる。これにより、パッケージ試験に要する試験時間を短縮することができる。なお、前述した第１の実施形態及び第２の実施形態は、それぞれ独立したものに限定されず、第１の実施形態と第２の実施形態とを組み合わせることも可能である。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。第３の実施形態における半導体装置は、チップにおいてウェハ試験に使用するパッドを３つのグループに分けるものである。

図１１（Ａ）は、第３の実施形態における半導体装置の構成例を示す図である。第３の実施形態における半導体装置は、チップ１１０１にパッドＰＡ１〜ＰＡ９、ＰＢ１〜ＰＢ３、ＩＯセルＣＡ１〜ＣＡ３、ＣＡ６〜ＣＡ９、ＣＢ１〜ＣＢ３、及びプルダウン抵抗ＰＤＡ１〜ＰＤＡ３、ＰＤＡ６〜ＰＤＡ９を有する。また、第３の実施形態における半導体装置は、制御回路１１１０、入力選択回路１１２０、セレクタ１１３１、１１３２、ＡＮＤ回路１１４１、１１４２、及びロジック回路等の内部回路１１５０を有する。

パッドＰＡ１〜ＰＡ９、ＰＢ１〜ＰＢ３は、ウェハ試験で使用されるパッドである。パッドＰＡ１〜ＰＡ３は、ウェハ試験の制御用パッドであり、パッドＰＡ４、ＰＡ５は、ウェハ試験のテスト専用パッドである。パッドＰＡ１〜ＰＡ５は、ウェハ試験専用であってボンディングされない（外部端子とは接続されない）パッドであり、パッケージになったときには使用されない。パッドＰＡ６〜ＰＡ９は、ウェハ試験におけるテスト用パッドであり、パッドＰＢ１〜ＰＢ３は、ウェハ試験における出力パッドである。パッドＰＡ６〜ＰＡ９、ＰＢ１〜ＰＢ３は、システム動作時のユーザ用パッドとしても使用される。

ここでは、パッドＰＡ１、ＰＡ４、ＰＡ７、ＰＢ１が第１のグループのパッドとし、パッドＰＡ２、ＰＡ５、ＰＡ８、ＰＢ２が第２のグループのパッドとし、パッドＰＡ３、ＰＡ６、ＰＡ９、ＰＢ３が第３のグループのパッドとする。なお、図２においてはテスト用パッドＰＡ６〜ＰＡ９、ＰＢ１〜ＰＢ３を図示したが、本実施形態における半導体装置は、システム動作時にユーザ用パッドとして使用されるテスト用パッドを多数有している。

ＩＯセルＣＡ１〜ＣＡ３、ＣＡ６〜ＣＡ９は、制御回路１１１０や内部回路１１５０に対して信号を入力するための回路である。ＩＯセルＣＡ１〜ＣＡ３、ＣＡ６〜ＣＡ９とパッドＰＡ１〜ＰＡ３、ＰＡ６〜ＰＡ９とがそれぞれ接続されている。また、ＩＯセルＣＡ６とパッドＰＡ４、ＰＡ５とが接続されている。また、ＩＯセルＣＡ１〜ＣＡ３、ＣＡ６〜ＣＡ９は、プルダウン抵抗ＰＤＡ１〜ＰＤＡ３、ＰＤＡ６〜ＰＤＡ９をそれぞれ有する。ＩＯセルＣＢ１〜ＣＢ３は、内部回路２５０からの信号を出力するための回路である。ＩＯセルＣＢ１〜ＣＢ３とパッドＰＢ１〜ＰＢ３とがそれぞれ接続されている。

制御回路１１１０は、制御用パッドＰＡ１〜ＰＡ３に印加される信号をデコードし、制御用パッドＰＡ１〜ＰＡ３に印加される信号に応じて制御信号ＰＴＧ、ＰＴＭを出力する。制御回路１１１０は、ＯＲ回路１１１１及びＡＮＤ回路１１１２、１１１３を有する。ＯＲ回路１１１１は、制御用パッドＰＡ１〜ＰＡ３がそれぞれ接続されているＩＯセルＣＡ１〜ＣＡ３の出力信号ＩＯ−１〜ＩＯ−３が入力され、演算結果を制御信号ＰＴＭとして出力する。また、ＡＮＤ回路１１１２は、ＯＲ回路１１１１の出力及びＩＯセルＣＡ２の出力信号ＩＯ−２が入力され、演算結果を制御信号ＰＴＧ［０］として出力する。また、ＡＮＤ回路１１１３は、ＯＲ回路１１１１の出力及びＩＯセルＣＡ３の出力信号ＩＯ−３が入力され、演算結果を制御信号ＰＴＧ［１］として出力する。

本実施形態では、ウェハ試験を実施するとき、第１のグループのパッドを使用する場合には制御用パッドＰＡ１にハイレベルの信号が印加され、第２のグループのパッドを使用する場合には制御用パッドＰＡ２にハイレベルの信号が印加され、第３のグループのパッドを使用する場合には制御用パッドＰＡ３にハイレベルの信号が印加される。また、ウェハ試験の実施時以外、例えばパッケージ試験の実施時やシステム動作時には、すべての制御用パッドＰＡ１〜ＰＡ３に信号が印加されない。

したがって、制御回路１１１０が出力する制御信号ＰＴＧ（ＰＴＧ［０］，ＰＴＧ［１］の順で各ビット値を表記）、ＰＴＭは、図１２に示すようになる。すなわち、第１のグループのパッドを使用してウェハ試験を行う（ＰＴ１）ときに、制御信号ＰＴＧは“００”となり、制御信号ＰＴＭは“１”となる。また、第２のグループのパッドを使用してウェハ試験を行う（ＰＴ２）ときに、制御信号ＰＴＧは“１０”となり、制御信号ＰＴＭは“１”となる。また、第３のグループのパッドを使用してウェハ試験を行う（ＰＴ３）ときに、制御信号ＰＴＧは“０１”となり、制御信号ＰＴＭは“１”となる。ウェハ試験の実施時以外（パッケージ試験の実施時やシステム動作時）（ＦＴ／Ｓｙｓｔｅｍ）において、制御信号ＰＴＧは“００”となり、制御信号ＰＴＭは“０”となる。

入力選択回路１１２０は、制御信号ＰＴＧに応じて内部回路１１５０に入力する入力信号を選択するセレクタ１１２１を有する。セレクタ１１２１は、例えば図１１（Ｂ）に示すように、制御信号ＰＴＧ［０］により制御される第１のセレクタ１１６１、及び制御信号ＰＴＧ［１］により制御される第２のセレクタ１１６２を有する。

入力選択回路１１２０は、制御信号ＰＴＧが“００”であるときには、第１のグループのパッドＰＡ７が接続されているＩＯセルＣＡ７の出力信号を内部回路１１５０に入力する。また、入力選択回路１１２０は、制御信号ＰＴＧが“１０”であるときには、第２のグループのパッドＰＡ８が接続されているＩＯセルＣＡ８の出力信号を内部回路１１５０に入力する。また、入力選択回路１１２０は、制御信号ＰＴＧが“０１”であるときには、第３のグループのパッドＰＡ９が接続されているＩＯセルＣＡ９の出力信号を内部回路１１５０に入力する。このようにして、入力選択回路１１２０は、使用するパッドのグループが異なっても同じ値の信号を内部回路１１５０に入力することができる。

セレクタ１１３１、１１３２は、出力選択回路の一部であり、制御信号ＰＴＭに応じて出力する信号を選択する。制御信号ＰＴＭが“０”であるとき、すなわちウェハ試験の実施時以外（例えばパッケージ試験の実施時やシステム動作時）には、内部回路１１５０の出力信号ＳＧ１１〜ＳＧ１３が、ＩＯセルＣＢ１〜ＣＢ３を介してパッドＰＢ１〜ＰＢ３にそれぞれ出力される。また、制御信号ＰＴＭが“１”であるとき、すなわちウェハ試験を実施しているときには、ウェハ試験の出力である内部回路１１５０の出力信号ＳＧ２が、ＩＯセルＣＢ１〜ＣＢ３を介してパッドＰＢ１〜ＰＢ３に出力される。これにより、使用するパッドのグループが異なっても、同じテストパターンを入力した場合に対応するパッドで同じ出力信号を観測することができる。ＡＮＤ回路１１４１、１１４２は、マスク回路の一部であり、必要に応じてウェハ試験を実施するときに内部回路１１５０の入力端に入力する信号をマスクする。

第１のグループのパッドを使用してウェハ試験を行う場合には、プローブカードのプローブ針がパッドＰＡ１、ＰＡ４、ＰＡ７、ＰＢ１にそれぞれ当てられ、テスタ等からの信号が印加される。第１のグループのパッドで試験を行うとき、パッドＰＡ１にはハイレベルの信号が印加され、制御回路１１１０が出力する制御信号ＰＴＧが“００”となり、制御信号ＰＴＭが“１”となる。このとき、パッドＰＡ４に印加される信号が、ＩＯセルＣＡ６を介して内部回路１１５０に入力される。また、パッドＰＡ７に印加される信号が、ＩＯセルＣＡ７及び入力選択回路１１２０のセレクタ１１２１を介して、内部回路１１５０に入力される。また、ウェハ試験の出力である内部回路１１５０の出力信号ＳＧ１２が、セレクタ１１３１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して読み出される。

また、第２のグループのパッドを使用してウェハ試験を行う場合には、プローブカードのプローブ針がパッドＰＡ２、ＰＡ５、ＰＡ８、ＰＢ２にそれぞれ当てられ、テスタ等からの信号が印加される。第２のグループのパッドで試験を行うとき、パッドＰＡ２にはハイレベルの信号が印加され、制御回路１１１０が出力する制御信号ＰＴＧが“１０”となり、制御信号ＰＴＭが“１”となる。このとき、パッドＰＡ５に印加される信号が、ＩＯセルＣＡ６を介して内部回路１１５０に入力される。また、パッドＰＡ８に印加される信号が、ＩＯセルＣＡ８及びセレクタ１１２１を介して、内部回路１１５０に入力される。また、ウェハ試験の出力である内部回路１１５０の出力信号ＳＧ１２が、ＩＯセルＣＢ２及びパッドＰＢ２を介して読み出される。

また、第３のグループのパッドを使用してウェハ試験を行う場合には、プローブカードのプローブ針がパッドＰＡ３、ＰＡ６、ＰＡ９、ＰＢ３にそれぞれ当てられ、テスタ等からの信号が印加される。第３のグループのパッドで試験を行うとき、パッドＰＡ３にはハイレベルの信号が印加され、制御回路１１１０が出力する制御信号ＰＴＧが“０１”となり、制御信号ＰＴＭが“１”となる。このとき、パッドＰＡ６に印加される信号が、ＩＯセルＣＡ６を介して内部回路１１５０に入力される。また、パッドＰＡ９に印加される信号が、ＩＯセルＣＡ９及びセレクタ１１２１を介して、内部回路１１５０に入力される。また、ウェハ試験の出力である内部回路１１５０の出力信号ＳＧ１２が、セレクタ１１３２、ＩＯセルＣＢ３、及びパッドＰＢ３を介して読み出される。

パッケージ試験を実施しているときやシステム動作時には、パッドＰＡ１〜ＰＡ３に信号が印加されず信号ＩＯ−１〜ＩＯ３がローレベルであるので、制御回路１１１０が出力する制御信号ＰＴＧが“００”となり、制御信号ＰＴＭが“０”となる。このとき、パッドＰＡ６に印加される信号が、ＩＯセルＣＡ６を介して内部回路１１５０に入力され、パッドＰＡ７に印加される信号が、ＩＯセルＣＡ７及びセレクタ１１２１を介して内部回路１１５０に入力される。また、パッドＰＡ８に印加される信号が、ＩＯセルＣＡ８及びＡＮＤ回路１１４１を介して内部回路１１５０に入力され、パッドＰＡ９に印加される信号が、ＩＯセルＣＡ９及びＡＮＤ回路１１４２を介して内部回路１１５０に入力される。また、内部回路１１５０の出力信号ＳＧ１１が、セレクタ１１３１、ＩＯセルＣＢ１、及びパッドＰＢ１を介して出力され、内部回路１１５０の出力信号ＳＧ１２が、ＩＯセルＣＢ２及びパッドＰＢ２を介して出力される。内部回路１１５０の出力信号ＳＧ１３が、セレクタ１１３２、ＩＯセルＣＢ３、及びパッドＰＢ３を介して出力される。

以上のようにして、ウェハ試験に使用するパッドを３つのグループに分けて、各グループでウェハ試験を行うことで、半導体装置におけるパッドの針当て回数の制限によるウェハ試験の実施回数の制限を緩和することができる。したがって、半導体装置当たりのウェハ試験の実施可能回数を増加させることが可能になる。なお、第３の実施形態においても、各グループのパッドの配置をグループ間で相対的に同じにすれば、異なるグループでのウェハ試験を同じプローブカードを用いて行うことが可能になり、試験コストを低減することができる。

図１３は、第３の実施形態における半導体装置の他の構成例を示す概略図である。図１３に示す例は、ウェハ試験で使用するパッドのグループを指定する信号を入力する第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３、及びウェハ試験であるか否かを示す信号を入力する第２の制御パッドＣＴＬ２を別に設けたものである。図１３に示す例では、第１の制御パッドＣＴＬ１１、入力パッドＩＮ１、出力パッドＯＵＴ１、ＯＵＴ４が第１のグループのパッドとし、第１の制御パッドＣＴＬ１２、入力パッドＩＮ２、出力パッドＯＵＴ２、ＯＵＴ５が第２のグループのパッドとし、第１の制御パッドＣＴＬ１３、入力パッドＩＮ３、出力パッドＯＵＴ３、ＯＵＴ６が第３のグループのパッドとする。

第１のグループのパッドを使用してウェハ試験を行う場合には、第１の制御パッドＣＴＬ１１にハイレベルの信号が印加され、第２の制御パッドＣＴＬ２がオープン状態とされる。制御回路１３０１は、第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３より入力される信号をデコードし、制御信号ＰＴＧを“０１”とする。これにより、入力パッドＩＮ４に印加される信号が、ＩＯセルＣＡ４及びセレクタ１３０２を介して内部回路１３２０に入力される。また、内部回路１３２０の出力信号ＳＧ１１が出力パッドＯＵＴ１を介して読み出され、内部回路１３２０の出力信号ＳＧ１４が出力パッドＯＵＴ４を介して読み出される。

また、第２のグループのパッドを使用してウェハ試験を行う場合には、第１の制御パッドＣＴＬ１２にハイレベルの信号が印加され、第２の制御パッドＣＴＬ２がオープン状態とされる。制御回路１３０１は、第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３より入力される信号をデコードし、制御信号ＰＴＧを“１０”とする。これにより、入力パッドＩＮ５に印加される信号が、ＩＯセルＣＡ５及びセレクタ１３０２を介して内部回路１３２０に入力される。また、内部回路１３２０の出力信号ＳＧ１２が出力パッドＯＵＴ２を介して読み出され、内部回路１３２０の出力信号ＳＧ１４がセレクタ１３１０及び出力パッドＯＵＴ５を介して読み出される。

また、第３のグループのパッドを使用してウェハ試験を行う場合には、第１の制御パッドＣＴＬ１３にハイレベルの信号が印加され、第２の制御パッドＣＴＬ２がオープン状態とされる。制御回路１３０１は、第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３より入力される信号をデコードし、制御信号ＰＴＧを“１１”とする。これにより、入力パッドＩＮ６に印加される信号が、ＩＯセルＣＡ６及びセレクタ１３０２を介して内部回路１３２０に入力される。また、内部回路１３２０の出力信号ＳＧ１３が出力パッドＯＵＴ３を介して読み出され、内部回路１３２０の出力信号ＳＧ１４がセレクタ１３１１及び出力パッドＯＵＴ６を介して読み出される。

なお、ウェハ試験を実施するときには、第２の制御パッドＣＴＬ２がオープン状態とされ、ＩＯセルＣＡ７の出力信号である制御信号ＰＴＭＢは“０”となる。このとき、第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３、及び入力パッドＩＮ１、ＩＮ２、ＩＮ３から内部回路１３２０への通常動作時における入力経路の信号は、ＯＲ回路１３０３〜１３０８によりマスクされる。

また、パッケージ試験を実施しているときやシステム動作時には、第２の制御パッドＣＴＬ２にハイレベルの信号が入力され、制御信号ＰＴＭＢが“１”となる。セレクタ１３１０、１３１１には、制御信号ＰＴＭＢをインバータ１３０９により反転した信号が選択制御信号として入力される。したがって、第１の制御パッドＣＴＬ１１、ＣＴＬ１２、ＣＴＬ１３より入力される信号が、ＯＲ回路１３０３〜１３０５を介して内部回路１３２０にそれぞれ入力され、入力パッドＩＮ１、ＩＮ２、ＩＮ３より入力される信号が、ＯＲ回路１３０６〜１３０８を介して内部回路１３２０にそれぞれ入力される。また、内部回路１３２０の出力信号ＳＧ１１〜ＳＧ１４が出力パッドＯＵＴ１〜ＯＵＴ４を介してそれぞれ出力され、内部回路１３２０の出力信号ＳＧ１５がセレクタ１３１０及び出力パッドＯＵＴ５を介して出力され、内部回路１３２０の出力信号ＳＧ１６がセレクタ１３１１及び出力パッドＯＵＴ６を介して出力される。

なお、前述した実施形態では、パッドを２つ又は３つのグループの分ける例を示したが、これに限定されるものではなく、分割するグループ数は任意である。

また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

（付記１）
制御パッドと、
第１グループから第Ｎグループ（Ｎは２以上の自然数）の入力パッド及び出力パッドと、
前記制御パッドに入力される信号をデコードし、デコード結果に応じた制御信号を出力する制御回路と、
前記制御信号に応じて、前記第１グループから前記第Ｎグループの入力パッドの内の第ｉグループ（ｉは１〜Ｎ）の前記入力パッドに入力される入力信号を内部回路に入力する入力選択回路と、
前記制御信号に応じて、前記内部回路の出力信号を前記第ｉグループの前記出力パッドに出力する出力選択回路とを有することを特徴とする半導体装置。
（付記２）
前記制御回路は、前記制御パッドに入力される信号に応じて、
ウェハ試験の実施を示す第１の制御信号と、
使用する前記入力パッド及び前記出力パッドのグループを示す第２の制御信号とを出力することを特徴とする付記１記載の半導体装置。
（付記３）
前記第１グループから前記第Ｎグループの前記入力パッド及び前記第１グループから前記第Ｎグループの前記出力パッドは、グループ間におけるパッドの配置が相対的に同じであることを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記制御パッドは、当該半導体装置をパッケージングした際に外部端子とは接続されないパッドであることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）
前記出力選択回路は、前記制御信号がウェハ試験の実施を示す場合には、前記内部回路の出力信号を前記第１グループから前記第Ｎグループの前記出力パッドのすべての出力パッドに並列して出力することを特徴とする付記１〜４の何れか１項に記載の半導体装置。
（付記６）
前記内部回路は、第１のスキャンチェーン回路と第２のスキャンチェーン回路とを含むスキャンチェーン回路であり、
ウェハ試験時には、前記第１のスキャンチェーン回路に信号値を入力するともに当該第１のスキャンチェーン回路の出力を前記第２のスキャンチェーン回路に入力し、
パッケージ試験時には、前記第１のスキャンチェーン回路及び第２のスキャンチェーン回路に独立して信号値を入力することを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記７）
前記内部回路は、第１のスキャンチェーン回路と第２のスキャンチェーン回路とを含むスキャンチェーン回路であり、
前記第１のスキャンチェーン回路と前記第２のスキャンチェーン回路とはセレクタを介して接続され、
前記セレクタは、ウェハ試験時には前記第１のスキャンチェーン回路の出力を選択して出力し、パッケージ試験時には前記第１のスキャンチェーン回路に信号を入力したパッドとは異なるグループの前記入力パッドから入力された信号を前記第２のスキャンチェーン回路に入力することを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記８）
前記制御回路から出力される前記制御信号に応じて、前記内部回路に供給される信号をマスクするマスク回路を有することを特徴とする付記１〜７の何れか１項に記載の半導体装置。
（付記９）
前記第１グループから前記第Ｎグループの前記入力パッドには、プルダウン抵抗又はプルアップ抵抗が接続されていることを特徴する付記１〜８の何れか１項に記載の半導体装置。

ＰＡ、ＰＢ パッド
ＣＡ、ＣＢ ＩＯセル
ＰＤＡ プルダウン抵抗
２１０ 制御回路
２２０ 入力選択回路
２３０ 出力選択回路
２４０ マスク回路
２５０ 内部回路

Claims (6)

1. 制御パッドと、
   第１グループから第Ｎグループ（Ｎは２以上の自然数）の入力パッド及び出力パッドと、
   前記制御パッドに入力される信号をデコードし、デコード結果に応じた制御信号を出力する制御回路と、
   前記制御信号に応じて、前記第１グループから前記第Ｎグループの入力パッドの内の第ｉグループ（ｉは１〜Ｎ）の前記入力パッドに入力される入力信号を内部回路に入力する入力選択回路と、
   前記制御信号に応じて、前記内部回路の出力信号を前記第ｉグループの前記出力パッドに出力する出力選択回路とを有することを特徴とする半導体装置。
2. 前記制御回路は、前記制御パッドに入力される信号に応じて、
   ウェハ試験の実施を示す第１の制御信号と、
   使用する前記入力パッド及び前記出力パッドのグループを示す第２の制御信号とを出力することを特徴とする請求項１記載の半導体装置。
3. 前記第１グループから前記第Ｎグループの前記入力パッド及び前記第１グループから前記第Ｎグループの前記出力パッドは、グループ間におけるパッドの配置が相対的に同じであることを特徴とする請求項１又は２記載の半導体装置。
4. 前記内部回路は、第１のスキャンチェーン回路と第２のスキャンチェーン回路とを含むスキャンチェーン回路であり、
   ウェハ試験時には、前記第１のスキャンチェーン回路に信号値を入力するともに当該第１のスキャンチェーン回路の出力を前記第２のスキャンチェーン回路に入力し、
   パッケージ試験時には、前記第１のスキャンチェーン回路及び第２のスキャンチェーン回路に独立して信号値を入力することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
5. 前記内部回路は、第１のスキャンチェーン回路と第２のスキャンチェーン回路とを含むスキャンチェーン回路であり、
   前記第１のスキャンチェーン回路と前記第２のスキャンチェーン回路とはセレクタを介して接続され、
   前記セレクタは、ウェハ試験時には前記第１のスキャンチェーン回路の出力を選択して出力し、パッケージ試験時には前記第１のスキャンチェーン回路に信号を入力したパッドとは異なるグループの前記入力パッドから入力された信号を前記第２のスキャンチェーン回路に入力することを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
6. 前記制御回路から出力される前記制御信号に応じて、前記内部回路に供給される信号をマスクするマスク回路を有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。

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