JP2014216636A - 積層セラミックキャパシタ及びその実装基板 - Google Patents

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Abstract

【課題】調節可能なＥＳＲ特性を有するデカップリング用積層セラミックキャパシタを提供する。
【解決手段】複数の誘電体層を含むセラミック本体１１０の内部に形成され、第１端面に露出された第１内部電極１２１と第１側面に露出されたリードを有する第２内部電極１２２を含む第１キャパシタ部、及び第１端面に露出された第３内部電極と第２側面に露出されたリードを有する第４内部電極１２４を含む第２キャパシタ部と、少なくとも一極性の第１及び第２内部連結導体１２５，１２６と、上記セラミック本体の外側に形成され、上記第１〜第４内部電極、第１及び第２内部連結導体と電気的に連結された第１〜第４外部電極１３１，１３２，１３４と、を含み、上記第１キャパシタ部は第１連結導体と直列連結され、上記第２キャパシタ部は上記第１連結導体と直列連結される上記第２連結導体と直列連結される積層セラミックキャパシタが提供される。
【選択図】図２

Description

本発明は、積層セラミックキャパシタ及びその実装基板に関する。
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマディスプレイパネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、スマートフォン及び携帯電話などの様々な電子製品の印刷回路基板に装着され、電気を充電または放電させる役割をするチップ形態のコンデンサである。
このような積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ‐Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながらも高容量が保障され、実装が容易であるという長所により、様々な電子装置の部品として用いられることができる。
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有する。
特に、コンピューターなどの中央処理装置（ＣＰＵ）のための電源供給装置は、低い電圧を提供する過程で負荷電流の急激な変化により電圧ノイズが発生するという問題がある。
したがって、このような電圧ノイズを抑制するためのデカップリングキャパシタの用途として積層型キャパシタが電源供給装置に広く用いられている。
デカップリング用積層セラミックキャパシタは、動作周波数が増加するにつれてより低いＥＳＬ値を有することが求められ、このようなＥＳＬを減少させるための多くの研究が活発に行われている。
また、より安定した電源供給のために、デカップリング用積層セラミックキャパシタには調節可能なＥＳＲ特性が要求される。
積層セラミックキャパシタのＥＳＲ値が要求される水準より低い場合には、キャパシタのＥＳＬとマイクロプロセッサパッケージのプレーンキャパシタンス（ｐｌａｎｅ ｃａｐａｃｉｔａｎｃｅ）により発生する並列共振周波数におけるインピーダンスピークが高くなり、キャパシタの直列共振周波数におけるインピーダンスは非常に低くなるという問題がある。
したがって、ユーザが電力分配網の平坦な（ｆｌａｔ）インピーダンス特性を具現することができるようにデカップリング用積層セラミックキャパシタのＥＳＲ特性を容易に調節して提供されることが好ましい。
ＥＳＲ調節と関連して、外部電極及び内部電極に高い電気的抵抗を有する材料を用いる方案を考慮することができる。このような材料の変更による方案には、従来の低いＥＳＬ構造を維持しながら高いＥＳＲ特性を提供することができるという長所がある。
しかし、高抵抗物質を外部電極に用いる場合、ピンホール（ｐｉｎ ｈｏｌｅ）による電流集中現象を引き起こす局部的熱点（ｌｏｃａｌｉｚｅｄ ｈｅａｔ ｓｐｏｔ）が発生するという問題点がある。また、内部電極に高抵抗材料を用いる場合、高容量化によるセラミック材料とのマッチングのために内部電極の材料も変更し続けなければならないという短所がある。
したがって、従来のＥＳＲ調節方案は上記のような短所を有するため、ＥＳＲが調節できる積層セラミックキャパシタの研究が依然として必要な状況である。
また、最近のタブレット（Ｔａｂｌｅｔ）ＰＣやウルトラブック（Ｕｌｔｒａ Ｂｏｏｋ）などのモバイル（Ｍｏｂｉｌｅ）端末機の急速な発展とともに、マイクロプロセッサ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｏｒ）も小型高集積の製品に転換されている。
これにより、印刷回路基板の面積は減少し、同様にデカップリングキャパシタの実装空間も制限されて、これを満たすことができる積層セラミックキャパシタが求められつつある。
日本公開特許公報２０１２‐１３８４１５
本発明は、積層セラミックキャパシタ及びその実装基板に関する。
本発明の一側面によると、複数の誘電体層を含み、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、第１端面に露出された第１内部電極と第１側面に露出されたリードを有する第２内部電極を含む第１キャパシタ部、及び第１端面に露出された第３内部電極と第２側面に露出されたリードを有する第４内部電極を含む第２キャパシタ部と、上記セラミック本体の内部で上記誘電体層を挟んで配置された少なくとも一極性の第１及び第２内部連結導体と、上記セラミック本体の外側に形成され、上記第１〜第４内部電極、第１及び第２内部連結導体と電気的に連結された第１〜第４外部電極と、を含み、上記第１キャパシタ部は第１連結導体と直列連結され、上記第２キャパシタ部は上記第１連結導体と直列連結される上記第２連結導体と直列連結される積層セラミックキャパシタが提供される。
本発明の一実施形態において、上記第１及び第２外部電極は上記セラミック本体の互いに対向する第１及び第２端面に配置され、上記第３及び第４外部電極は上記セラミック本体の互いに対向する第１及び第２側面に配置されることができる。
本発明の一実施形態において、上記第１内部連結導体は第１側面及び第２端面に露出され、上記第２内部電極と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は第１側面及び第２側面に露出され、上記第４内部電極と第４外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は第１側面及び第２側面に露出され、上記第２内部電極と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は上記第１内部連結導体と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第１キャパシタ部と第２キャパシタ部は並列連結されることができる。
本発明の一実施形態において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１内部連結導体によって調節されることができる。
本発明の他の側面によると、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、複数の誘電体層を含み、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体と、上記セラミック本体の内部に形成され、第１端面に露出された第１内部電極と第１側面に露出されたリードを有する第２内部電極を含む第１キャパシタ部、及び第１端面に露出された第３内部電極と第２側面に露出されたリードを有する第４内部電極を含む第２キャパシタ部と、上記セラミック本体の内部で上記誘電体層を挟んで配置された少なくとも一極性の第１及び第２内部連結導体と、上記セラミック本体の外側に形成され、上記第１〜第４内部電極、第１及び第２内部連結導体と電気的に連結された第１〜第４外部電極と、を含んで、上記第１キャパシタ部は第１連結導体と直列連結され、上記第２キャパシタ部は上記第１連結導体と直列連結される上記第２連結導体と直列連結される、積層セラミックキャパシタの実装基板が提供される。
本発明の一実施形態において、上記第１及び第２外部電極は上記セラミック本体の互いに対向する第１及び第２端面に配置され、上記第３及び第４外部電極は上記セラミック本体の互いに対向する第１及び第２側面に配置されることができる。
本発明の一実施形態において、上記第１内部連結導体は第１側面及び第２端面に露出され、上記第２内部電極と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は第１側面及び第２側面に露出され、上記第４内部電極と第４外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は第１側面及び第２側面に露出され、上記第２内部電極と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体は上記第１内部連結導体と第３外部電極を介して連結されることができる。
本発明の一実施形態において、上記第１キャパシタ部と第２キャパシタ部は並列連結されることができる。
本発明の一実施形態において、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１内部連結導体によって調節されることができる。
本発明によると、２種類のＥＳＲとキャパシタを有してそれぞれの値を制御することができる。
これにより、従来の構造に比べより広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減及び調節が容易であって、部品減少により実装空間及びコストを低減することができる。
また、電源品質（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）設計の主要部品である積層セラミックキャパシタにおけるＥＳＲの制御が可能であるため、電源品質設計に非常に効果的である。
本発明の一実施形態による積層セラミックキャパシタの斜視図である。 図１のＡ‐Ａ’断面図である。 図１に図示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図である。 図３に図示された第１及び第２内部連結導体とともに使用可能な第１〜第４内部電極を示す平面図である。 図１に図示された積層セラミックキャパシタの等価回路図である。 図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。 図６の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。 本発明の実施例と比較例のインピーダンスを比較したグラフである。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
本発明の実施形態を明確に説明するために六面体の方向を定義すると、図面上に示されたＬ、Ｗ及びＴはそれぞれ、長さ方向、幅方向、及び厚さ方向を示す。ここで、厚さ方向は誘電体層が積層された積層方向と同一の概念で用いられることができる。
積層セラミックキャパシタ
以下、添付図面を参照して本発明の実施形態を詳細に説明する。
図１は本発明の一実施形態による積層セラミックキャパシタの斜視図である。
図２は図１のＡ‐Ａ’断面図である。
図３は図１に図示された積層セラミックキャパシタに採用可能な第１及び第２内部連結導体を示す平面図である。
図４は図３に図示された第１及び第２内部連結導体とともに使用可能な第１〜第４内部電極を示す平面図である。
図１から図４を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、複数の誘電体層１１１を含み、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体１１０を含むことができる。
本実施形態において、上記セラミック本体１１０は、互いに対向する第１主面５及び第２主面６、上記第１主面及び第２主面を連結する第１側面３、第２側面４、第１端面１、及び第２端面２を有することができる。
上記セラミック本体１１０の形状は特に制限されないが、図示されたように六面体形状であることができる。
上記セラミック本体１１０は複数の誘電体層が積層されることにより形成され、上記セラミック本体１１０の内部には複数の内部電極１２１、１２２、１２３、１２４（順に第１〜第４内部電極）が誘電体層を挟んで互いに分離されて配置されることができる。
上記セラミック本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界が確認できないほど一体化されていることができる。
上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成により形成されることができる。上記セラミック粉末は、高い誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを用いることができる。
上記積層セラミックキャパシタ１００は、上記セラミック本体１１０の第１端面１に露出された第１内部電極１２１及び第１側面３に露出されたリード１２２ａを有する第２内部電極１２２を含む第１キャパシタ部ＣＩと、第１端面１に露出された第３内部電極１２３及び第２側面４に露出されたリード１２４ａを有する第４内部電極１２４を含む第２キャパシタ部ＣＩＩと、を含むことができる。
本発明の一実施形態によると、上記第１〜第４内部電極１２１、１２２、１２３、１２４は導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
誘電体層を形成するセラミックグリーンシート上に、スクリーン印刷法またはグラビア印刷法などの印刷法により、導電性ペーストで内部電極層を印刷することができる。
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することにより、セラミック本体を形成することができる。
また、上記積層セラミックキャパシタ１００は、上記セラミック本体１１０の内部で上記誘電体層１１１を挟んで配置された少なくとも一極性の第１及び第２内部連結導体１２５、１２６を含むことができる。
上記第１及び第２内部連結導体１２５、１２６は特に制限されるものではないが、例えば、上記第１〜第４内部電極１２１、１２２、１２３、１２４と同様に導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、またはこれらの合金であることができる。
また、積層セラミックキャパシタ１００は、上記セラミック本体１１０の外側に形成され、上記第１〜第４内部電極１２１、１２２、１２３、１２４、第１及び第２内部連結導体１２５、１２６と電気的に連結された第１〜第４外部電極１３１、１３２、１３３、１３４を含むことができる。
上記第１及び第２外部電極１３１、１３２は上記セラミック本体１１０の互いに対向する第１及び第２端面１、２に配置され、第３及び第４外部電極１３３、１３４は互いに対向する第１及び第２側面３、４に配置されることができる。
本発明の一実施形態によると、電源ラインとの連結のための外部端子として用いられる第１及び第２外部電極１３１、１３２を除いた２個の外部電極１３３、１３４は、ＥＳＲ調整用外部電極として用いられる形態であると理解することができる。
但し、外部端子として用いられる第１及び第２外部電極は所望するＥＳＲ特性に応じて任意選択されることができるため、特に制限されるものではない。
上記第１〜第４外部電極１３１、１３２、１３３、１３４は、導電性金属を含む導電性ペーストで形成されることができる。
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、スズ（Ｓｎ）、またはこれらの合金であることができる。
上記導電性ペーストは絶縁性物質をさらに含むことができ、これに制限されるものではないが、例えば、上記絶縁性物質はガラスであることができる。
上記第１〜第４外部電極１３１、１３２、１３３、１３４の形成方法は、特に制限されず、上記セラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成してもよく、メッキなどの他の方法を用いて形成してもよい。
上記積層セラミックキャパシタ１００は総４個の外部電極を有する４端子キャパシタであるが、本発明がこれに限定されるものではない。
以下、本発明の一実施形態による積層セラミックキャパシタ１００の構成のうち内部電極１２１、１２２、１２３、１２４、内部連結導体１２５、１２６及び外部電極１３１、１３２、１３３、１３４について、図２から図４を参照して詳細に説明する。
上記第１キャパシタ部ＣＩは、上記セラミック本体１１０の第１端面１に露出された第１内部電極１２１と、第１側面３に露出されたリード１２２ａを有する第２内部電極１２２と、を含み、静電容量を形成することができる。
また、第２キャパシタ部ＣＩＩは、上記セラミック本体１１０の第１端面１に露出された第３内部電極１２３と、第２側面４に露出されたリード１２４ａを有する第４内部電極１２４と、を含み、静電容量を形成することができる。
上記第１キャパシタ部ＣＩと第２キャパシタ部ＣＩＩは、上記セラミック本体１１０の内部で特に制限されずに配置されることができ、目標容量値を実現するために複数個が積層されることができる。
本発明の一実施形態において、上記第１キャパシタ部ＣＩと第２キャパシタ部ＣＩＩは、上記積層セラミックキャパシタ１００の内部で並列連結されることができる。
上記第１〜第４内部電極１２１、１２２、１２３、１２４と第１及び第２内部連結導体１２５、１２６は誘電体層１１１を挟んで交互に配置されることができる。上記第１及び第３内部電極１２１、１２３は同一極性であり、上記第２、第４内部電極１２２、１２４、第１及び第２内部連結導体１２５、１２６は同一極性であって、上記第１及び第３内部電極１２１、１２３と互いに異なる極性であることができる。
図３には第１及び第２内部連結導体１２５、１２６がそれぞれ一つずつ図示されているが、少なくとも一極性の内部連結導体は複数個提供されることができる。
これと同様に、図４には第１〜第４内部電極１２１、１２２、１２３、１２４がそれぞれ一つずつ図示されているが、実際適用される形態では特定グループ（Ｃ１、Ｃ１’、Ｃ２またはＣ２’）の内部電極は複数個であることができる。
一方、図３及び図４に図示された順（Ａ１‐Ａ２‐Ｃ１‐Ｃ１’‐Ｃ２‐Ｃ２’）に積層されることができるが、必要に応じて多様な順序に積層されることができる。
例えば、図２に図示されたように、第１及び第２内部連結導体１２５、１２６が第１キャパシタ部ＣＩと第２キャパシタ部ＣＩＩの間に位置するように配置されてもよく、第１及び第２内部連結導体１２５、１２６が離隔されて配置されてもよい。
特に、第１及び第２内部連結導体１２５、１２６の幅、長さ及び層数を変更することで、所望のＥＳＲ特性をより高精度に調節することができる。
本発明の一実施形態において、上記第１内部連結導体１２５は第１側面３及び第２端面２に露出され、上記第２内部電極１２２と第３外部電極１３３を介して連結されることができるが、これに制限されるものではない。
上記第１内部連結導体１２５は、それぞれリード１２５ａ、１２５ｂを介して第１側面３及び第２端面２に露出されることができる。
本発明の一実施形態において、上記第２内部連結導体１２６は第１側面３及び第２側面４に露出され、上記第４内部電極１２４と第４外部電極１３４を介して連結されることができる。
本発明の一実施形態において、上記第２内部連結導体１２６は第１側面３及び第２側面４に露出され、上記第２内部電極１２２と第３外部電極１３３を介して連結されることができる。
上記第２内部連結導体１２６は、それぞれリード１２６ａ、１２６ｂを介して第１側面３及び第２側面４に露出されることができる。
また、上記第２内部連結導体１２６は、上記第１内部連結導体１２５と第３外部電極１３３を介して連結されることができる。
図３に図示された上記第１及び第２内部連結導体１２５、１２６のパターン形状は本発明の一実施形態に過ぎず、ＥＳＲを調節するために様々なパターン形状を有することができるということは勿論である。
例えば、図４に図示された第１〜第４内部電極１２１、１２２、１２３、１２４のパターン形状と同一の形態であってもよい。
本発明の一実施形態によると、上記第１及び第２内部連結導体１２５、１２６によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができ、特に、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１内部連結導体によって全体的に調節されることができる。
即ち、後述するように、上記第１内部電極１２１及び第２内部電極１２２を含む第１キャパシタ部ＣＩと、上記第３内部電極１２３及び第４内部電極１２４を含む第２キャパシタ部ＣＩＩと、が互いに並列に連結され、特に、上記第２キャパシタ部ＣＩＩは第２内部連結導体１２６と直列に連結されることができる。
また、上記第１内部連結導体１２５は、上記第１キャパシタ部ＣＩ及び第２キャパシタ部ＣＩＩと直列に連結されることができる。
上記のような連結により、第１及び第２内部連結導体１２５、１２６によって上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）が調節されることができ、特に、上記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は上記第１内部連結導体によって全体的に調節されることができる。
また、本実施形態では、電源ラインとの連結のための外部端子として第１及び第２外部電極１３１、１３２が用いられることができ、例えば、第１外部電極１３１は電源端と連結され、第２外部電極１３２はグランドと連結されることができる。
一方、上記一つの第１及び第２外部電極１３１、１３２を除いた２個の外部電極である第３及び第４外部電極１３３、１３４はＥＳＲ調整用外部電極として用いられることができ、非接触端子（Ｎｏ Ｃｏｎｔａｃｔ ｔｅｒｍｉｎａｌ）であると理解することができる。
図５は図１に図示された積層セラミックキャパシタの等価回路図である。
図５を参照すると、上記第１内部電極１２１及び第２内部電極１２２を含む第１キャパシタ部ＣＩと、上記第３内部電極１２３及び第４内部電極１２４を含む第２キャパシタ部ＣＩＩと、が互いに並列に連結され、特に、上記第２キャパシタ部ＣＩＩは第２内部連結導体１２６と直列に連結されることができる。
上記のような本発明の一実施形態による積層セラミックキャパシタは、２種類のＥＳＲとキャパシタを有してそれぞれの値を制御することができる。
本発明の一実施形態による積層セラミックキャパシタは、上述の内部電極１２１、１２２、１２３、１２４、内部連結導体１２５、１２６及び外部電極の構造を有することで、従来構造に比べより広い周波数領域におけるインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減及び調節が容易であり、部品減少によって実装空間とコストを低減することができる。
また、電源品質（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）設計の主要部品である積層セラミックキャパシタにおけるＥＳＲの制御が可能であるため、電源品質（Ｐｏｗｅｒ Ｉｎｔｅｇｒｉｔｙ）設計に非常に効果的である。
積層セラミックキャパシタの実装基板
図６は図１の積層セラミックキャパシタが印刷回路基板に実装された状態を図示した斜視図である。
図７は図６の積層セラミックキャパシタ及び印刷回路基板を長さ方向に切断して図示した断面図である。
図６及び図７を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平に実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２と、を含む。
この際、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で半田付け２３０によって印刷回路基板２１０と電気的に連結されることができる。
上記の説明を除き、ここでは上述の本発明の一実施形態による積層セラミックキャパシタの特徴と重複される説明は省略する。
図８は本発明の実施例と比較例のインピーダンスを比較したグラフである。
図８を参照すると、本発明の一実施形態による積層セラミックキャパシタは、従来の積層セラミックキャパシタである比較例に比べより広い周波数領域でインピーダンス（Ｉｍｐｅｄａｎｃｅ）の低減効果を有することが分かる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１００ 積層セラミックキャパシタ
１１０ セラミック本体
１１１ 誘電体層
１２１、１２２、１２３、１２４ 第１〜第４内部電極
１２５、１２６ 第１及び第２内部連結導体
１２２ａ、１２４ａ、１２５ａ、１２５ｂ、１２６ａ、１２６ｂ リード
１３１、１３２、１３３、１３４ 第１〜第４外部電極
２００ 実装基板
２１０ 印刷回路基板
２２１、２２２ 第１及び第２電極パッド
２３０ 半田付け

Claims (16)

  1. 複数の誘電体層を含み、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体と、
    前記セラミック本体の内部に形成され、第１端面に露出された第１内部電極と第１側面に露出されたリードを有する第２内部電極を含む第１キャパシタ部、及び第１端面に露出された第３内部電極と第２側面に露出されたリードを有する第４内部電極を含む第２キャパシタ部と、
    前記セラミック本体の内部で前記誘電体層を挟んで配置された少なくとも一極性の第１及び第２内部連結導体と、
    前記セラミック本体の外側に形成され、前記第１〜第４内部電極、第１及び第２内部連結導体と電気的に連結された第１〜第４外部電極と、を含み、
    前記第１キャパシタ部は第１連結導体と直列連結され、前記第２キャパシタ部は前記第１連結導体と直列連結される前記第２連結導体と直列連結される、積層セラミックキャパシタ。
  2. 前記第１及び第２外部電極は前記セラミック本体の互いに対向する第１及び第２端面に配置され、前記第３及び第４外部電極は前記セラミック本体の互いに対向する第１及び第２側面に配置される、請求項１に記載の積層セラミックキャパシタ。
  3. 前記第１内部連結導体は第１側面及び第２端面に露出され、前記第２内部電極と第３外部電極を介して連結される、請求項１に記載の積層セラミックキャパシタ。
  4. 前記第２内部連結導体は第１側面及び第２側面に露出され、前記第４内部電極と第４外部電極を介して連結される、請求項１に記載の積層セラミックキャパシタ。
  5. 前記第２内部連結導体は第１側面及び第２側面に露出され、前記第２内部電極と第３外部電極を介して連結される、請求項１に記載の積層セラミックキャパシタ。
  6. 前記第２内部連結導体は前記第１内部連結導体と第３外部電極を介して連結される、請求項４または５に記載の積層セラミックキャパシタ。
  7. 前記第１キャパシタ部と第２キャパシタ部は並列連結されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
  8. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は前記第１内部連結導体によって調節されることを特徴とする、請求項１に記載の積層セラミックキャパシタ。
  9. 上部に第１及び第２電極パッドを有する印刷回路基板と、
    前記印刷回路基板上に設けられた積層セラミックキャパシタと、を含み、
    前記積層セラミックキャパシタは、複数の誘電体層を含み、互いに対向する第１、第２主面、互いに対向する第１、第２側面、及び互いに対向する第１、第２端面を有するセラミック本体と、前記セラミック本体の内部に形成され、第１端面に露出された第１内部電極と第１側面に露出されたリードを有する第２内部電極を含む第１キャパシタ部、及び第１端面に露出された第３内部電極と第２側面に露出されたリードを有する第４内部電極を含む第２キャパシタ部と、前記セラミック本体の内部で前記誘電体層を挟んで配置された少なくとも一極性の第１及び第２内部連結導体と、前記セラミック本体の外側に形成され、前記第１〜第４内部電極、第１及び第２内部連結導体と電気的に連結された第１〜第４外部電極と、を含んで、前記第１キャパシタ部は第１連結導体と直列連結され、前記第２キャパシタ部は前記第１連結導体と直列連結される前記第２連結導体と直列連結される、積層セラミックキャパシタの実装基板。
  10. 前記第１及び第２外部電極は前記セラミック本体の互いに対向する第１及び第２端面に配置され、前記第３及び第４外部電極は前記セラミック本体の互いに対向する第１及び第２側面に配置される、請求項９に記載の積層セラミックキャパシタの実装基板。
  11. 前記第１内部連結導体は第１側面及び第２端面に露出され、前記第２内部電極と第３外部電極を介して連結される、請求項９に記載の積層セラミックキャパシタの実装基板。
  12. 前記第２内部連結導体は第１側面及び第２側面に露出され、前記第４内部電極と第４外部電極を介して連結される、請求項９に記載の積層セラミックキャパシタの実装基板。
  13. 前記第２内部連結導体は第１側面及び第２側面に露出され、前記第２内部電極と第３外部電極を介して連結される、請求項９に記載の積層セラミックキャパシタの実装基板。
  14. 前記第２内部連結導体は前記第１内部連結導体と第３外部電極を介して連結される、請求項１２または１３に記載の積層セラミックキャパシタの実装基板。
  15. 前記第１キャパシタ部と第２キャパシタ部は並列連結される、請求項９に記載の積層セラミックキャパシタの実装基板。
  16. 前記積層セラミックキャパシタの等価直列抵抗（ＥＳＲ）は前記第１内部連結導体によって調節されることを特徴とする、請求項９に記載の積層セラミックキャパシタの実装基板。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109409A (ja) * 2013-10-25 2015-06-11 株式会社村田製作所 電子部品
JP6500832B2 (ja) * 2016-05-13 2019-04-17 株式会社村田製作所 積層コンデンサの実装構造、及び、積層コンデンサの実装方法
JP2022129066A (ja) * 2021-02-24 2022-09-05 株式会社村田製作所 積層セラミックコンデンサ
CN115295312B (zh) * 2022-08-10 2023-05-12 福建火炬电子科技股份有限公司 一种多芯组电容器的制备工艺

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212938U (ja) * 1985-07-09 1987-01-26
JPS6217228U (ja) * 1985-07-15 1987-02-02
JPS62199927U (ja) * 1986-06-11 1987-12-19
JPS63191623U (ja) * 1987-05-28 1988-12-09
JPH0263107A (ja) * 1988-08-29 1990-03-02 Tokin Corp 複合積層セラミックコンデンサ
JPH03261122A (ja) * 1990-03-10 1991-11-21 Nippon Chemicon Corp 可変容量素子
JPH0491415A (ja) * 1990-08-02 1992-03-24 Mitsubishi Electric Corp 積層コンデンサ
JP2004235556A (ja) * 2003-01-31 2004-08-19 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2006253419A (ja) * 2005-03-10 2006-09-21 Tdk Corp 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法
JP2007250973A (ja) * 2006-03-17 2007-09-27 Taiyo Yuden Co Ltd デカップリングデバイス
WO2007116566A1 (ja) * 2006-04-07 2007-10-18 Murata Manufacturing Co., Ltd. コンデンサ
JP2007311567A (ja) * 2006-05-18 2007-11-29 Taiyo Yuden Co Ltd コンデンサモジュール
JP2008244484A (ja) * 2007-03-28 2008-10-09 Tdk Corp 積層コンデンサ
JP2009088516A (ja) * 2007-09-28 2009-04-23 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2012156193A (ja) * 2011-01-24 2012-08-16 Tdk Corp 積層コンデンサ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4737301B2 (ja) 2009-01-30 2011-07-27 Ｔｄｋ株式会社 積層コンデンサ
JP5218545B2 (ja) 2010-12-24 2013-06-26 Ｔｄｋ株式会社 積層コンデンサ
KR101994713B1 (ko) * 2013-04-22 2019-07-01 삼성전기주식회사 적층 세라믹 커패시터 및 그 실장 기판

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212938U (ja) * 1985-07-09 1987-01-26
JPS6217228U (ja) * 1985-07-15 1987-02-02
JPS62199927U (ja) * 1986-06-11 1987-12-19
JPS63191623U (ja) * 1987-05-28 1988-12-09
JPH0263107A (ja) * 1988-08-29 1990-03-02 Tokin Corp 複合積層セラミックコンデンサ
JPH03261122A (ja) * 1990-03-10 1991-11-21 Nippon Chemicon Corp 可変容量素子
JPH0491415A (ja) * 1990-08-02 1992-03-24 Mitsubishi Electric Corp 積層コンデンサ
JP2004235556A (ja) * 2003-01-31 2004-08-19 Murata Mfg Co Ltd 積層コンデンサ、配線基板、デカップリング回路および高周波回路
JP2006253419A (ja) * 2005-03-10 2006-09-21 Tdk Corp 積層コンデンサ、及び、積層コンデンサの等価直列抵抗調整方法
JP2007250973A (ja) * 2006-03-17 2007-09-27 Taiyo Yuden Co Ltd デカップリングデバイス
WO2007116566A1 (ja) * 2006-04-07 2007-10-18 Murata Manufacturing Co., Ltd. コンデンサ
JP2007311567A (ja) * 2006-05-18 2007-11-29 Taiyo Yuden Co Ltd コンデンサモジュール
JP2008244484A (ja) * 2007-03-28 2008-10-09 Tdk Corp 積層コンデンサ
JP2009088516A (ja) * 2007-09-28 2009-04-23 Samsung Electro-Mechanics Co Ltd 積層型キャパシタ
JP2012156193A (ja) * 2011-01-24 2012-08-16 Tdk Corp 積層コンデンサ

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